JPH098042A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH098042A JPH098042A JP18095995A JP18095995A JPH098042A JP H098042 A JPH098042 A JP H098042A JP 18095995 A JP18095995 A JP 18095995A JP 18095995 A JP18095995 A JP 18095995A JP H098042 A JPH098042 A JP H098042A
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Abstract
(57)【要約】
【目的】 多結晶シリコン膜をパターニングしてゲート
電極配線を形成するに当たり、フォトリソグラフィ技術
による加工限界以下の寸法の配線が形成できるようにす
る。 【構成】 多結晶シリコン膜３およびシリコン窒化膜４
をパターニングして多結晶シリコン膜３からなるゲート
電極３ａを形成する。ゲート電極３ａの側壁を熱窒化し
てこの部分をシリコン窒化膜５としてから、熱リン酸で
シリコン窒化膜４、５を除去する。 【効果】 １ウェハ当たりの取得チップ数が増加すると
ともに、トランジスタのさらなる高速動作が実現でき
る。
電極配線を形成するに当たり、フォトリソグラフィ技術
による加工限界以下の寸法の配線が形成できるようにす
る。 【構成】 多結晶シリコン膜３およびシリコン窒化膜４
をパターニングして多結晶シリコン膜３からなるゲート
電極３ａを形成する。ゲート電極３ａの側壁を熱窒化し
てこの部分をシリコン窒化膜５としてから、熱リン酸で
シリコン窒化膜４、５を除去する。 【効果】 １ウェハ当たりの取得チップ数が増加すると
ともに、トランジスタのさらなる高速動作が実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多結晶シリコン膜からなる配線を形成する
のに用いて好適なものである。
に関し、特に多結晶シリコン膜からなる配線を形成する
のに用いて好適なものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）などの半導体装置においては、トランジスタのゲー
ト電極配線（ワード線）などの配線のピッチの縮小がチ
ップ面積の縮小に大きく寄与する。また、ワード線幅は
トランジスタのゲート長に対応するので、この幅が小さ
いほどトランジスタの高速動作を実現できることにな
る。
ry）などの半導体装置においては、トランジスタのゲー
ト電極配線（ワード線）などの配線のピッチの縮小がチ
ップ面積の縮小に大きく寄与する。また、ワード線幅は
トランジスタのゲート長に対応するので、この幅が小さ
いほどトランジスタの高速動作を実現できることにな
る。
【０００３】そこで、微細加工技術で半導体素子を微細
化し集積度を増大させることにより、１ウェハ当たりの
取得チップ数の向上および高速動作の実現が図られてき
た。
化し集積度を増大させることにより、１ウェハ当たりの
取得チップ数の向上および高速動作の実現が図られてき
た。
【０００４】従来のＮチャネル型ＭＯＳトランジスタの
形成技術を、図３に基づいて説明する。
形成技術を、図３に基づいて説明する。
【０００５】まず、図３（ａ）に示すように、シリコン
基板１０１上に熱酸化によりゲート酸化膜１０２を形成
する。
基板１０１上に熱酸化によりゲート酸化膜１０２を形成
する。
【０００６】次に、図３（ｂ）に示すように、低圧ＣＶ
Ｄ法により、ゲート酸化膜１０２上に膜厚２００ｎｍ程
度の多結晶シリコン膜１０３を形成し、この多結晶シリ
コン膜１０３を所望のパターンに加工したフォトレジス
ト（図示せず）を用いてゲート電極配線形状に微細加工
する。
Ｄ法により、ゲート酸化膜１０２上に膜厚２００ｎｍ程
度の多結晶シリコン膜１０３を形成し、この多結晶シリ
コン膜１０３を所望のパターンに加工したフォトレジス
ト（図示せず）を用いてゲート電極配線形状に微細加工
する。
【０００７】次に、図３（ｃ）に示すように、多結晶シ
リコン膜１０３をマスクとして、リンを加速エネルギー
６０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でシリコ
ン基板１０１にイオン注入し、多結晶シリコン膜１０３
の両側のシリコン基板１０１表面にＬＤＤ層１０６を形
成する。
リコン膜１０３をマスクとして、リンを加速エネルギー
６０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でシリコ
ン基板１０１にイオン注入し、多結晶シリコン膜１０３
の両側のシリコン基板１０１表面にＬＤＤ層１０６を形
成する。
【０００８】次に、図３（ｄ）に示すように、低圧ＣＶ
Ｄ法により全面にシリコン酸化膜を成膜し、このシリコ
ン酸化膜をエッチバックすることにより、多結晶シリコ
ン膜１０３の側壁にシリコン酸化膜からなるサイドウォ
ール１０７を形成する。
Ｄ法により全面にシリコン酸化膜を成膜し、このシリコ
ン酸化膜をエッチバックすることにより、多結晶シリコ
ン膜１０３の側壁にシリコン酸化膜からなるサイドウォ
ール１０７を形成する。
【０００９】次に、図３（ｅ）に示すように、多結晶シ
リコン膜１０３およびサイドウォール１０７をマスクと
して、砒素を加速エネルギー６０ｋｅＶ、ドーズ量１×
１０16ｃｍ-2の条件でシリコン基板１０１にイオン注入
し、サイドウォール１０７の両側のシリコン基板１０１
表面にソース・ドレイン層１０８を形成する。
リコン膜１０３およびサイドウォール１０７をマスクと
して、砒素を加速エネルギー６０ｋｅＶ、ドーズ量１×
１０16ｃｍ-2の条件でシリコン基板１０１にイオン注入
し、サイドウォール１０７の両側のシリコン基板１０１
表面にソース・ドレイン層１０８を形成する。
【００１０】
【発明が解決しようとする課題】上述したＭＯＳトラン
ジスタの製造に当たり、ゲート電極配線である多結晶シ
リコン膜１０３の微細加工可能な最小寸法は、多結晶シ
リコン膜１０３をパターニングする際のフォトリソグラ
フィ工程の能力で定まる。このフォトリソグラフィによ
る最小寸法を小さくするために、露光波長の単波長化な
どによる対応がなされていた。
ジスタの製造に当たり、ゲート電極配線である多結晶シ
リコン膜１０３の微細加工可能な最小寸法は、多結晶シ
リコン膜１０３をパターニングする際のフォトリソグラ
フィ工程の能力で定まる。このフォトリソグラフィによ
る最小寸法を小さくするために、露光波長の単波長化な
どによる対応がなされていた。
【００１１】しかし、近年の半導体素子の微細化技術の
進歩により、ゲート電極配線などの寸法は、フォトリソ
グラフィ技術で多結晶シリコン膜１０３をパターニング
できる加工限界に近づきつつある。そのため、配線ピッ
チの縮小によりチップ面積を縮小することで１ウェハ当
たりの取得チップ数を増加させることや、ワード線幅を
縮小することでトランジスタのさらなる高速動作を実現
することにも限界が生じていた。
進歩により、ゲート電極配線などの寸法は、フォトリソ
グラフィ技術で多結晶シリコン膜１０３をパターニング
できる加工限界に近づきつつある。そのため、配線ピッ
チの縮小によりチップ面積を縮小することで１ウェハ当
たりの取得チップ数を増加させることや、ワード線幅を
縮小することでトランジスタのさらなる高速動作を実現
することにも限界が生じていた。
【００１２】そこで、本発明の目的は、多結晶シリコン
膜をパターニングして配線を形成する半導体装置の製造
方法において、フォトリソグラフィ技術による加工限界
以下の寸法の配線を形成できるようにし、１ウェハ当た
りの取得チップ数を増加させるとともにトランジスタの
さらなる高速動作を実現することである。
膜をパターニングして配線を形成する半導体装置の製造
方法において、フォトリソグラフィ技術による加工限界
以下の寸法の配線を形成できるようにし、１ウェハ当た
りの取得チップ数を増加させるとともにトランジスタの
さらなる高速動作を実現することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、多結晶シリコン
膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜および前記多結晶シリコン膜をパターニングする工程
と、熱処理を施して前記多結晶シリコン膜の側壁に第２
の絶縁膜を形成する工程と、前記第１の絶縁膜および前
記第２の絶縁膜を除去する工程とを有する。
に、本発明の半導体装置の製造方法は、多結晶シリコン
膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜および前記多結晶シリコン膜をパターニングする工程
と、熱処理を施して前記多結晶シリコン膜の側壁に第２
の絶縁膜を形成する工程と、前記第１の絶縁膜および前
記第２の絶縁膜を除去する工程とを有する。
【００１４】本発明の一態様においては、前記多結晶シ
リコン膜が第３の絶縁膜上に形成される。
リコン膜が第３の絶縁膜上に形成される。
【００１５】本発明の一態様においては、前記第１の絶
縁膜と前記第２の絶縁膜とが同じ材料から構成される。
縁膜と前記第２の絶縁膜とが同じ材料から構成される。
【００１６】本発明の一態様においては、前記第１の絶
縁膜が、シリコン窒化膜、シリコン酸化膜およびシリコ
ン炭化膜からなる群より選択されたいずれかである。
縁膜が、シリコン窒化膜、シリコン酸化膜およびシリコ
ン炭化膜からなる群より選択されたいずれかである。
【００１７】また、本発明は、別の観点では、多結晶シ
リコン膜上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜および前記多結晶シリコン膜をパターニングす
る工程と、前記多結晶シリコン膜の側壁部分を第２の絶
縁膜に変換する工程と、前記第１の絶縁膜および前記第
２の絶縁膜を除去する工程とを有する。
リコン膜上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜および前記多結晶シリコン膜をパターニングす
る工程と、前記多結晶シリコン膜の側壁部分を第２の絶
縁膜に変換する工程と、前記第１の絶縁膜および前記第
２の絶縁膜を除去する工程とを有する。
【００１８】本発明の一態様においては、前記多結晶シ
リコン膜の側壁部分を第２の絶縁膜に変換する工程が、
熱処理工程を含んでいる。
リコン膜の側壁部分を第２の絶縁膜に変換する工程が、
熱処理工程を含んでいる。
【００１９】
【作用】本発明では、パターニングされた多結晶シリコ
ン膜の側壁を絶縁膜に変換し、これを除去するので、多
結晶シリコン膜からなる配線を自己整合的にフォトリソ
グラフィ技術による加工限界である最小寸法以下の幅に
加工することができる。また、多結晶シリコン膜上に絶
縁膜が存在するので、多結晶シリコン膜の上面が変換さ
れるのを防止でき、多結晶シリコン膜を必要以上に大き
な膜厚で形成しなくてもよくなる。
ン膜の側壁を絶縁膜に変換し、これを除去するので、多
結晶シリコン膜からなる配線を自己整合的にフォトリソ
グラフィ技術による加工限界である最小寸法以下の幅に
加工することができる。また、多結晶シリコン膜上に絶
縁膜が存在するので、多結晶シリコン膜の上面が変換さ
れるのを防止でき、多結晶シリコン膜を必要以上に大き
な膜厚で形成しなくてもよくなる。
【００２０】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００２１】図１は、本発明の第１実施例であるＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【００２２】まず、図１（ａ）に示すように、シリコン
基板１上に熱酸化によりゲート酸化膜２を形成する。
基板１上に熱酸化によりゲート酸化膜２を形成する。
【００２３】次に、図１（ｂ）に示すように、低圧ＣＶ
Ｄ法により、ゲート酸化膜２上に膜厚２００ｎｍ程度の
多結晶シリコン膜３を形成する。
Ｄ法により、ゲート酸化膜２上に膜厚２００ｎｍ程度の
多結晶シリコン膜３を形成する。
【００２４】次に、図１（ｃ）に示すように、多結晶シ
リコン膜３上に低圧ＣＶＤ法により膜厚２００ｎｍ程度
のシリコン窒化膜４を形成する。このシリコン窒化膜４
の膜厚は、後で行う熱窒化工程により多結晶シリコン膜
３の上部が窒化しないように設定されていればよい。
リコン膜３上に低圧ＣＶＤ法により膜厚２００ｎｍ程度
のシリコン窒化膜４を形成する。このシリコン窒化膜４
の膜厚は、後で行う熱窒化工程により多結晶シリコン膜
３の上部が窒化しないように設定されていればよい。
【００２５】次に、図１（ｄ）に示すように、フォトリ
ソグラフィ技術でフォトレジスト（図示せず）を所望の
パターンに加工し、このパターニングされたフォトレジ
ストをマスクとして多結晶シリコン膜３およびシリコン
窒化膜４を微細加工し、ゲート電極３ａを形成する。
ソグラフィ技術でフォトレジスト（図示せず）を所望の
パターンに加工し、このパターニングされたフォトレジ
ストをマスクとして多結晶シリコン膜３およびシリコン
窒化膜４を微細加工し、ゲート電極３ａを形成する。
【００２６】次に、図１（ｅ）に示すように、ＮＨ3 雰
囲気にて温度８００℃、処理時間１２０分の条件で熱処
理を行い、ゲート電極３ａの側面を窒化させこの部分に
シリコン窒化膜５を形成する。
囲気にて温度８００℃、処理時間１２０分の条件で熱処
理を行い、ゲート電極３ａの側面を窒化させこの部分に
シリコン窒化膜５を形成する。
【００２７】次に、図１（ｆ）に示すように、シリコン
窒化膜４、５を熱リン酸を用いたウエットエッチングに
より除去する。
窒化膜４、５を熱リン酸を用いたウエットエッチングに
より除去する。
【００２８】次に、図１（ｇ）に示すように、ゲート電
極３ａをマスクとして、リンを加速エネルギー６０ｋｅ
Ｖ、ドーズ量３×１０13ｃｍ-2の条件でシリコン基板１
にイオン注入し、ゲート電極３ａの両側のシリコン基板
１表面にＬＤＤ層６を形成する。
極３ａをマスクとして、リンを加速エネルギー６０ｋｅ
Ｖ、ドーズ量３×１０13ｃｍ-2の条件でシリコン基板１
にイオン注入し、ゲート電極３ａの両側のシリコン基板
１表面にＬＤＤ層６を形成する。
【００２９】次に、図１（ｈ）に示すように、低圧ＣＶ
Ｄ法により全面にシリコン酸化膜を成膜し、このシリコ
ン酸化膜をエッチバックすることにより、ゲート電極３
ａの側壁にシリコン酸化膜からなるサイドウォール７を
形成する。
Ｄ法により全面にシリコン酸化膜を成膜し、このシリコ
ン酸化膜をエッチバックすることにより、ゲート電極３
ａの側壁にシリコン酸化膜からなるサイドウォール７を
形成する。
【００３０】次に、図１（ｉ）に示すように、ゲート電
極３ａおよびサイドウォール７をマスクとして、砒素を
加速エネルギー６０ｋｅＶ、ドーズ量１×１０16ｃｍ-2
の条件でシリコン基板１にイオン注入し、サイドウォー
ル７の両側のシリコン基板１表面にソース・ドレイン層
８を形成する。
極３ａおよびサイドウォール７をマスクとして、砒素を
加速エネルギー６０ｋｅＶ、ドーズ量１×１０16ｃｍ-2
の条件でシリコン基板１にイオン注入し、サイドウォー
ル７の両側のシリコン基板１表面にソース・ドレイン層
８を形成する。
【００３１】図２は、本発明の第２実施例であるＭＯＳ
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【００３２】まず、図２（ａ）に示すように、シリコン
基板１１上に熱酸化によりゲート酸化膜１２を形成す
る。
基板１１上に熱酸化によりゲート酸化膜１２を形成す
る。
【００３３】次に、図２（ｂ）に示すように、低圧ＣＶ
Ｄ法により、ゲート酸化膜１２上に膜厚２００ｎｍ程度
の多結晶シリコン膜１３を形成する。
Ｄ法により、ゲート酸化膜１２上に膜厚２００ｎｍ程度
の多結晶シリコン膜１３を形成する。
【００３４】次に、図２（ｃ）に示すように、多結晶シ
リコン膜１３上に低圧ＣＶＤ法により膜厚２００ｎｍ程
度のシリコン酸化膜１４を形成する。このシリコン酸化
膜１４の膜厚は、後で行う熱酸化工程により多結晶シリ
コン膜１３の上部が窒化しないように設定されていれば
よい。
リコン膜１３上に低圧ＣＶＤ法により膜厚２００ｎｍ程
度のシリコン酸化膜１４を形成する。このシリコン酸化
膜１４の膜厚は、後で行う熱酸化工程により多結晶シリ
コン膜１３の上部が窒化しないように設定されていれば
よい。
【００３５】次に、図２（ｄ）に示すように、フォトリ
ソグラフィ技術で加工したフォトレジスト（図示せず）
をマスクとして多結晶シリコン膜１３およびシリコン酸
化膜１４を微細加工し、ゲート電極１３ａを形成する。
ソグラフィ技術で加工したフォトレジスト（図示せず）
をマスクとして多結晶シリコン膜１３およびシリコン酸
化膜１４を微細加工し、ゲート電極１３ａを形成する。
【００３６】次に、図２（ｅ）に示すように、水蒸気雰
囲気にて温度８００℃、処理時間１２０分の条件で熱処
理を行い、ゲート電極１３ａの側面を酸化させこの部分
にシリコン酸化膜１５を形成する。
囲気にて温度８００℃、処理時間１２０分の条件で熱処
理を行い、ゲート電極１３ａの側面を酸化させこの部分
にシリコン酸化膜１５を形成する。
【００３７】次に、図２（ｆ）に示すように、シリコン
酸化膜１４、１５をフッ酸溶液を用いたウエットエッチ
ングにより除去する。このとき、ゲート電極１３ａに被
覆されていない部分のゲート酸化膜１２も同時に除去さ
れる。
酸化膜１４、１５をフッ酸溶液を用いたウエットエッチ
ングにより除去する。このとき、ゲート電極１３ａに被
覆されていない部分のゲート酸化膜１２も同時に除去さ
れる。
【００３８】次に、図２（ｇ）に示すように、熱酸化に
より、ゲート電極１３ａに被覆されていない部分にシリ
コン酸化膜１９を形成する。
より、ゲート電極１３ａに被覆されていない部分にシリ
コン酸化膜１９を形成する。
【００３９】次に、図２（ｈ）に示すように、ゲート電
極１３ａをマスクとして、リンを加速エネルギー６０ｋ
ｅＶ、ドーズ量３×１０13ｃｍ-2の条件でシリコン基板
１１にイオン注入し、ゲート電極１３ａの両側のシリコ
ン基板１１表面にＬＤＤ層１６を形成する。
極１３ａをマスクとして、リンを加速エネルギー６０ｋ
ｅＶ、ドーズ量３×１０13ｃｍ-2の条件でシリコン基板
１１にイオン注入し、ゲート電極１３ａの両側のシリコ
ン基板１１表面にＬＤＤ層１６を形成する。
【００４０】次に、図２（ｉ）に示すように、低圧ＣＶ
Ｄ法により全面にシリコン酸化膜を成膜し、このシリコ
ン酸化膜をエッチバックすることにより、ゲート電極１
３ａの側壁にシリコン酸化膜からなるサイドウォール１
７を形成する。
Ｄ法により全面にシリコン酸化膜を成膜し、このシリコ
ン酸化膜をエッチバックすることにより、ゲート電極１
３ａの側壁にシリコン酸化膜からなるサイドウォール１
７を形成する。
【００４１】次に、図２（ｊ）に示すように、ゲート電
極１３ａおよびサイドウォール１７をマスクとして、砒
素を加速エネルギー６０ｋｅＶ、ドーズ量１×１０16ｃ
ｍ-2の条件でシリコン基板１にイオン注入し、サイドウ
ォール１７の両側のシリコン基板１１表面にソース・ド
レイン層１８を形成する。
極１３ａおよびサイドウォール１７をマスクとして、砒
素を加速エネルギー６０ｋｅＶ、ドーズ量１×１０16ｃ
ｍ-2の条件でシリコン基板１にイオン注入し、サイドウ
ォール１７の両側のシリコン基板１１表面にソース・ド
レイン層１８を形成する。
【００４２】以上説明した実施例では、多結晶シリコン
膜３、１３からなるゲート電極３ａ、１３ａの側壁に熱
処理で形成した絶縁膜（シリコン窒化膜５またはシリコ
ン酸化膜１５）を除去することにより、ゲート電極３
ａ、１３ａの幅を自己整合的に縮小することができる。
従って、ゲート電極３ａ、１３ａの幅を、フォトリソグ
ラフィ技術による加工限界である最小寸法以下に加工す
ることが可能になる。この結果、配線ピッチを従来以下
に縮小することができてチップ面積の縮小を図ることが
でき、１ウェハ当たりの取得チップ数を増加させること
ができるようになる。また、ワード線幅が縮小するので
トランジスタを従来よりも高速動作させることが可能に
なる。
膜３、１３からなるゲート電極３ａ、１３ａの側壁に熱
処理で形成した絶縁膜（シリコン窒化膜５またはシリコ
ン酸化膜１５）を除去することにより、ゲート電極３
ａ、１３ａの幅を自己整合的に縮小することができる。
従って、ゲート電極３ａ、１３ａの幅を、フォトリソグ
ラフィ技術による加工限界である最小寸法以下に加工す
ることが可能になる。この結果、配線ピッチを従来以下
に縮小することができてチップ面積の縮小を図ることが
でき、１ウェハ当たりの取得チップ数を増加させること
ができるようになる。また、ワード線幅が縮小するので
トランジスタを従来よりも高速動作させることが可能に
なる。
【００４３】また、多結晶シリコン膜３、１３からなる
ゲート電極３ａ、１３ａ上に絶縁膜（シリコン窒化膜４
またはシリコン酸化膜１４）が存在するので、ゲート電
極３ａ、１３ａの上面が酸化または窒化されるのを防止
でき、このため多結晶シリコン膜３、１３を必要以上に
大きな膜厚で形成しなくてもよくなる。ただし、多結晶
シリコン膜３、１３を十分な膜厚で形成すればシリコン
窒化膜４またはシリコン酸化膜１４を形成する必要は必
ずしもない。
ゲート電極３ａ、１３ａ上に絶縁膜（シリコン窒化膜４
またはシリコン酸化膜１４）が存在するので、ゲート電
極３ａ、１３ａの上面が酸化または窒化されるのを防止
でき、このため多結晶シリコン膜３、１３を必要以上に
大きな膜厚で形成しなくてもよくなる。ただし、多結晶
シリコン膜３、１３を十分な膜厚で形成すればシリコン
窒化膜４またはシリコン酸化膜１４を形成する必要は必
ずしもない。
【００４４】また、ゲート電極３ａ、１３ａの側壁に形
成した絶縁膜はその上に形成した絶縁膜と同じとした
が、これらを別の絶縁膜で形成することも可能である。
ただし、この場合、エッチング工程を２回に分けて行う
必要が生じることがある。
成した絶縁膜はその上に形成した絶縁膜と同じとした
が、これらを別の絶縁膜で形成することも可能である。
ただし、この場合、エッチング工程を２回に分けて行う
必要が生じることがある。
【００４５】また、上述の実施例では、ゲート電極３
ａ、１３ａの幅を縮小するようにしたが、本発明はこれ
に限定されるものではなく、一般の配線形成工程に適用
することもできる。
ａ、１３ａの幅を縮小するようにしたが、本発明はこれ
に限定されるものではなく、一般の配線形成工程に適用
することもできる。
【００４６】なお、上述した第１および第２実施例で
は、多結晶シリコン膜３、１３の上に低圧ＣＶＤ法によ
りシリコン窒化膜４またはシリコン酸化膜１４を形成し
たが、炭化シリコン膜（シリコン炭化膜）などの絶縁膜
を形成してもよい。
は、多結晶シリコン膜３、１３の上に低圧ＣＶＤ法によ
りシリコン窒化膜４またはシリコン酸化膜１４を形成し
たが、炭化シリコン膜（シリコン炭化膜）などの絶縁膜
を形成してもよい。
【００４７】
【発明の効果】本発明によると、多結晶シリコン膜をパ
ターニングして配線を形成する半導体装置の製造方法に
おいて、フォトリソグラフィ技術による加工限界以下の
寸法の配線が形成できるようになるので、１ウェハ当た
りの取得チップ数が増加するとともにトランジスタのさ
らなる高速動作を実現することが可能になる。
ターニングして配線を形成する半導体装置の製造方法に
おいて、フォトリソグラフィ技術による加工限界以下の
寸法の配線が形成できるようになるので、１ウェハ当た
りの取得チップ数が増加するとともにトランジスタのさ
らなる高速動作を実現することが可能になる。
【図１】本発明の第１実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図２】本発明の第２実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１、１１ シリコン基板 ２、１２ ゲート酸化膜 ３、１３ 多結晶シリコン膜 ３ａ、１３ａ ゲート電極 ４、５ シリコン窒化膜 １４、１５ シリコン酸化膜
Claims (6)
- 【請求項１】 多結晶シリコン膜上に第１の絶縁膜を形
成する工程と、 前記第１の絶縁膜および前記多結晶シリコン膜をパター
ニングする工程と、 熱処理を施して前記多結晶シリコン膜の側壁に第２の絶
縁膜を形成する工程と、 前記第１の絶縁膜および前記第２の絶縁膜を除去する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記多結晶シリコン膜が第３の絶縁膜上
に形成されることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 前記第１の絶縁膜と前記第２の絶縁膜と
が同じ材料から構成されることを特徴とする請求項１ま
たは２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の絶縁膜が、シリコン窒化膜、
シリコン酸化膜およびシリコン炭化膜からなる群より選
択されたいずれかであることを特徴とする請求項１〜３
のいずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 多結晶シリコン膜上に第１の絶縁膜を形
成する工程と、 前記第１の絶縁膜および前記多結晶シリコン膜をパター
ニングする工程と、 前記多結晶シリコン膜の側壁部分を第２の絶縁膜に変換
する工程と、 前記第１の絶縁膜および前記第２の絶縁膜を除去する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記多結晶シリコン膜の側壁部分を第２
の絶縁膜に変換する工程が、熱処理工程を含んでいるこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095995A JPH098042A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095995A JPH098042A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098042A true JPH098042A (ja) | 1997-01-10 |
Family
ID=16092279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18095995A Withdrawn JPH098042A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520879A (ja) * | 2004-01-14 | 2007-07-26 | 東京エレクトロン株式会社 | ゲート電極をトリミングする方法 |
-
1995
- 1995-06-23 JP JP18095995A patent/JPH098042A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520879A (ja) * | 2004-01-14 | 2007-07-26 | 東京エレクトロン株式会社 | ゲート電極をトリミングする方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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