JP5259911B2 - 信号変換装置及びこれを有する表示装置 - Google Patents

Description

本発明は、信号変換装置及びこれを有する表示装置に関し、より詳細にはシフトレジスタ駆動用信号変換装置及びこれを有する表示装置に関するものである。

一般的に原価節減要求とナローベゼル（Ｎａｒｒｏｗ Ｂｅｚｅｌ）の市場要求に沿うためにデータドライバー回路やゲートドライバー回路を表示パネル、即ち、液晶パネル、ＰＤＰパネル、ＯＬＥＤパネルなどに集積化しようとする努力が行われている。このような集積化を具現化するためには、アモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）で構成されるスキャン駆動回路を回路的に単純化する必要がある。ａ−ＳｉＴＦＴを有するスキャン駆動回路の製造費用はｐｏｌｙ−ＳｉＴＦＴを有するスキャン駆動回路の製造費用より少ない。

液晶パネルのスキャンラインを活性化するためのゲートパルスを発生させるスキャン駆動回路は、１つのシフトレジスタで構成され、シフトレジスタの単位ステージは、等価ロジック的に１つのＳ−Ｒラッチと１つのアンドゲートで構成することができる。

Ｓ−Ｒラッチは、直前ステージの出力信号である第１入力信号によって活性化され、次のステージの出力信号である第２入力信号によって非活性化され、アンドゲートはＳ−Ｒラッチが活性化状態であり、第１クロックがハイ状態である時にゲートパルス（又はスキャン信号）を発生させる。

第１クロックと第２クロックは、スキャンラインを駆動するためのシフトレジスタの単位ステージに印加されてスキャンラインを駆動する。第１クロックと第２クロックは、互いに反対の位相を有する。

一般的なシフトレジスタの単位ステージは、バッファー部、充電部、駆動部及び放電部を含み、開始信号又は直前ステージの出力信号に基づいてゲート信号（又はスキャン信号）を出力する。

バッファー部は、第１ドレーンと第１ゲートが共通され、第１入力信号の供給を受け、第１ソースが充電部の一端に連結された第１トランジスタで構成される。充電部は、一端が第１トランジスタの第１ソースと放電部に連結され、他端が駆動部に連結されたキャパシタで構成される。

駆動部は、第２ドレーンがクロック端子に連結され、第２ゲートが第１ノードを経由してキャパシタの一端に連結され、第２ソースがキャパシタの他端及び出力端子に連結された第２トランジスタと、第３ドレーンが第２トランジスタの第２ソース及びキャパシタの他端に連結され、第３ソースが第１電圧に連結された第３トランジスタで構成される。クロック端子には第１クロック又は第１クロックと位相が反対である第２クロックが印加される。

放電部は、第４ドレーンがキャパシタの一端に連結され、第４ゲートが第３トランジスタの第３ゲートと共通されて第２入力信号に連結され、第４ソースが第１電圧に連結された第４トランジスタで構成される。

第１入力信号がハイ状態であると、キャパシタに電荷が充電され、第２入力信号がハイ状態であると、充電された電荷が放電されてＳ−Ｒラッチ動作を遂行する。

キャパシタに電荷が充電されている時、クロック端子に印加される第１クロック又は第２クロックはターンオンされた第２トランジスタを通じて出力されるので、出力端子と連結された液晶パネルのスキャンラインに連結された全てのスイッチング素子であるａ−ＳｉＴＦＴをターンオンさせることができ、第２入力信号によって第２トランジスタがターンオンされて出力端子が第１電圧レベルにプルダウンされるのでアンドゲート動作を遂行する。

表示領域に形成されスキャンラインに連結されたスイッチング素子として動作するａ−ＳｉＴＦＴをターンオンすることが可能な駆動電圧は、ｐｏｌｙ−ＳｉＴＦＴをターンオンすることが可能な駆動電圧より大きい設定とすることができる。また、スイッチング素子として動作するａ−ＳｉＴＦＴをターンオフするのに十分な第１電圧は、ｐｏｌｙ−ＳｉＴＦＴをターンオフする電圧より低いレベルを有する。即ち、ａ−ＳｉＴＦＴを有するシフトレジスタを駆動する電圧範囲がｐｏｌｙ−ＳｉＴＦＴを有するシフトレジスタを駆動する電圧範囲より大きい。

本発明の技術的な課題はこのような点に着眼したものであって、本発明の目的は、タイミング制御部から提供される信号を液晶パネルに形成されたシフトレジスタを駆動することに適合した電圧及びクロックに変換するためのシフトレジスタ駆動用信号変換装置を提供することにある。

また、本発明の他の目的は、前述のシフトレジスタ駆動用信号変換装置を有する表示装置を提供することにある。

本発明の目的を実現するための１つの特徴による信号変換装置は、一番目のスキャンラインの選択のための原始スキャン開始信号、次のスキャンラインの選択のためのゲート選択信号及びスキャンライン駆動部の出力を制御する出力イネーブル信号の提供を受けて、第１及び第２ライン選択信号と、奇数及び偶数ライン制御信号をそれぞれ出力する変換制御部と、前記第１及び第２ライン選択信号と、奇数及び偶数ライン制御信号と、原始スキャン開始信号に基づいて、前記第１及び第２ライン選択信号、前記奇数及び偶数ライン制御信号より増加されたレベルの第１及び第２クロックと、前記原始スキャン信号より増加されたレベルを有し、一番目のスキャンラインの選択のためのハイレベルの変換スキャン開始信号をそれぞれ出力する信号出力部とを含む。

前記信号変換装置は、表示パネルに設けられるシフトレジスタとタイミング制御部との間に配置される。前記原始スキャン信号、前記ゲート選択信号、及び前記出力イネーブル信号は、前記タイミング制御部から前記信号変換装置に印加される。前記第１及び第２ライン選択信号、前記第１及び第２クロック及び前記変換スキャン開始信号は、前記信号変換装置から前記シフトレジスタに印加される。

前記の本発明の目的を実現するための１つの特徴による信号変換装置は、一番目のスキャンラインの選択のための原始スキャン開始信号、次のスキャンラインの選択のためのゲート選択信号及びスキャンライン駆動部の出力を制御する出力イネーブル信号の提供を受けて、第２ライン選択信号と、奇数及び偶数ライン制御信号をそれぞれ出力する変換制御部と、前記第２ライン選択信号と、奇数及び偶数ライン制御信号と、原始スキャン信号に基づいて、前記第２ライン選択信号、前記奇数及び偶数ライン制御信号より増加されたレベルの第１及び第２クロックと、前記原始スキャン開始信号より増加されたレベルを有し、一番目のスキャンラインの選択のためのハイレベルの変換スキャン開始信号をそれぞれ出力する信号出力部とを含む。

前記信号変換装置は、表示パネルに設けられるシフトレジスタとタイミング制御部との間に配置される。前記原始スキャン開始信号、前記ゲート選択信号、及び前記出力イネーブル信号は前記タイミング制御部から前記信号変換装置に印加される。前記第１及び第２ライン選択信号、前記第１及び第２クロック及び前記変換スキャン開始信号は前記信号変換装置から前記シフトレジスタに印加される。

また、前記本発明の他の目的を実現するための表示装置は、原始画像信号、原始スキャン開始信号、ゲート選択信号及び出力イネーブル信号を出力するタイミング制御部と、前記原始画像信号に基づいて画像信号を出力するデータドライバー部と、前記原始スキャン開始信号、前記ゲート選択信号、前記出力イネーブル信号のレベルを増加させて前記ゲート選択信号及び前記出力イネーブル信号より増加されたレベルを有する第１及び第２クロックと、前記原始スキャン開始信号より増加されたレベルを有する変換スキャン開始信号を出力する信号変換部と、前記第１及び第２クロックと、変換スキャン開始信号に基づいてスキャン信号を順次出力するスキャンドライバー部と、前記スキャン信号を伝達するスキャンラインと、前記画像信号を伝達するデータラインと、前記スキャンラインとデータラインによって定義される領域に形成されたスイッチング素子と、前記スイッチング素子に連結された画素電極を備える表示パネルとを含む。

このような信号変換装置及びこれを有する表示装置によると、タイミング制御部から発生するローレベルの制御信号やクロックのレベルを増加させて前記制御信号やクロックを用いて表示パネルに形成されたレジスタを駆動することができる。

以下、添付した図面を参照して、本発明の望ましい実施例をより詳細に説明する。

図１は、本発明による表示装置を説明するためのブロック図である。表示装置は液晶表示装置を含む。

図１に示すように、本発明による液晶表示装置は、タイミング制御部１００、データドライバー部２００、信号変換部３００、スキャンドライバー部４００及び液晶パネル５００を含む。

タイミング制御部１００は、外部のグラフィックコントローラー（図示せず）から原始階調データ（Ｒ，Ｇ，Ｂ）と、各種同期信号（Ｈｓｙｎｃ，Ｖｓｙｎｃ）と、データイネーブル信号（ＤＥ）と、メインクロック（ＭＣＬＫ）の提供を受けて、階調データ（ＤＲ，ＤＧ，ＤＢ）及びデータ駆動用信号（ＬＯＡＤ，ＳＴＨ）をデータ駆動部２００に出力し、スキャン駆動用信号を信号変化部３００に出力する。駆動用信号は、一番目のスキャンラインのための原始スキャン信号（ＳＴＶ）と、次のスキャンラインの選択のためのゲート選択信号（ＣＰＶ）と、スキャンドライバー部４００の出力を制御する出力イネーブル信号（ＯＥ）を含む。

データドライバー部２００は、階調データ（Ｒ，Ｇ，Ｂ）及びデータ駆動用信号（ＬＯＡＤ，ＳＴＨ）に基づいてデータ駆動電圧（Ｄ１，Ｄ２，…，Ｄｎ）を液晶パネル５００に出力する。

信号変換部３００は、原始スキャン開始信号（ＳＴＶ）、ゲート選択信号（ＣＰＶ）及び出力イネーブル信号（ＯＥ）をそれぞれ提供を受けて、第１及び第２クロック（ＣＫＶ，ＣＫＶＢ）と、変換スキャン開始信号（ＳＴＶＰ）をスキャンドライバー部４００に出力する。特に、原始スキャン開始信号（ＳＴＶ）、ゲート選択信号（ＣＰＶ）及び出力イネーブル信号（ＯＥ）は３．３Ｖ水準のローレベル信号である。信号変換部３００は、入力された信号のレベルを増加させて第１及び第２クロック（ＣＫＶ，ＣＫＶＢ）と、変換スキャン開始信号（ＳＴＶＰ）のレベルを−３０Ｖから４０Ｖになるようにする。

信号変換部３００は、原始スキャン開始信号（ＳＴＶ）に連結された端子、ゲート選択信号（ＣＰＶ）に連結された端子と、出力イネーブル信号（ＯＥ）に連結された端子と、第１クロック（ＣＫＶ）を出力する端子と、第２クロック（ＣＫＶＢ）を出力する端子と、変換スキャン開始信号（ＳＴＶＰ）を出力する端子を備える１つのチップを含む。この時、信号変換部３００を液晶パネル５００上に直接形成することもできる。また、タイミング制御部１００及びデータドライバー部２００も液晶パネル５００上に直接形成することができる。

スキャンドライバー部４００は、シフトレジスタで構成され、液晶パネル５００に内装され、第１及び第２クロック（ＣＫＶ，ＣＫＶＢ）と変換スキャン開始信号（ＳＴＶＰ）に基づいて連結されたスキャンラインに連結されたスイッチング素子をターンオンさせる。シフトレジスタは、複数のステージを含み、一番目のステージには変換スキャン開始信号（ＳＴＶＰ）が入力端子に提供され、各ステージの出力信号をスキャンラインに順次出力する。

液晶パネル５００は、２枚の基板との間に形成された液晶層を含んで画像を表示する。液晶パネル５００は、スキャン信号を伝達するスキャンライン（ＳＬ）と、スキャンライン（ＳＬ）と交差して画像信号を伝送するデータライン（ＤＬ）と、スキャンライン（ＳＬ）及びデータライン（ＤＬ）によって囲まれた領域に形成されてスキャンライン（ＳＬ）及びデータライン（ＤＬ）に連結されたスイッチング素子（ＴＦＴ）を含む。この時、液晶パネル５００が複数のスキャンライン及び複数のデータラインを含む構成とすることもできる。

また、液晶パネル５００は、スイッチング素子（ＴＦＴ）に連結され、スイッチング素子（ＴＦＴ）のターンオン動作によってデータ駆動電圧に比例して人工光又は自然光を透過する液晶キャパシタ（Ｃｌｃ）と、スイッチング素子（ＴＦＴ）に連結され、スイッチング素子（ＴＦＴ）のターンオン時にデータ駆動電圧を蓄積し、スイッチング素子（ＴＦＴ）のターンオフ時に蓄積された電荷に液晶キャパシタ（Ｃｌｃ）の両端に電圧差を形成するストレージキャパシタ（Ｃｓｔ）を含む。

図２は、図１の信号変換部を説明するための回路図である。

図１及び図２に示すように、本発明の１実施例による信号変換部３００は、変換制御部３１０及び信号出力部３２０を含み、タイミング制御部１００から提供される信号のレベルを変換してレベルが変換された信号をスキャンドライバー部４００に出力する。

変換制御部３１０は、ブランキング遅延部３１２、第１ノアゲート３１６、第２反転器３１７及びＤ−フリップフロップ３１８を含み、タイミング制御部１００から提供されるゲート選択信号（ＣＰＶ）、出力イネーブル信号（ＯＥ）、出力イネーブルブランキング信号（ＯＥＣＯＮ）及び原始スキャン開始信号（ＳＴＶ）の提供を受けて、第１ライン選択信号（ＣＰＶＣ）、第２ライン選択信号（ＣＰＶＸ）、奇数ライン制御信号（ＯＣＳ）及び偶数ライン制御信号（ＥＣＳ）を信号出力部３２０に提供する。

ブランキング遅延部３１２は、原始スキャン信号（ＳＴＶ）を反転させる第１反転器３１３と、出力イネーブル信号（ＯＥ）及び出力イネーブルブランキング信号（ＯＥＣＯＮ）の提供を受けるナンドゲート３１４を含む。

第１ノアゲート３１６は、ゲート選択信号（ＣＰＶ）及びブランキング遅延部３１２の出力信号の提供を受けてノア演算を通じて生成した第１ライン選択信号（ＣＰＶＣ）を信号出力部３２０及び第２反転器３１７に出力する。

第２反転器３１７は、第１ライン選択信号（ＣＰＶＣ）を反転させて第２ライン選択信号（ＣＰＶＸ）を信号出力部３２０及びＤ−フリップフロップ３１８に提供する。

Ｄ−フリップフロップ３１８は、原始スキャン開始信号（ＳＴＶ）によってクリアされ、第２ライン選択信号（ＣＰＶＸ）を演算して偶数ライン制御信号（ＥＣＳ）を信号出力部３２０に出力し、奇数ライン制御信号（ＯＣＳ）を信号出力部３２０に出力する。

信号出力部３２０は、演算部３２２、開始信号選択部３２４及びクロック発生部３２６を含み、第１ライン選択信号（ＣＰＶＣ）、第２ライン選択信号（ＣＰＶＸ）、奇数ライン制御信号（ＯＣＳ）及び偶数ライン制御信号（ＥＣＳ）の提供を受けて、第１クロック（ＣＫＶ）、第２クロック（ＣＫＶＢ）及び変換スキャン開始信号（ＳＴＶＰ）をスキャンドライバー部４００に提供する。

具体的に、演算部３２２は、第１〜第３アンドゲート３２２Ａ、３２２Ｂ、３２２Ｃ、オアゲート３２２Ｄ、第２ノアゲート３２２Ｅ、第３反転器３２２Ｆ、そして第１及び第２ダイオードＤ１、Ｄ２を含む。第１アンドゲート３２２Ａは、第１ライン選択信号（ＣＰＶＣ）と第２ライン選択信号（ＶＰＶＸ）をアンド演算して出力信号をクロック発生部３２６Ｂに提供する。第２アンドゲート３２２Ｂは、偶数ライン制御信号（ＯＣＳ）と第２ライン選択信号（ＣＰＶＸ）をアンド演算して出力信号をオアゲート３２２Ｄに提供する。

第３アンドゲート３２２Ｃは、第１ライン選択信号（ＣＰＶＣ）と原始スキャン信号（ＳＴＶ）をアンド演算して出力信号をオアゲート３２２Ｄ及び第１ダイオードに提供する。オアゲート３２２Ｄは、第２アンドゲート３２２Ｂから提供される信号と第３アンドゲート３２２Ｃから提供される信号をオア演算して出力信号をクロック発生部３２６Ａに提供する。

第２ノアゲート３２２Ｅは、第２ライン選択信号（ＣＰＶＸ）と原始スキャン開始信号（ＳＴＶ）をノア演算して出力信号をクロック発生部３２６に提供する。第３反転器３２２Ｆは、原始スキャン開始信号（ＳＴＶ）を反転させて出力信号を第２ダイオードＤ２に提供する。

第１ダイオード（Ｄ１）の第１アノードは第２アンドゲート３２２Ｂの出力端に連結され、第１キャソードは開始信号選択部３２４に連結され、第２ダイオード（Ｄ２）の第２アノードは第１ダイオード（Ｄ１）の第１キャソードに連結され、第２キャソードは第３反転器３２２Ｆの出力端に連結される。

開始信号選択部３２４は、第４アンドゲート３２４Ａ及び第１スイッチング部（ＳＷ１）を含んで原始スキャン開始信号（ＳＴＶ）と第２ライン選択信号（ＣＰＶＸ）に基づいて変換スキャン開始信号（ＳＴＶＰ）の出力を制御する。

クロック発生部３２６は、第２スイッチング部３２６Ａ、充電共有部３２６Ｂを含む。第２スイッチング部３２６Ａは第２及び第３スイッチ（ＳＷ２，ＳＷ３）で構成され、外部から提供される第１クロック共有制御信号（ＣＫＶＢＣＳ）と第２クロック共有制御信号（ＣＫＶＣＳ）それぞれに基づいて第１クロック及び第２クロック（ＣＫＶ，ＣＫＶＢ）の出力をスイッチング制御する。

充電共有部３２６Ｂは、第３乃至第６ダイオード（Ｄ３〜Ｄ６）を含み、第２及び第３スイッチ（ＳＷ２，ＳＷ３）の制御に応答して第１アンドゲート３２２Ａから出力される信号とオアゲート３２２Ｄから出力される信号をレベルアップさせて第１クロック（ＣＫＶ）又は第２クロック（ＣＫＶＢ）を出力する。

前記第３ダイオード（Ｄ３）の第３アノードには、第１アンドゲート３２２Ａの出力信号が印加され、第３ダイオード（Ｄ３）の第３キャソードは第１クロック（ＣＫＶ）が出力される端子に連結される。第４ダイオード（Ｄ４）の第４アノード（Ｄ４）は第３ダイオード（Ｄ３）の第３キャソードに連結され、第４ダイオード（Ｄ４）の第４キャソードにはオアゲート（３２２Ｄ）の出力信号が印加される。第５ダイオード（Ｄ５）の第５アノードにはオアゲート３２２Ｄの出力信号が印加され、第５ダイオード（Ｄ５）の第５キャソードは第２クロック（ＣＫＶＢ）が出力される端子に連結される。第６ダイオード（Ｄ６）の第６キャソードは第１アンドゲート３２２Ａの出力信号が印加され、第６ダイオード（Ｄ６）の第６アノードは前記第５ダイオード（Ｄ５）の第５キャソードに連結される。

この時、第１スイッチング部（ＳＷ１）は、第４アンドゲート３２４Ａの出力信号によって制御される薄膜トランジスタを含むこともできる。また、第２スイッチ（ＳＷ２）及び第３スイッチ（ＳＷ３）も第２ノアゲート３２２Ｅの出力信号によって制御される薄膜トランジスタを含むことができる。

図３及び図４は、出力イネーブル信号（ＯＥ）によってレベルアップされる第１クロック（ＤＫＶ）と、原始スキャン開始信号（ＳＴＶ）によってレベルアップされる変換スキャン開始信号（ＳＴＶＰ）を説明するための波形図である。

図３に図示したように、信号変換部３００にハイ状態とロー状態を反復する出力イネーブル信号（ＯＥ）が入力されることによって、信号変換部３００は出力イネーブル信号（ＯＥ）の１周期を１/２周期にする第１クロック（ＣＫＶ）を出力する。具体的に、出力イネーブル信号（ＯＥ）が任意の周期からライジングする時点から一定時間（ｔｄｒＯＥ）後に第１クロック（ＣＫＶ）はライジングし、出力イネーブル信号（ＯＥ）が次の周期からライジングする時点から一定時間（ｔｄｒＯＥ）後に第１クロック（ＣＫＶ）はフォーリングする。出力イネーブル信号（ＯＥ）が０Ｖと３．３Ｖ状態を反復するローレベルの信号であれば、第１クロック（ＣＫＶ）は−３０Ｖと４０Ｖ状態を反復するハイレベルの信号である。

図面上には第１クロック（ＣＫＶ）のみを図示したが、第２クロック（ＣＫＶＢ）は第１クロックと位相が１８０度反転される点を勘案すると出力イネーブル信号（ＯＥ）が任意の周期からライジングされる視点から一定時間（ｔｄｆＯＥ）後に第２クロック（ＣＫＶＢ）はフォーリングし、出力イネーブル信号（ＯＥ）が次の周期からフォーリングする時点から一定時間（ｔｄｒＯＥ）後に第２クロック（ＣＫＶＢ）はライジングする。

図４に図示したように、タイミング制御部１００から提供されるローレベルの原始スキャン開始信号（ＳＴＶ）がロー状態からハイ状態にライジングすることによって、変換スキャン開始信号（ＳＴＶＰ）はライジングし、原始スキャン信号（ＳＴＶ）がハイ状態からロー状態にフォーリングすることによって、変換スキャン開始信号（ＳＴＶＰ）はフォーリングする。ここで、原始スキャン信号（ＳＴＶ）の１/２レベル時点から変換スキャン開始信号（ＳＴＶＰ）の１/２レベル時点まではライジング時間（ｔｄｒＳＴＶＰ）が所要され、原始スキャン開始信号（ＳＴＶ）が完全にフォーリングした後から変換スキャン開始信号（ＳＴＶＰ）が１/２レベルまでフォーリングするまではフォール時間（ｔｄｆＳＴＶＰ）が所要される。

このように、タイミング制御部からローレベルのスキャン信号のスキャン開始信号の提供を受けてもこれをレベルアップさせて液晶パネルに搭載されるシフトレジスタに提供することができるので、液晶パネルのスキャンラインに連結されたアモルファスシリコン薄膜トランジスタをターンオンさせるに十分である。

図５〜図７は、図１の入出力信号の波形を説明するための波形図である。特に図５は、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）の初期波形を説明するための図面であり、図６は、入力されるゲート選択信号（ＣＰＶ）に対応して遅延されて出力される第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）波形を説明するための図面であり、図７は、入力される原始スキャン開始信号（ＳＴＶ）の効果を説明するための波形図である。

図５に図示したように、本発明による信号変換部は初期駆動時、ゲートオフ電圧である第１電圧（ＶＯＦＦ）からゲートオン電圧である第２電圧（ＶＯＮ）に遷移する前に、第１中間電圧（Ｖ１）を経由して遷移され、第２電圧（ＶＯＮ）から第１電圧（ＶＯＦＦ）に遷移される前に、一定レベルの第２中間電圧（Ｖ２）を経由して遷移する第１クロック（ＣＫＶ）を出力する。

また、本発明による信号変換部は、初期駆動の時、第２電圧（ＶＯＮ）から第１電圧（ＶＯＦＦ）に遷移する前に一定レベルの第２中間電圧（Ｖ２）を経由して遷移し、第１電圧（ＶＯＦＦ）から第２電圧（ＶＯＮ）に遷移する前に一定のレベルの第１中間電圧（Ｖ１）を経由して遷移する第２クロック（ＣＫＶＢ）を出力する。

一方、図６に図示したように、本発明による信号変換部はロー状態からハイ状態に遷移するローレベルのゲート選択信号（ＣＰＶ）が入力されることによって、一定時間の後にロー状態からハイ状態に遷移するハイレベルの第１クロック（ＣＫＶ）を出力し、ハイ状態からロー状態に遷移するハイレベルの第２クロック（ＣＫＶＢ）を出力する。

一方、図７に図示したように、本発明による信号変換部は、一定周期にハイ状態とロー状態を反復するローレベルのゲート選択信号（ＣＰＶ）が印加され、原始スキャン開始信号（ＳＴＶ）がロー状態からハイ状態に遷移することによって、ゲート選択信号（ＣＰＶ）に動機してゲートオフ電圧、即ち、第１電圧（ＶＯＦＦ）とゲートオン電圧、即ち、第２電圧（ＶＯＮ）を反復するハイレベルの第１クロック（ＣＫＶ）を出力し、第１クロック（ＣＫＶ）と位相が反転したハイレベルの第２クロック（ＣＫＶＢ）を出力する。

図８は、本発明の他の実施例による信号変換部を説明するための回路図である。

図１及び図８を参照すると、本発明の他の実施例による信号変換部６００は、変換制御部６１０、信号出力部６２０及び放電部６３０を含み、タイミング制御部１００から提供されるローレベルの信号及びクロックをハイレベルに変換してスキャンドライバー部、即ち、スキャンドライバー部４００に出力する。

変換制御部６１０は、ブランキング遅延部６１１、ノアゲート６１２、反転器６１３及びＤ−フロップフロップ６１４を含み、タイミング制御部１００から提供されるゲート選択信号（ＣＰＶ）、出力イネーブル信号（ＯＥ）、出力イネーブルブランキング信号（ＯＥＣＯＮ）及び原始スキャン開始信号（ＳＴＶ）の提供を受け、第１ライン選択信号（ＣＰＶＣ）、奇数ライン制御信号（ＯＣＳ）及び偶数ライン制御信号（ＥＣＳ）を信号出力部６２０に提供する。

具体的に、ブランキング遅延部６１１は、原始スキャン開始信号（ＳＴＶ）出力イネーブル信号（ＯＥ）と出力イネーブルブランキング信号（ＯＥＣＯＮ）の提供を受けてブランキング遅延信号（ＯＥＩ）をノアゲート６１２に出力する。

ノアゲート６１２は、ブランキング遅延信号（ＯＥＩ）とゲート選択信号（ＣＰＶ）をノア演算して生成した第１ライン選択信号（ＣＰＶＣ）を反転器６１３に出力する。

反転器６１３は、ノアゲート６１２から提供される第１ライン選択信号（ＣＰＶＣ）を反転した第２ライン選択信号（ＣＰＶＸ）をＤ−フリップフロップ６１４に提供する。

Ｄ−フリップフロップ６１４は、原始スキャン開始信号（ＳＴＶ）によってクリアされ、第２ライン選択信号（ＣＰＶＸ）を演算して偶数ライン制御信号（ＥＣＳ）及び奇数ライン制御信号（ＯＣＳ）を第１サブロジック部６２２Ａに提供する。

信号出力部６２０は、クロック発生部６２２、開始信号発生部６２４及び充電共有部６２６を含み、変換制御部６１０から提供される第１ライン選択信号（ＣＰＶＸ）、奇数ライン制御信号（ＯＣＳ）及び偶数ライン制御信号（ＥＣＳ）と、外部から提供される第１クロック共有制御信号（ＣＫＶＣＳ）及び第２クロック共有制御信号（ＣＫＶＢＣＳ）に基づいて第１クロック（ＣＫＶ）、第１クロック（ＣＫＶＢ）及び変換スキャン開始信号（ＳＴＶＰ）をスキャンドライバー部４００に提供する。

具体的に、クロック発生部６２２は、第１サブロジック部６２２Ａ、第１電圧（ＶＯＦＦ）及び第２電圧（ＶＯＮ）にそれぞれ連結された第１バッファー６２２Ｂ及び第１電圧（ＶＯＦＦ）及び第２電圧（ＶＯＮ）にそれぞれ連結された第２バッファー６２２Ｃを含み、第１サブロジック部６２２Ａは、第１ライン選択信号（ＣＰＶＸ）、奇数ライン制御信号（ＯＣＳ）及び偶数ライン制御信号（ＥＣＳ）に基づいてクロック発生のための第１原始クロック信号及び第２原始クロック信号と、充電共有を制御する充電共有制御信号を充電共有部６２６に出力する。

開始信号発生部６２４は、第２サブロジック部６２４Ａ及び第３バッファー６２４Ｂを含み、第２サブロジック部６２４Ａは、原始スキャン開始信号（ＳＴＶ）と第２ライン選択信号（ＣＯＶＸ）に基づいて変換スキャン開始信号（ＳＴＶＰ）を第３バッファー６２４Ｂを経由して出力する。

充電共有部６２６は、第７ダイオード（Ｄ７）、第１コレクターが第７ダイオード（Ｄ７）の第７キャソードに連結された第１トランジスタ（Ｑ１）、第８アノードが第１トランジスタ（Ｑ１）の第１エミッターに連結され、第８キャソードが第１バッファー６２２Ｂの第１出力端に連結された第８ダイオード（Ｄ８）を含み、充電共有を制御する充電共制御信号によって第１トランジスタ（Ｑ１）がターンオンすることによって、第２クロック共有制御信号（ＣＫＶＢＣＳ）に基づいてレベルアップされたハイレベルの第１クロック（ＣＫＶ）を出力する。

また、充電共有部６２６は、第９ダイオード（Ｄ９）、第２コレクターが第９ダイオード（Ｄ９）の第９キャソードに連結された第２トランジスタ（Ｑ２）、第１０アノードが第２トランジスタ（Ｑ２）の第２エミッターに連結され、第１０キャソードが第２バッファー６２２Ｃの第２出力端に連結された第１０ダイオード（Ｄ１０）を含み、充電共有を制御する充電共有制御信号によって第２トランジスタ（Ｑ２）がターンオンされることによって、第１クロック共有制御信号（ＣＫＶＣＳ）に基づいてレベルアップされたハイレベルの第２クロック（ＣＫＶＢ）を出力する。

放電部６３０は、第３トランジスタ（Ｑ３）、第３トランジスタ（Ｑ３）の第３エミッターと第３ベースとの間に連結された第１抵抗（Ｒ１）、第３トランジスタ（Ｑ３）の第３コレクター連結された第２抵抗（Ｒ２）を含む。外部から放電制御信号（ＤＩＳＨ）が放電部６３０に入力されることによって、第３トランジスタ（Ｑ３）はターンオンして第１電圧（ＶＯＦＦ）に連結された端子とグラウンドされた端子（ＧＮＤ）に連結して放電動作を高速化する。これによって、液晶パネルの駆動遮断時間を減らすことができる。

以上で説明したように、本発明によると、一般的にタイミング制御部から発生する大体３．３Ｖ水準のローレベルの制御信号やクロックの提供を受けても−３０から４０Ｖ範囲のハイレベルを有するように制御信号及びクロックをレベルアップさせることで、液晶パネルに搭載されたシフトレジスタを安定環境下で動作させることができる。

また、液晶パネルが大型化されてスキャンラインの長さ及びスキャンラインに連結されたスイッチング素子の数が増加しても、レベルアップされた制御信号及びクロックを利用してスキャンラインをアクティブさせるので、スキャンラインの歪曲を減らすことができ、これによって表示品質を向上させることができる。

また、制御信号及びクロックを生成する信号変換装置に第１電圧をグラウンドさせる別途の放電部を更に具備することで、前記液晶パネルの駆動遮断時間を減らすことができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明による表示装置を説明するためのブラック図である。 図１の信号変換部を説明するための回路図である。 出力イネーブル信号（ＯＥ）によってレベルアップされる第１クロック（ＣＫＶ）と、原始スキャン開始信号（ＳＴＶ）に沿ってレベルアップされる変換スキャン開始信号（ＳＴＶＰ）を説明するための波形図である。 出力イネーブル信号（ＯＥ）によってレベルアップされる第１クロック（ＣＫＶ）と、原始スキャン開始信号（ＳＴＶ）に沿ってレベルアップされる変換スキャン開始信号（ＳＴＶＰ）を説明するための波形図である。 図１の入出力信号の波形を説明するための波形図である。 図１の入出力信号の波形を説明するための波形図である。 図１の入出力信号の波形を説明するための波形図である。 本発明の他の実施例による信号変換部を説明するための回路図である。

符号の説明

１００ タイミング制御部
２００ データドライバー部
３００、６００ 信号変換部
３１０、６１０ 変換制御部
３１２、６１１ ブランキング遅延部
３１３ 第１反転器
３１４ ナンドゲート
３１６ 第１ノアゲート
３１７ 第２反転器
３１８、６１４ Ｄ−フリップフロップ
３２０、６２０ 信号出力部
３２２ 演算部
３２４ 開始信号選択部
３２６、６２２ クロック発生部
４００ スキャンドライバー部
５００ 液晶パネル
６１２ ノアゲート
６１３ 放電器
６２４ 開始信号発生部
６２６ 充電共有部
６３０ 放電部

Claims (24)

1. タイミング制御部から一番目のスキャンラインの選択のための原始スキャン開始信号、次のスキャンラインの選択のためのゲート選択信号、及びスキャンライン駆動部の出力を制御する出力イネーブル信号の提供を受けて、第１及び第２ライン選択信号と、奇数及び偶数ライン制御信号をそれぞれ出力する変換制御部と、
   前記第１及び第２ライン選択信号と、奇数及び偶数ライン制御信号と、原始スキャン開始信号に基づいて、前記第１及び第２ライン選択信号、前記奇数及び偶数ライン制御信号より増加されたレベルの第１及び第２クロックと、前記一番目のスキャンラインの選択のためのハイレベルの変換スキャン開始信号を、表示パネルに設けられ、アモルファスシリコン薄膜トランジスタからなるシフトレジスタにそれぞれ出力する信号出力部と、
   を含み、
   前記タイミング制御部と前記シフトレジスタとの間に配置されて、
   前記第１及び第２クロックは、出力イネーブル信号より増加されたレベルを有し、前記変換スキャン開始信号は原始スキャン開始信号より増加されたレベルを有することを特徴とする信号変換装置。
2. 前記信号出力部は、
   前記第１及び第２ライン選択信号、前記奇数及び偶数ライン制御信号、及び前記原始スキャン開始信号を演算する論理ゲートを含んで出力信号を生成する演算部と、
   前記第２ライン選択信号と原始スキャン開始信号のアンド演算値に基づいて前記変換スキャン開始信号を制御する開始信号選択部と、
   前記演算部の出力信号に基づいて前記第１及び第２クロックを出力するクロック発生部と、
   を含むことを特徴とする請求項１記載の信号変換装置。
3. 前記演算部は、
   前記第２ライン選択信号と前記奇数ライン制御信号をアンド演算して出力信号を生成する第１アンドゲートと、
   前記偶数ライン制御信号と前記第２ライン選択信号をアンド演算して出力信号を生成する第２アンドゲートと、
   前記第１ライン選択信号と前記スキャン開始信号をアンド演算して出力信号を生成する第３アンドゲートと、
   前記第２アンドゲートの出力信号と前記第３アンドゲートの出力信号を生成するオアゲートと、
   前記第２ライン選択信号と前記原始スキャン開始信号をノア演算して出力信号を生成する第２ノアゲートと、
   前記原始スキャン開始信号を反転させる原始スキャン開始信号反転器と、
   前記第２アンドゲートの出力信号が印加される第１アノード及び前記開始信号選択部に連結される第１カソードを有する第１ダイオードと、
   前記第１カソードに連結される第２アノード及び前記原始スキャン開始信号反転器の出力端に連結される第２カソードを有する第２ダイオードと、
   を含むことを特徴とする請求項２記載の信号変換装置。
4. 前記クロック発生部は、
   前記第２ノアゲートの出力信号及び外部から提供される第１及び第２クロック共有制御信号に基づいて前記第１及び第２クロックを制御するスイッチング部と、
   前記スイッチング部の制御、前記第１アンドゲートの出力信号、前記オアゲートの出力信号に基づいて前記第１クロック及び前記第２クロックを生成する充電共有部と、
   を含むことを特徴とする請求項３記載の信号変換装置。
5. 前記充電共有部は、
   前記第１アンドゲートの出力信号が印加される第３アノード、及び前記第１クロックが印加される第３カソードを有する第３ダイオードと、
   前記第３ダイオードの前記第３カソードに連結される第４アノード、及び前記オアゲートの出力信号が印加される第４カソードを有する第４ダイオードと、
   前記オアゲートの出力信号が印加される第５アノード、及び前記第２クロックが印加される第５カソードを有する第５ダイオードと、
   前記第１アンドゲートの出力信号が印加される第６カソード、及び前記第５ダイオードの第５カソードに連結される第６アノードを有する第６ダイオードと、
   を含むことを特徴とする請求項４記載の信号変換装置。
6. 前記開始信号選択部は、前記変換スキャン開始信号を制御する薄膜トランジスタを含むことを特徴とする請求項４記載の信号変換装置。
7. 前記クロック発生部は、前記第１及び第２クロックを制御する薄膜トランジスタを含むことを特徴とする請求項４記載の信号変換装置。
8. 前記変換制御部は、前記第２ライン選択信号及び前記原始スキャン開始信号の印加を受けて前記奇数及び偶数ライン制御信号を出力するＤ−フリップフロップを含むことを特徴とする請求項１記載の信号変換装置。
9. 前記変換制御部は、
   前記原始スキャン開始信号、前記出力イネーブル信号及び出力イネーブルブランキング信号の入力を受けてブランキング遅延信号を出力するブランキング遅延部と、
   前記ブランキング遅延信号及び前記ゲート選択信号をノア演算して前記第１ライン選択信号を出力する第１ノアゲートと、
   前記第１ライン選択信号を反転して前記第２ライン選択信号を出力する反転器と、
   を含むことを特徴とする請求項８記載の信号変換装置。
10. 外部から放電制御信号が印加されることによって、第１電圧端子をグラウンド端子に連結させて放電動作を高速化する放電部を更に含むことを特徴とする請求項１記載の信号変換装置。
11. 前記放電部は、トランジスタと、一端が前記トランジスタのエミッターに連結され、他端が前記トランジスタのベース及び前記放電制御信号印加端子に連結された第１抵抗と、一端が前記トランジスタのコレクターに連結され、他端が前記第１電圧端子に連結された第２抵抗と、を含むことを特徴とする請求項１０記載の信号変換装置。
12. タイミング制御部から一番目のスキャンラインの選択のための原始スキャン開始信号、次のスキャンラインの選択のためのゲート選択信号、スキャンライン駆動部の出力を制御する出力イネーブル信号の提供を受けて、第２ライン選択信号と、奇数及び偶数ライン制御信号とをそれぞれ出力する変換制御部と、
    前記第２ライン選択信号と、奇数及び偶数ライン制御信号と、原始スキャン開始信号に基づいて、前記第２ライン選択信号、前記奇数及び偶数ライン制御信号より増加されたレベルの第１及び第２クロックと、前記一番目のスキャンラインの選択のためのハイレベルの変換スキャン開始信号を、表示パネルに設けられ、アモルファスシリコン薄膜トランジスタからなるシフトレジスタにそれぞれ出力する信号出力部と、
    を含み、
    前記タイミング制御部と前記シフトレジスタとの間に配置されて、
    前記第１及び第２クロックは、出力イネーブル信号より増加されたレベルを有し、前記変換スキャン開始信号は原始スキャン開始信号より増加されたレベルを有することを特徴とする信号変換装置。
13. 前記変換制御部は、
    前記第２ライン選択信号及び前記原始スキャン開始信号の印加を受けて前記奇数及び偶数ライン制御信号を出力するＤ−フリップフロップと、
    前記原始スキャン開始信号、前記出力イネーブル信号及び出力イネーブルブランキング信号の入力を受けてブランキング遅延信号を出力するブランキング遅延部と、
    前記ブランキング遅延信号及び前記ゲート選択信号をノア演算して第１ライン選択信号を出力する第１ノアゲートと、
    前記第１ライン選択信号を反転して前記第２ライン選択信号を出力する反転器と、
    を含むことを特徴とする請求項１２記載の信号変換装置。
14. 前記信号出力部は、
    前記第２ライン選択信号、前記奇数及び偶数ライン制御信号及び前記原始スキャン開始信号を演算するクロック発生部と、
    前記第２ライン選択信号及び前記原始スキャン開始信号の印加を受けて前記変換スキャン開始信号を出力する開始信号発生部と、
    前記クロック発生部の出力信号の印加を受けて前記第１及び第２クロック共有制御信号を出力する充電共有部と、
    を含むことを特徴とする請求項１２記載の信号変換装置。
15. 外部から放電制御信号が印加されることによって、第１電圧端子をグラウンド端子に連結させて放電動作を高速化する放電部を更に含むことを特徴とする請求項１２記載の信号変換装置。
16. 前記放電部は、トランジスタと、一端が前記トランジスタのエミッターに連結され、他端が前記トランジスタのベース及び前記放電制御信号印加端子に連結された第１抵抗と、一端が前記トランジスタのコレクターに連結され、他端が前記第１電圧端子に連結された第２抵抗とを含むことを特徴とする請求項１５記載の信号変換装置。
17. 原始画像信号、原始スキャン開始信号、ゲート選択信号及び出力イネーブル信号を出力するタイミング制御部と、
    前記原始画像信号に基づいて画像信号を出力するデータドライバー部と、
    前記原始スキャン開始信号、前記ゲート選択信号、前記出力イネーブル信号のレベルを増加させて前記ゲート選択信号及び前記出力イネーブル信号より増加されたレベルを有する第１及び第２クロックと、前記原始スキャン開始信号より増加されたレベルを有する変換スキャン開始信号を出力する信号変換部と、
    前記第１及び第２クロックと、変換スキャン開始信号に基づいてスキャン信号を順次出力し、アモルファスシリコン薄膜トランジスタからなるスキャンドライバー部と、
    前記スキャン信号を伝達するスキャンラインと、前記画像信号を伝達するデータラインと、前記スキャンラインとデータラインによって定義される領域に形成されたスイッチング素子と、前記スイッチング素子に連結された画素電極を備える表示パネルと、
    を含み、
    前記信号変換部は、前記タイミング制御部及び前記スキャンドライバー部の間に配置されることを特徴とする表示装置。
18. 前記信号変換部は、前記原始スキャン開始信号に連結された端子と、前記ゲート選択信号に連結された端子と、前記出力イネーブル信号に連結された端子と、前記第１クロックを出力する端子と、前記第２クロックを出力する端子と、前記変換スキャン開始信号を出力する端子とを備える１つのチップで構成されることを特徴とする請求項１７記載の表示装置。
19. 前記信号変換部は、前記表示パネル上に直接形成されることを特徴とする請求項１７記載の表示装置。
20. 前記信号変換部は、
    前記タイミング制御部から前記原始スキャン開始信号、前記ゲート選択信号及び前記出力イネーブル信号の提供を受けて、第１及び第２ライン選択信号と、奇数及び偶数ライン制御信号をそれぞれ出力する変換制御部と、
    前記第１及び第２選択信号と、奇数及び偶数ライン制御信号と、原始スキャン開始信号に基づいて、前記第１及び第２ライン選択信号、前記奇数及び偶数ライン制御信号より増加されたレベルの第１及び第２クロックと、前記原始スキャン開始信号より増加されたレベルを有し、一番目のスキャンラインの選択のためのハイレベルの変換スキャン開始信号を前記スキャンドライバー部にそれぞれ出力する信号出力部と、
    を含むことを特徴とする請求項１７記載の表示装置。
21. トランジスタと、一端が前記トランジスタのエミッターに連結され、他端が前記トランジスタのベース及び放電制御信号印加端子に連結された第１抵抗と、一端が前記トランジスタのコレクターに連結され、他端が前記第１電圧端子に連結された第２抵抗を含む放電部を更に具備して、外部から放電制御信号が印加されることで、第１電圧端子をグラウンド端子に連結させて放電動作を高速化することを特徴とする請求項２０記載の表示装置。
22. 前記スキャンドライバー部は、前記表示パネルに搭載されたことを特徴とする請求項１７記載の表示装置。
23. 前記スキャンドライバー部は、複数のステージが連結され、一番目のステージには前記変換スキャン開始信号が入力端子に提供され、各ステージの出力信号を前記スキャンラインに順次出力するシフトレジスタであることを特徴とする請求項２２記載の表示装置。
24. 前記信号変換部は、
    前記タイミング制御部から前記原始スキャン開始信号、前記ゲート選択信号及び前記出力イネーブル信号の提供を受けて、第２ライン選択信号と、奇数及び偶数ライン制御信号をそれぞれ出力する変換制御部と、
    前記第２ライン選択信号と、奇数及び偶数ライン制御信号と、原始スキャン開始信号に基づいて、前記第２ライン選択信号、前記奇数及び偶数ライン制御信号より増加されたレベルの第１及び第２クロックと、前記原始スキャン開始信号より増加されたレベルを有し、一番目のスキャンラインの選択のためのハイレベルの変換スキャン開始信号を前記スキャンドライバー部にそれぞれ出力する信号出力部と、
    を含むことを特徴とする請求項１７記載の表示装置。

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