JP5252961B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）に代表される半導体装置およびその製造方法に関する。
従来の薄膜トランジスタの製造方法は以下の通りである。すなわち、ガラス基板などからなる支持体上にゲート電極材料をスパッタによって成膜し、写真製版とエッチングを行うことでゲート電極を形成する。形成したゲート電極上に、ゲート絶縁膜であるＳｉＮ（窒化シリコン）膜、ｉ型半導体膜である非晶質Ｓｉ（シリコン）膜、ｎ型半導体膜であるｎ型非晶質Ｓｉ膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）によって順に成膜する。このとき、ゲート絶縁膜は３５０℃、ｉ型半導体膜は２００℃、ｎ型半導体膜は１９０℃で成膜される。その後、ｎ型半導体膜上にソース・ドレイン電極材料をスパッタによって成膜し、写真製版とエッチングによってソース・ドレイン電極を形成する。ソース・ドレイン電極の形成後、ソース・ドレイン間領域に存在するｎ型半導体膜をドライエッチングによって除去する。そして、写真製版によって所望のレジストパターンを形成し、不要部分をエッチングで除去する。次に、保護膜であるＳｉＮ膜を１５０℃で成膜した後、２００℃で１時間の熱処理を行う。このようにして、薄膜トランジスタが作製される（例えば、特許文献１参照）。
薄膜トランジスタは、ゲートに正電圧を印加するとｉ型半導体膜中にチャネルが形成され、トランジスタがＯＮ状態になる。一方、ゲートに負電圧を印加するとｉ型半導体膜中のチャネルがなくなり、トランジスタはＯＦＦ状態になる。ＯＮ状態のときに流れるオン電流とＯＦＦ状態のときに流れるオフ電流との比はオン・オフ比と呼ばれており、良好なトランジスタ特性を得るためにはオン・オフ比を高くすることが重要である。
特許文献１に記載される従来の薄膜トランジスタは、実験によれば、良好なトランジスタ特性が得られない場合があるという問題があった。
このような従来構造の逆スタガー型薄膜トランジスタにおいて、ソース・ドレイン電極の形成後にｎ型半導体膜をエッチングする際にｉ型半導体膜も除去されるため、ｉ型半導体膜中に形成されるチャネル層が薄膜化してオン特性が低下するという問題があった。この問題の対策として、チャネル層の膜厚を十分に確保するために、ｉ型半導体膜を厚膜化することによってｉ型半導体膜のエッチングによる除去量を低減する方法があった。しかし、ｉ型半導体膜を厚膜化すると、ソース・ドレイン電極の下部に厚膜のｉ型半導体膜が残ることによって直列抵抗となり、オン電流が低下してしまう。また、ｎ型半導体膜を薄膜化すると、後工程の熱履歴によってソース・ドレイン電極である金属層とｎ型半導体膜との界面反応によってコンタクト抵抗が増大したり、オフ電流が増大するという問題があった。
本発明は、これらの問題を解決するためになされたもので、オン・オフ特性が良好な半導体装置およびその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明による半導体装置の製造方法は、（ａ）絶縁性基板上にゲート電極を形成し、前記ゲート電極上にプラズマＣＶＤ法によってＳｉＮ膜であるゲート絶縁膜を順に形成する工程と、（ｂ）工程（ａ）の後、ゲート絶縁膜上に非晶質Ｓｉ膜からなる半導体層を形成する工程と、（ｃ）工程（ｂ）の後、半導体層上にソース電極およびドレイン電極をチャネルを挟んで離間して形成する工程と、（ｄ）工程（ｃ）の後、ソース電極、ドレイン電極、および半導体層上にプラズマＣＶＤ法によってＳｉＮ膜である保護膜を形成する工程と、（ｅ）工程（ｄ）の後、熱処理を行うことによって、前記保護膜から放出された水素を前記半導体層中に拡散する工程とを備え、ゲート絶縁膜の脱水素温度は保護膜の脱水素温度より大きく、工程（ｅ）における熱処理温度はゲート絶縁膜の脱水素温度と保護膜の脱水素温度との間であることを特徴とする。
本発明によると、ゲート絶縁膜の脱水素温度は保護膜の脱水素温度より大きく、工程（ｅ）における熱処理温度はゲート絶縁膜の脱水素温度と保護膜の脱水素温度との間であるため、オン・オフ特性が良好な半導体装置およびその製造方法を提供することが可能である。
本発明の実施形態について、図面を用いて以下に説明する。
〈実施形態１〉
本発明の実施形態では、半導体装置の一例として、液晶表示装置用の薄膜トランジスタについて説明する。
本発明の実施形態では、半導体装置の一例として、液晶表示装置用の薄膜トランジスタについて説明する。
図１から図５は、本発明の実施形態１による半導体装置の製造方法を示す断面構造図である。図１に示すように、ガラス基板１上にＣｒ（クロム）からなるゲート電極２を選択形成し、ＳｉＮ膜であるゲート絶縁膜３を膜厚３００ｎｍ程度、非晶質Ｓｉ膜であるｉ型半導体層４を膜厚１５０ｎｍ程度、ｎ型非晶質Ｓｉ膜であるｎ型半導体層５を膜厚３０ｎｍ程度を、それぞれプラズマＣＶＤ法によって順次堆積して形成する。このとき、ゲート絶縁膜３は、例えば成膜温度２８０℃、圧力１３０Ｐａ、高周波電力３００Ｗ、ＳｉＨ4ガス４００〜６００ｓｃｃｍ、ＮＨ3ガス１４００〜２０００ｓｃｃｍ、Ｎ2ガス４０００〜５０００ｓｃｃｍとして成膜する。また、ゲート絶縁膜３、ｉ型半導体層４、およびｎ型半導体層５の成膜温度は等しくする。
ｎ型半導体層５の形成後、図２に示すように、ｎ型半導体層５上にＡｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｃｒなどの単層膜であるソース・ドレイン電極６をスパッタリング法によって膜厚０．５μｍ程度に堆積後、ソース・ドレイン電極６のパターニング用の感光性レジスト８（感光性樹脂）を塗布してパターニングを行う。
次に、図３に示すように、感光性レジスト８をマスクとして、ソース・ドレイン電極６をウエットエッチングによって分離する。すなわち、ソース電極およびドレイン電極は、ｎ型半導体層５上にチャネル７を挟んで離間して形成される。そして、図４に示すように、感光性レジスト８をマスクとして、ｎ型半導体層５をエッチングし、ｎ型半導体層５の膜厚と同程度の膜厚だけｉ型半導体層４をエッチングする。エッチング後、感光性レジスト８を剥離する。
感光性レジスト８の剥離後、図５に示すように、ＳｉＮ膜である保護膜９をプラズマＣＶＤによって形成する。このとき、保護膜９は、例えば成膜温度２２０℃、圧力１３０Ｐａ、高周波電力３００Ｗ、ＳｉＨ4ガス４００〜６００ｓｃｃｍ、ＮＨ3ガス１４００〜２０００ｓｃｃｍ、Ｎ2ガス４０００〜５０００ｓｃｃｍ、Ｈ2ガス５７００ｓｃｃｍとして成膜する。このように形成された保護膜９の脱水素温度は、ゲート絶縁膜３の脱水素温度よりも低くなる。
保護膜９の形成後、熱処理を行う。熱処理温度は、ゲート絶縁膜３の脱水素温度と保護膜９の脱水素温度との間に設定して約１時間行う。この熱処理によって、保護膜９中の水素がｎ型半導体層５のｎ型非晶質Ｓｉ中に拡散され、ゲート絶縁膜３中の水素を離脱させないため欠陥生成を防止することができる。
図６は、本発明の実施形態１によるゲート絶縁膜３の脱水素温度と保護膜９の脱水素温度との温度差に対する実効移動度の関係を示す図である。上記の方法で作製された薄膜トランジスタについて、Ｖｇ−Ｉｄ特性から最大傾斜法によって実効移動度を算出した。図６に示すように、ゲート絶縁膜３の脱水素温度より保護膜９の脱水素温度を低くすると、実効移動度が大きくなることが分かる。なお、ゲート絶縁膜３の脱水素温度と保護膜９の脱水素温度との差が０℃のときの実効移動度を基準値１としている。また、熱処理温度は、ゲート絶縁膜３の脱水素温度よりも１０℃低い温度に設定している。
図７は、本発明の実施形態１によるゲート絶縁膜３の脱水素温度と保護膜９の脱水素温度との温度差に対するオフ電流の関係を示す図である。図７に示すように、ゲート絶縁膜３の脱水素温度より保護膜９の脱水素温度を低くすると、オフ電流が小さくなることが分かる。なお、ゲート絶縁膜３の脱水素温度と保護膜９の脱水素温度との差が０℃のときのオフ電流を基準値１としている。また、熱処理温度は、ゲート絶縁膜３の脱水素温度よりも１０℃低い温度に設定している。
図８は、本発明の実施形態１によるゲート絶縁膜３および保護膜９の脱水素特性の一例を示す図である。ゲート絶縁膜３および保護膜９のそれぞれに対して、昇温脱離ガス分析装置（Ｔｈｅｒｍａｌ Ｄｅｓｐｏｒｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＴＤＳ）を用いて１秒間に１℃の昇温速度で測定した。膜の脱水素温度は、ＴＤＳスペクトルが観測され始める温度とする。図８に示すように、このときの保護膜９の脱水素温度は２００℃であり、ゲート絶縁膜３の脱水素温度は２６０℃である。
以上のことから、保護膜９の脱水素温度をゲート絶縁膜３の脱水素温度よりも低くし、熱処理温度をゲート絶縁膜３の脱水素温度と保護膜９の脱水素温度との間に設定することによって、熱処理時に保護膜９から放出された水素がｎ型半導体層５中に拡散して熱処理によるｎ型半導体層５の劣化に伴う抵抗率の増大やコンタクト特性の劣化を抑制し、移動度が高く、オフ電流が低くなったため、ソース・ドレイン電極６とｎ型半導体層５との界面におけるコンタクト特性が向上してオン特性が改善される。また、ｎ型半導体層５とｉ型半導体層４との界面に存在する欠陥を保護膜９から放出される水素によって終端されるため、オン・オフ特性が同時に改善される。
〈実施形態２〉
本発明の実施形態２では、チャネル７の両端部において保護膜９がｎ型半導体層５の上面と接するように、ソース・ドレイン電極６が形成されていることを特徴とする。
本発明の実施形態２では、チャネル７の両端部において保護膜９がｎ型半導体層５の上面と接するように、ソース・ドレイン電極６が形成されていることを特徴とする。
図９から図１１は、本発明の実施形態２による半導体装置の製造方法を示す断面構造図である。本実施形態２は、実施形態１における感光性レジスト８をマスクとしてソース・ドレイン電極６をウエットエッチングによって分離する工程まで同様であるため、ここでは説明を省略する。実施形態２では、図９に示すように、ウエットエッチングの際にオーバーエッチング時間を長くすることによって、ソース・ドレイン電極６の端部をチャネル上に形成されている感光性レジスト８の端部よりも０．５μｍ以上余分にエッチングする。
次に、図１０に示すように、感光性レジスト９をマスクとして、露出しているｎ型半導体層５をドライエッチングした後に、感光性レジスト８を剥離する。このとき、ｎ型半導体層５の膜厚と同程度の膜厚だけｉ型半導体層４もエッチングされる。
その後、保護膜９を形成した後に実施形態１と同様の熱処理を行うと、図１１に示すようなトランジスタ構造が作製される。
図１２および図１３は、上記のように作製されたトランジスタ構造のＶｇ−Ｉｄ特性を示す図である。ＴＦＴ１はソース・ドレイン電極６の端部とｎ型半導体層５の端部とのずれが０．５μｍのトランジスタ構造であり、ＴＦＴ２は実施形態１のようにソース・ドレイン電極６の端部とｎ型半導体層５の端部とのずれがないトランジスタ構造である。図１２に示すように、ソース・ドレイン電極６の端部とｎ型半導体層５の端部とのずれが０．５μｍのトランジスタ構造であるＴＦＴ１の方がオン特性が向上していることが分かり、図１３に示すように、オフ電流が減少していることが分かる。
以上のことから、本実施形態２では、実施形態１にて作製した構造よりもオン・オフ特性の改善効果をより大きくすることが可能となる。
〈実施形態３〉
本発明の実施形態３では、保護膜がシリコン酸化膜とシリコン窒化膜とからなることを特徴としている。図１４は、本発明の実施形態３による半導体装置の断面構造図である。図１４に示すように、本実施形態３の保護膜は、ＳｉＮからなる保護膜９とＳｉＯ2からなる保護膜１０との２層により形成される。その他の構成は実施形態２と同様であるため、ここでは説明を省略する。
本発明の実施形態３では、保護膜がシリコン酸化膜とシリコン窒化膜とからなることを特徴としている。図１４は、本発明の実施形態３による半導体装置の断面構造図である。図１４に示すように、本実施形態３の保護膜は、ＳｉＮからなる保護膜９とＳｉＯ2からなる保護膜１０との２層により形成される。その他の構成は実施形態２と同様であるため、ここでは説明を省略する。
以上のことから、本実施形態３のような構造とすることによって、熱処理時に、保護膜１０は保護膜９から放出された水素を透過するため、バックチャネル界面である保護膜１０とｎ型半導体層５との界面は安定している。また、保護膜１０を透過した水素によって、ｎ型半導体層５は改質される。従って、オン特性の改善とオフ電流の低減がより顕著に得られる。
１ ガラス基板、２ ゲート電極、３ ゲート絶縁膜、４ ｉ型半導体層、５ ｎ型半導体層、６ ソース・ドレイン電極、７ チャネル、８ 感光性レジスト、９ 保護膜、１０ 保護膜。
Claims (3)
- （ａ）絶縁性基板上にゲート電極を形成し、前記ゲート電極上にプラズマＣＶＤ法によってＳｉＮ膜であるゲート絶縁膜を順に形成する工程と、
（ｂ）前記工程（ａ）の後、前記ゲート絶縁膜上に非晶質Ｓｉ膜からなる半導体層を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記半導体層上にソース電極およびドレイン電極をチャネルを挟んで離間して形成する工程と、
（ｄ）前記工程（ｃ）の後、前記ソース電極、前記ドレイン電極、および前記半導体層上にプラズマＣＶＤ法によってＳｉＮ膜である保護膜を形成する工程と、
（ｅ）前記工程（ｄ）の後、熱処理を行うことによって、前記保護膜から放出された水素を前記半導体層中に拡散する工程と、
を備え、
前記ゲート絶縁膜の脱水素温度は前記保護膜の脱水素温度より大きく、前記工程（ｅ）における熱処理温度は前記ゲート絶縁膜の脱水素温度と前記保護膜の脱水素温度との間であることを特徴とする、半導体装置の製造方法。 - 前記工程（ｃ）において、
前記ソース電極および前記ドレイン電極は、前記工程（ｄ）における前記保護膜が前記チャネルの両端部において前記半導体層の上面と接するように形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。 - 前記工程（ｄ）において、
前記保護膜は、シリコン酸化膜とシリコン窒化膜とが順に積層された２層により形成されることを特徴とする、請求項１または請求項２に記載の半導体装置の製造方法。
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