JP5233127B2 - 低誘電率膜の改質剤及び製造方法 - Google Patents

低誘電率膜の改質剤及び製造方法 Download PDF

Info

Publication number
JP5233127B2
JP5233127B2 JP2007026783A JP2007026783A JP5233127B2 JP 5233127 B2 JP5233127 B2 JP 5233127B2 JP 2007026783 A JP2007026783 A JP 2007026783A JP 2007026783 A JP2007026783 A JP 2007026783A JP 5233127 B2 JP5233127 B2 JP 5233127B2
Authority
JP
Japan
Prior art keywords
dielectric constant
film
low dielectric
modifier
constant film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007026783A
Other languages
English (en)
Other versions
JP2008192899A (ja
Inventor
毅 小川
満也 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Central Glass Co Ltd
Original Assignee
Central Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Central Glass Co Ltd filed Critical Central Glass Co Ltd
Priority to JP2007026783A priority Critical patent/JP5233127B2/ja
Priority to EP07790581.8A priority patent/EP2110848B1/en
Priority to CN2007800509645A priority patent/CN101606235B/zh
Priority to PCT/JP2007/063777 priority patent/WO2008099522A1/ja
Priority to US12/518,003 priority patent/US7973390B2/en
Publication of JP2008192899A publication Critical patent/JP2008192899A/ja
Application granted granted Critical
Publication of JP5233127B2 publication Critical patent/JP5233127B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02137Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • H01L21/3122Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、半導体デバイスに使用される低誘電率膜において、低誘電率膜の比誘電率を低下させるために用いられる低誘電率膜の改質剤、および改質された低誘電率膜の製造方法に関するものである。
近年の高集積化した半導体においては、デバイス内の信号遅延問題を解消し、より高速で省電力なデバイスを製造するため、層間絶縁膜として低誘電率膜が使用されている。低誘電率膜には、有機系、無機系を含め、数多くの種類があるが、現在、最も一般的なものは、シリカ膜に炭素を添加したSiOC膜である。今後、半導体デバイスがさらに微細化すると、SiOC膜においても十分な低誘電率特性が得られなくなることから、層間絶縁膜には、ポーラス化したSiOC膜が使用される見込みである。
しかしながらSiOC膜は、成膜後から、膜中のSi−C結合やSi−H結合が切断され、シラノール(Si−OH)が発生し、膜の比誘電率が上昇するという問題がある。このような問題を解消するため、SiOC膜にHMDS(ヘキサメチルジシラザン)のようなシランカップリング剤を膜の改質剤として作用させ、シラノールを化学的にシリル化し、膜の比誘電率を低下させる方法が、公知となっている。また、近年では、HMDSに代えて、TMS−Cl(トリメチルクロロシラン)やTMSDMA(トリメチルシリルジメチルアミン)などを使用した方法も報告されている(特許文献1)。しかしながら、いずれの方法においても、得られる膜の比誘電率は満足されるまでには到っていない。
したがって、SiOC膜のような低誘電率膜に対して、膜中のシラノールを可能な限り化学的にシリル化し、満足される膜の比誘電率まで低下させるように改質できる化合物が望まれている。
特開2006-179913号公報
本発明は、半導体デバイスに使用される低誘電率膜に対して、膜中のシラノールを化学的にシリル化し、膜の比誘電率が低下するように改質できる改質剤を提供することを目的としている。
さらには、改質剤により比誘電率を低下させた低誘電率膜の製造方法を提供することを目的としている。
本発明者らは、上記目的を達成するため、鋭意検討を重ねた結果、低誘電率膜に、分子内にアジド基を有するケイ素化合物を有効成分として含有した改質剤と接触させることで、低誘電率膜中のシラノールが化学的にシリル化され、膜の比誘電率が低下するように改質できることを見出し、本発明に到ったものである。
すなわち、本発明は、半導体デバイスに使用される低誘電率膜の比誘電率を低下させるための改質剤であって、一般式(1)
3−nSiN (1)
(RはC1〜C2のアルキル基、nは0〜3の整数)で表されるケイ素化合物を有効成分として含有することを特徴とする低誘電率膜の改質剤を提供するものである。
さらには、半導体デバイスに使用される低誘電率膜に対し、上記の一般式(1)で表されるケイ素化合物を含有する改質剤を20℃〜300℃の範囲内で接触させることによりなる改質された低誘電率膜の製造方法を提供するものである。
本発明によれば、低誘電率膜中のシラノールを化学的にシリル化し、低誘電率膜の比誘電率を低下させ、膜を改質させることができる。
さらに本発明の方法によれば、比誘電率が低下した改質された低誘電率膜を製造できる。
以下、本発明を更に詳述する。本発明で低誘電率膜の改質剤中に有効成分として含まれるケイ素化合物は、一般式(1)
3−nSiN (1)
(RはC1〜C2のアルキル基、nは0〜3の整数)で表される化合物である。本発明におけるC1〜C2のアルキル基とは、具体的には、メチル基、エチル基である。Rが、n−プロピル基、i−プロピル基、n−ブチル基、i−ブチル基、s−ブチル基、t−ブチル基等のものも用いることができる。Rが複数存在する場合には、これらが互いに同一のものでも、異なったものが混在したものでも良い。しかしながら近年の低誘電率膜は、多孔質化が進行しており、改質剤を膜中の空孔内へと浸透させるためにも、これら化合物の分子径は小さい方が好ましく、Rとしては、特にメチル基が好ましい。
本発明における低誘電率膜の比誘電率の低下のメカニズムを詳述する。低誘電率膜中にシラノールが発生すると、膜の比誘電率が上昇する。ここで、改質剤中に含まれる一般式(1)で表される化合物は、式(2)に示す反応式のように、シラノールの活性水素部分に対して、シリル化反応を行う。
Si−OH+R3−xSi’N → Si−O−Si’H3−x+HN(2)
(Si’は膜を構成するSiと区別するための表記で、一般式(1)のSiに相当するものである。)その結果、膜中のシラノールが減少し、膜の比誘電率が低下する。反応後はアジ化水素(HN)が発生するため、これを系外へと排出する。アジ化水素は有害であり、しかるべき除害処理した後に廃棄する。
一般式(1)で表される改質剤の有効成分は、単一成分又は置換基が異なる複数の成分を組み合わせた状態で使用してもよい。例えば、アジドトリメチルシラン((CH)SiN)とアジドトリエチルシラン((CHCH)SiN)を任意の比率で混合させ、それらを使用しても良い。またこれらを有効成分とする改質剤は、既存のシランカップリング剤と任意の比率で混合させた状態で使用しても良い。既存のシランカップリング剤としては、HMDS(ヘキサメチルジシラザン)、TMDS(テトラメチルジシラザン)、TMSDMA(トリメチルシリルジメチルアミン)、DMSDMA(ジメチルシリルジメチルアミン)、TMSDEA(トリメチルシリルジエチルアミン)、B[DMA]MS(ビスジメチルアミノメチルシラン)、B[DMA]DS(ビスジメチルアミノジメチルシラン)、TMS−Cl(トリメチルクロロシラン)、TMMOS(トリメチルメトキシシラン)等が挙げられる。さらにはヘリウム等の不活性ガスで希釈して使用しても良い。いずれにせよ、改質剤中に一般式(1)で表される化合物を一定濃度以上、含有しておく必要があり、その濃度としては1vol%〜100vol%、好ましくは50vol%〜100vol%、さらに好ましくは、95vol%〜100vol%である。
改質剤を低誘電率膜に接触させる際の温度としては、20℃〜300℃の範囲内が好ましく、特に60℃〜200℃が好ましい。温度が20℃未満になると、改質剤中の有効成分とシラノールの反応速度が極めて遅くなり、また、副反応として、シラノールのアジド化反応も進行するため、好ましくない。一方、温度が300℃を超えると、改質剤中の有効成分の分解が優先的に生じるため、好ましくない。
改質剤を低誘電率膜に接触させる際、改質剤はガス状、液状のいずれの状態においても、使用することできる。ガス状で使用する場合は、低誘電率膜に対して、直接、接触させれば良く、液状で使用する場合は、低誘電率膜に対して、スピンコートさせる方法が好ましい。いずれの方法においても、大気に暴露することなく、実施する必要がある。
改質剤を低誘電率膜に接触させる際の時間としては、特に限定されるものではない。しかしながら、半導体デバイスの製造時間を短縮化させるためにも、10〜120秒の接触が好ましい。
改質剤を低誘電率膜に接触させた後は、装置内を減圧にすることで、未反応の改質剤、及び反応生成物を除去することができる。この際、装置内を加温し、除去効率を上げて、実施しても良い。
本発明における低誘電率膜は、膜中に空孔が存在しているものも含まれる。しかしながら、これらの膜の形成方法については、特に限定されるものではない。膜の形成方法としては、例えば、プラズマCVD法やスピンオングラス法などが挙げられる。
以下、実施例により本発明を具体的に説明する。
シリコンウエハー上にMSQ(メチルシルセスキオキサン)溶液をスピン塗布した後、100℃にて30分間、200℃にて1時間ベークし、MSQ膜を形成した。得られたMSQ膜の比誘電率を求めるため、蒸着法にて、膜上にAl電極を形成し、1MHzにおける膜の静電容量を測定した。静電容量値、膜厚、電極面積より、MSQ膜の比誘電率を算出したところ、3.6であった。次にMSQ膜を改質するため、密閉可能なSUS製容器を用意し、MSQ膜を容器内へ移した。容器内を10Paまで減圧にし、150℃まで加温した後、改質剤としてアジドトリメチルシラン((CHSiN)の蒸気を10kPa導入した。シリル化処理は60秒間、行った。改質後のMSQ膜の比誘電率を測定したところ、3.2であった。
MSQ膜の改質剤をアジドトリエチルシラン((CHCH)SiN)にした以外は、実施例1と同様の方法で実施した。改質後のMSQ膜の比誘電率は3.3であった。
MSQ膜の改質剤をアジドジメチルシラン((CH)HSiN)にした以外は、実施例1と同様の方法で実施した。改質後のMSQ膜の比誘電率は3.2であった。
改質剤導入時の温度を70℃にした以外は、実施例1と同様の方法で実施した。改質後のMSQ膜の比誘電率は3.3であった。
MSQ膜の改質剤をアジドトリメチルシラン((CHSiN)とHMDS(ヘキサメチルジシラザン)の混合物(混合比1:1)にした以外は、実施例1と同様の方法で実施した。改質後のMSQ膜の比誘電率は3.3であった。
[比較例1]
MSQ膜の改質剤をHMDS(ヘキサメチルジシラザン)にした以外は、実施例1と同様の方法で実施した。改質後のMSQ膜の比誘電率は3.4であった。
[比較例2]
改質剤導入時の温度を450℃にした以外は、実施例1と同様の方法で実施した。改質後のMSQ膜の比誘電率は、3.8であり、比誘電率の低下は認められなかった。

Claims (2)

  1. 半導体デバイスに使用される低誘電率膜の比誘電率を低下させるための改質剤であって、一般式(1)
    3−nSiN (1)
    (RはC1〜C2のアルキル基、nは0〜3の整数)で表されるケイ素化合物を有効成分として含有することを特徴とする低誘電率膜の改質剤。
  2. 半導体デバイスに使用される低誘電率膜に対し、請求項1に記載の一般式(1)で表されるケイ素化合物を含有する改質剤を20℃〜300℃の範囲内で接触させることによりなる改質された低誘電率膜の製造方法。
JP2007026783A 2007-02-06 2007-02-06 低誘電率膜の改質剤及び製造方法 Active JP5233127B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007026783A JP5233127B2 (ja) 2007-02-06 2007-02-06 低誘電率膜の改質剤及び製造方法
EP07790581.8A EP2110848B1 (en) 2007-02-06 2007-07-11 Modifier for low dielectric constant film, and method for production thereof
CN2007800509645A CN101606235B (zh) 2007-02-06 2007-07-11 低介电常数膜的改性剂及其生产方法
PCT/JP2007/063777 WO2008099522A1 (ja) 2007-02-06 2007-07-11 低誘電率膜の改質剤及び製造方法
US12/518,003 US7973390B2 (en) 2007-02-06 2007-07-11 Modifier for low dielectric constant film, and method for production thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007026783A JP5233127B2 (ja) 2007-02-06 2007-02-06 低誘電率膜の改質剤及び製造方法

Publications (2)

Publication Number Publication Date
JP2008192899A JP2008192899A (ja) 2008-08-21
JP5233127B2 true JP5233127B2 (ja) 2013-07-10

Family

ID=39689779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007026783A Active JP5233127B2 (ja) 2007-02-06 2007-02-06 低誘電率膜の改質剤及び製造方法

Country Status (5)

Country Link
US (1) US7973390B2 (ja)
EP (1) EP2110848B1 (ja)
JP (1) JP5233127B2 (ja)
CN (1) CN101606235B (ja)
WO (1) WO2008099522A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5377052B2 (ja) * 2009-04-17 2013-12-25 株式会社東芝 半導体装置の製造方法
US20150017456A1 (en) * 2013-07-15 2015-01-15 Intermolecular Inc. Reducing voids caused by trapped acid on a dielectric surface

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4158717A (en) * 1977-02-14 1979-06-19 Varian Associates, Inc. Silicon nitride film and method of deposition
US4992306A (en) * 1990-02-01 1991-02-12 Air Products Abd Chemicals, Inc. Deposition of silicon dioxide and silicon oxynitride films using azidosilane sources
US5281455A (en) * 1991-08-22 1994-01-25 Dow Corning Corporation Laminate article comprising moisture-curable silicone pressure sensitive adhesive and release liner
JPH069937A (ja) * 1992-06-23 1994-01-18 Toshiba Silicone Co Ltd バインダー用ポリオルガノシロキサン組成物
JP4167645B2 (ja) * 1992-07-17 2008-10-15 株式会社東芝 半導体装置及びその製造方法
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
JP3671281B2 (ja) * 1996-08-07 2005-07-13 東洋化成工業株式会社 トリメチルシリルアジドの製造方法
US6177199B1 (en) * 1999-01-07 2001-01-23 Alliedsignal Inc. Dielectric films from organohydridosiloxane resins with low organic content
US6395651B1 (en) * 1998-07-07 2002-05-28 Alliedsignal Simplified process for producing nanoporous silica
JP2000273176A (ja) * 1999-03-26 2000-10-03 Fujitsu Ltd 絶縁膜形成方法及び半導体装置
KR100722731B1 (ko) 1999-03-31 2007-05-29 미쓰비시 마테리알 가부시키가이샤 다면체 유기규소 화합물 및 그의 제조방법
US6331329B1 (en) * 1999-05-17 2001-12-18 University Of Massachusetts Surface modification using hydridosilanes to prepare monolayers
JP2002161138A (ja) * 2000-11-28 2002-06-04 Kanegafuchi Chem Ind Co Ltd シリコーンの製造方法
KR20050058893A (ko) 2003-12-13 2005-06-17 삼성전자주식회사 에테르알콕시기를 포함한 다반응성 규소 화합물, 상기화합물로부터 제조된 중합체 및 이들을 이용한 절연막제조방법
KR101152249B1 (ko) * 2004-09-30 2012-06-08 도요 보세키 가부시키가이샤 트리메틸실릴아지드의 제조 방법
US20060130966A1 (en) * 2004-12-20 2006-06-22 Darko Babic Method and system for flowing a supercritical fluid in a high pressure processing system
KR100636296B1 (ko) * 2005-03-21 2006-10-19 한국과학기술연구원 (유기티오메틸)클로로실란 유도체와 이의 제조방법

Also Published As

Publication number Publication date
CN101606235A (zh) 2009-12-16
CN101606235B (zh) 2011-04-27
US20100323530A1 (en) 2010-12-23
WO2008099522A1 (ja) 2008-08-21
EP2110848A4 (en) 2013-01-23
EP2110848B1 (en) 2014-06-25
EP2110848A1 (en) 2009-10-21
US7973390B2 (en) 2011-07-05
JP2008192899A (ja) 2008-08-21

Similar Documents

Publication Publication Date Title
KR101144497B1 (ko) 저유전율막의 개질제 및 제조방법
KR101853802B1 (ko) 라디칼­성분 cvd에 의한 컨포멀 층들
JP2005534179A (ja) アミノシランとオゾンを用いる低温誘電体蒸着法
JP2008537326A (ja) 誘電体材料の気相処理
TW202045765A (zh) 摻雜碳的矽氧化物的沉積
WO1999038202A1 (en) Deposition of a siloxane containing polymer
JP2004153147A (ja) 低誘電率非晶質シリカ系被膜の形成方法および該方法より得られる低誘電率非晶質シリカ系被膜
US9257302B1 (en) CVD flowable gap fill
WO2006016672A1 (ja) フラットバンドシフトの少ないシリカ質膜およびその製造法
WO2006043438A1 (ja) 低誘電率非晶質シリカ系被膜形成用塗布液、その調製方法およびこれより得られる低誘電率非晶質シリカ系被膜
WO2004039903A1 (ja) 低誘電率非晶質シリカ系被膜形成用塗布液および該塗布液の調製方法
TW202012419A (zh) 矽化合物及使用其沉積膜的方法
JP5014709B2 (ja) 低誘電率非晶質シリカ系被膜の形成方法および該方法より得られる低誘電率非晶質シリカ系被膜
JP5233127B2 (ja) 低誘電率膜の改質剤及び製造方法
JP4681822B2 (ja) 低誘電率非晶質シリカ系被膜の形成方法および該方法より得られる低誘電率非晶質シリカ系被膜
JP4628257B2 (ja) 多孔質膜の形成方法
JP4641933B2 (ja) 薄膜形成方法
JP2008053658A (ja) 低誘電率非晶質シリカ系被膜の形成方法および該方法より得られる低誘電率非晶質シリカ系被膜
TW202110862A (zh) 單烷氧基矽烷及使用其製造的密有機二氧化矽膜
TWI762761B (zh) 用於密osg膜的有機取代的硬化添料化合物與矽構造形成劑
KR102409869B1 (ko) 규소 화합물 및 이를 사용하여 막을 증착시키는 방법
JP2004111688A (ja) 半導体装置および半導体装置の製造方法
JP3644879B2 (ja) 多孔質低誘電率シリコン系絶縁膜をシリル化処理する方法
TW202217050A (zh) 用於提昇介電膜的性質的添加物
CN116288249A (zh) 硅化合物和使用硅化合物沉积膜的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090930

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100325

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5233127

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250