JP5209417B2 - 半導体発光素子 - Google Patents

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Description

本発明は、順方向のバイアスを印加することで発光する半導体発光素子に関するものである。
近年、電子の流れを制御する半導体デバイスに加え、磁性の源であるスピンを半導体的手法により制御するスピントロニクス（スピンエレクトロニクス、マグネットエレクトロニクス、スピニクスともいう。）が発展しつつある。このスピントロニクスの発展にともない、例えばＭＲＡＭ（Magnetic Random Access Memory）や新しい発光素子等の実用化が期待される。
ＭＲＡＭは、磁気によってデータを記憶するメモリであり、次世代のメモリとして期待されている。ＭＲＡＭは、不揮発性であり、かつ、データの読み書き速度が比較的速い点において、従来の半導体メモリ（ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ）では得難い利点を有している。
図１５（ａ）および図１５（ｂ）は、従来のＭＲＡＭの構成を示す概念図である。ＭＲＡＭには、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）素子が用いられる。ＴＭＲ素子５０は、わずか数原子分という極めて薄い絶縁物の層（絶縁体層５３）を２つの磁性体の層（第１および第２磁性体層５１・５２）で挟持したものである。このＴＭＲ素子５０では、第１および第２磁性体層５１・５２の磁化の方向によって電気抵抗が変化する。
例えば、ＴＭＲ素子５０に対して図１５（ａ）に示す方向に電流を流すと、電線５４のＴＭＲ素子５０側には図１５（ａ）中右向きの磁界が発生し、ＴＭＲ素子５０の第１磁性体層５１が発生する磁界の方向に磁化される。なお、第２磁性体層５２の磁化の方向は図１５（ａ）右側に設定されており、この磁化の方向は電線５４に電流が流れることにより変化しないように設定されている。このとき、薄い絶縁体層５３をトンネル効果によって電流が流れやすくなるためＴＭＲ素子５０の抵抗値が下がる。
逆に、ＴＭＲ素子５０に対して図１５（ｂ）に示す方向に電流を流すと、電線５４のＴＭＲ素子５０側には図１５（ｂ）中左向きの磁界が発生し、ＴＭＲ素子５０の第１磁性体層５１が発生する磁界の方向に磁化される。このとき、絶縁体層５３に電流が流れにくくなるためＴＭＲ素子５０の抵抗値が上がる。
このような抵抗変化（ＴＭＲ効果）を利用して、例えば図１５（ａ）の状態を「０」、図１５（ｂ）の状態を「１」としてＴＭＲ素子５０にデータを記憶することができる。
一方、新しい発光素子としては、光の偏光状態をより自由に制御できる素子の開発が期待される。例えば、物質中のスピンの状態を観察するためには円偏光の光が用いられているが、従来、この円偏光の光は例えばシンクロトロン型の円形加速器からの放射光として得る、あるいは直線偏光の光を所定のフィルタを透過させることにより得ていた。しかし、円形加速器は装置構成が非常に大がかりなものであり、フィルタを透過させるものでも装置構成がやや複雑であった。このため、単独の素子によって円偏光の光を得られることが望ましい。このような円偏光の光の発生に関しては、例えばNature vol.402 16 DECEMBER 1999 pp.790-792に報告されている。
図１６は、上記の論文に開示されている素子の構成を示す断面図である。この素子は、ｎ型ＧａＡｓ基板６１、ｎ型ＧａＡｓバッファ６２、ＧａＡｓ６３、（Ｉｎ，Ｇａ）Ａｓ量子井戸６４、ＧａＡｓスペーサ６５、およびｐ型ＧａＭｎＡｓ６６がこの順に積層された構成である。この素子に対して、ｐ型ＧａＭｎＡｓ６６の磁化容易軸と平行に磁場Ｂを印加して電流Ｉを流すことで、スピン偏極した正孔ｈ＋が非磁性のＧａＡｓスペーサ６５を通って（Ｉｎ，Ｇａ）Ａｓ量子井戸６４に達し、（Ｉｎ，Ｇａ）Ａｓ量子井戸６４でスピン無偏極の電子と再結合することで円偏光の光σ＋を発生する。
ところが、上記従来の技術には次のような問題があった。
まず、図１５（ａ）および図１５（ｂ）のＭＲＡＭに関しては、ＴＭＲ素子５０において適正なＴＭＲ効果を得るために数原子分という極めて薄い絶縁体層５３を形成する必要があった。このため、ＴＭＲ素子５０の形成条件が非常に厳格になり、実用化が困難であるという問題があった。
また、図１６の素子に関しては、発生する光の偏光度が低いため円偏光発光素子としては利用できないという問題がある。なお、上記論文は円偏光の光を発生する素子を目的としたものではない。また、図１６の素子では、円偏光の光の発生が５０Ｋ以下の低温でなければ発現しない。
本発明は、上記の問題に鑑みてなされたものであり、第１の目的は、より容易に形成でき、適正なＴＭＲ効果を発揮する素子を提供することにある。また、本発明の第２の目的は、より偏光度の高い円偏光の光を発する素子を提供することにある。
本発明に係るトンネル磁気抵抗素子は、第１強磁性体層と第２強磁性体層とが絶縁体層を介して接合されており、上記第１強磁性体層の磁化および上記第２強磁性体層の磁化に応じたトンネル磁気抵抗を示すトンネル磁気抵抗素子であって、上記の課題を解決するために、上記第１強磁性体層がｐ型半導体であり、上記第２強磁性体層がｎ型半導体である構成である。
上記の構成では、ｐ型半導体である第１強磁性層、絶縁体層、ｎ型半導体である第２強磁性層によりｐｉｎ接合が形成される。したがって、これに逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じさせることができる。
従来のトンネル磁気抵抗素子は、磁性体層が導体であったため、この絶縁体層をわずか数原子分という極めて薄い層に形成しなければトンネル効果が得られなかった。しかし、上記の構成では、絶縁体層を比較的厚く形成したとしても空乏層を介したトンネル効果を得ることができるようになる。
したがって、上記の構成には、従来のトンネル磁気抵抗素子の絶縁体層を形成する工程ほど高精度な製膜条件の制御は要求されない。つまり、上記の構成をとることで、従来のものと比較してより容易な工程でトンネル磁気抵抗素子を形成することができるようになる。
本発明に係る磁気メモリは、上記のトンネル磁気抵抗素子を含み、上記第１強磁性体層の磁化および上記第２強磁性体層の磁化に応じて情報を記憶する構成である。
上記のように容易な工程で形成できるトンネル磁気抵抗素子により磁気メモリを構成することで、磁気メモリも容易に形成することができるようになる。
本発明に係る半導体接合素子は、ｐ型半導体層とｎ型半導体層とが絶縁体層を介して接合されており、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子であって、上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。
上記の構成では、ｐ型半導体層、絶縁体層、ｎ型半導体層によりｐｉｎ接合が形成される。そして、これに逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じる。
ここで、ｐ型半導体層およびｎ型半導体層は強磁性体でもある。したがって、外部から磁場を印加することによりｐ型半導体層の磁化、およびｎ型半導体層の磁化を制御することができ、これによりトンネル電流のトンネル磁気抵抗を制御することができる。したがって、この半導体接合素子をトンネル磁気抵抗素子として利用することができる。
この半導体接合素子をトンネル磁気抵抗素子として利用すると、従来のトンネル磁気抵抗素子のように絶縁体層をわずか数原子分という極めて薄い層に形成せずともトンネル電流を生じさせることができる。したがって、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、上記ｐ型半導体層が（Ｌａ，Ｂａ）ＭｎＯ３からなる構成である。
（Ｌａ，Ｂａ）ＭｎＯ３にてｐ型半導体層を形成することで、この層を比較的高温でｐ型半導体かつ強磁性体の層として機能させることができ、さらには室温であってもｐ型半導体かつ強磁性体の層として機能させることができるようになる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、上記絶縁体層がＳｒＴｉＯ３からなる構成である。
ｐ型半導体層が（Ｌａ，Ｂａ）ＭｎＯ３からなる場合に、このｐ型半導体層と接合される絶縁体層をＳｒＴｉＯ３から構成することで、ｐ型半導体層をより高温で強磁性体の層として機能させることができるようになる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、上記絶縁体層は、厚み方向にＳｒＴｉＯ３の単位セルが１つ以上含まれ、かつ、厚みが５００Å以下である構成である。上記の構成では、トンネル電流を生じやすくすることができる。
本発明に係る半導体接合素子は、上記何れかの半導体接合素子において、上記ｎ型半導体層が（Ｔｉ，Ｃｏ）Ｏ２からなる構成である。
（Ｔｉ，Ｃｏ）Ｏ２にてｎ型半導体層を形成することで、この層を比較的高温でｎ型半導体かつ強磁性体の層として機能させることができ、さらには室温であってもｎ型半導体かつ強磁性体の層として機能させることができるようになる。
本発明に係る半導体接合素子は、ｐ型半導体層とｎ型半導体層とが互いに接合されており、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子であって、上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。
上記の構成では、ｐ型半導体層、ｎ型半導体層によりｐｎ接合が形成される。そして、これに逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じる。
ここで、ｐ型半導体層およびｎ型半導体層は強磁性体でもある。したがって、外部から磁場を印加することによりｐ型半導体層の磁化、およびｎ型半導体層の磁化を制御することができ、これによりトンネル電流のトンネル磁気抵抗を制御することができる。したがって、この半導体接合素子をトンネル磁気抵抗素子として利用することができる。
この半導体接合素子をトンネル磁気抵抗素子として利用すると、従来のトンネル磁気抵抗素子のように絶縁体層を形成せずともトンネル電流を生じさせることができる。したがって、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る磁気メモリは、上記何れかの半導体接合素子を含み、上記ｐ型半導体層の磁化および上記ｎ型半導体層の磁化に応じて情報を記憶する構成である。
上記のように容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用して磁気メモリを構成することで、磁気メモリも容易に形成することができるようになる。
本発明に係る半導体接合素子は、（Ｌａ，Ｂａ）ＭｎＯ３層、ＳｒＴｉＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が順次ヘテロ接合されてなる積層体を有する構成である。
上記の構成では、（Ｌａ，Ｂａ）ＭｎＯ３層を強磁性ｐ型半導体、ＳｒＴｉＯ３層を絶縁体、（Ｔｉ，Ｃｏ）Ｏ２層を強磁性ｎ型半導体とすることができ、これにより、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、上記ＳｒＴｉＯ３層は、厚み方向にＳｒＴｉＯ３の単位セルが１つ以上含まれ、かつ、厚みが５００Å以下である構成である。上記の構成では、トンネル電流を生じやすくすることができる。
本発明に係る半導体接合素子は、（Ｌａ，Ｓｒ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が互いにヘテロ接合されてなる積層体を有する構成である。
上記の構成では、（Ｌａ，Ｓｒ）ＭｎＯ３層を強磁性ｐ型半導体、（Ｔｉ，Ｃｏ）Ｏ２層を強磁性ｎ型半導体とすることができ、これにより、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体接合素子は、（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が互いにヘテロ接合されてなる積層体を有する構成である。
上記の構成では、（Ｌａ，Ｂａ）ＭｎＯ３層を強磁性ｐ型半導体、（Ｔｉ，Ｃｏ）Ｏ２層を強磁性ｎ型半導体とすることができ、これにより、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体発光素子は、ｐ型半導体層とｎ型半導体層とが活性層を介して接合されており、順方向のバイアスを印加することで発光する半導体発光素子であって、上記の課題を解決するために、上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。
上記の構成では、ｐ型半導体層における磁化と、ｎ型半導体層における磁化とが平行になるように設定しておくことができ、これによりｐ型半導体層においてスピン偏極した正孔と、ｎ型半導体層においてスピン偏極した電子とのスピン偏極も平行となる。これのように互いに平行にスピン偏極した正孔と電子とが順方向のバイアスの印加により再結合することで円偏光の光を発生することができる。
この場合、再結合する正孔および電子の両方がスピン偏極しているため、正孔のみがスピン偏極している場合と比較して発生する光の偏光度が高くなる。したがって、より偏光度の高い円偏光の光を発生する発光素子を形成することができる。
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
本発明の実施の一形態について図１から図１４に基づいて説明すれば、以下の通りである。
図２は、本発明に係るｐｉｎ接合素子１０（半導体接合素子、トンネル磁気抵抗素子）の構成を示す断面図であり、図３は、本発明に係るｐｎ接合素子２０の構成を示す断面図である。
ｐｉｎ接合素子１０は、強磁性ｐ型半導体層１１（第１磁性体層、ｐ型半導体層）と強磁性ｎ型半導体層１２（第２磁性体層、ｎ型半導体層）との間に絶縁体層１３を挟持し、それぞれをヘテロ接合した積層体（ヘテロ構造）から構成されている。また、ｐｎ接合素子２０（半導体接合素子、トンネル磁気抵抗素子）は、強磁性ｐ型半導体層２１（第１磁性体層、ｐ型半導体層）と強磁性ｎ型半導体層２２（第２磁性体層、ｎ型半導体層）とを互いにヘテロ接合した積層体（ヘテロ構造）から構成されている。
図４（ａ）および図４（ｂ）は、図２のｐｉｎ接合素子１０または図３のｐｎ接合素子２０をＴＭＲ素子として利用する場合を説明するためのエネルギー図であり、図４（ａ）は低抵抗状態（ＯＮ状態）を示すエネルギー図、図４（ｂ）は高抵抗状態（ＯＦＦ状態）を示すエネルギー図である。
ｐｉｎ接合素子１０は、逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じるように各層が接合されたものである。ここで、図４（ａ）に示すように強磁性ｐ型半導体層１１における磁化と、強磁性ｎ型半導体層１２における磁化とが平行になるように設定しておくと、強磁性ｐ型半導体層１１においてスピン偏極した正孔と、強磁性ｎ型半導体層１２においてスピン偏極した電子とのそれぞれのスピン偏極も平行となる。その結果、ＴＭＲが相対的に低くなる。一方、図４（ｂ）に示すように強磁性ｐ型半導体層１１における磁化と、強磁性ｎ型半導体層１２における磁化とが反平行になるように設定すると、強磁性ｐ型半導体層１１においてスピン偏極した正孔と、強磁性ｎ型半導体層１２においてスピン偏極した電子とのそれぞれのスピン偏極も反平行となる。その結果、ＴＭＲが相対的に高くなる。
このように、従来のＴＭＲ素子と同様に、例えば図４（ａ）の状態を「０」、図４（ｂ）の状態を「１」としてｐｉｎ接合素子１０にデータを記憶することができる。
ここで、従来のＴＭＲ素子と異なる点は、従来のＴＭＲ素子５０（図１５（ａ）および図１５（ｂ）参照）では第１および第２磁性体層５１・５２が導体であり、絶縁体層５３をわずか数原子分という極めて薄い層に形成しなければトンネル効果が得られないのに対して、ｐｉｎ接合では絶縁体層１３を比較的厚く形成したとしてもトンネル効果を得ることができることにある。
したがって、従来のＴＭＲ素子５０を形成するには、わずか数原子分という極めて薄い絶縁体層５３を形成するために高精度に制御された工程を要する。しかし、ｐｉｎ接合素子１０の絶縁体層１３の形成には、絶縁体層５３の場合ほど高精度の制御を要求しない。つまり、ＴＭＲ素子５０と比較するとｐｉｎ接合素子１０の方がより製造が容易であり、量産にも適している。
なお、ｐｉｎ接合素子１０では、バイアスによりトンネル障壁を制御することができる。したがって、ＴＭＲ効果による電荷の移動量をバイアスによって制御できるため、ＴＭＲの変化をより検出しやすい条件に調節することができる。この点も従来のＴＭＲ素子５０では得難い特性である。
このように、本発明に係るｐｉｎ接合素子１０（半導体接合素子）は、ＴＭＲ素子として利用することができ、第１強磁性体層（強磁性ｐ型半導体層１１、ｐ型半導体層）と第２強磁性体層（強磁性ｎ型半導体層１２、ｎ型半導体層）とが絶縁体層１３を介して接合されており、第１強磁性体層の磁化および第２強磁性体層の磁化に応じたＴＭＲを示すものであり、第１強磁性体層がｐ型半導体であり、第２強磁性体層がｎ型半導体であるものである。
なお、上記第１強磁性体層はｐｉｎ接合素子１０の動作温度において強磁性体でありｐ型半導体であればよく、室温以上で強磁性体でありｐ型半導体であることが望ましい（本明細書において「室温」とは２９８Ｋを指す）。同様に、上記第２強磁性体層はｐｉｎ接合素子１０の動作温度において強磁性体でありｎ型半導体であればよく、室温以上で強磁性体でありｎ型半導体であることが望ましい。
図５は、このようなｐｉｎ接合素子１０を用いたＭＲＡＭ３０（磁気メモリ）の概略構成を示す断面図である。ＭＲＡＭ３０では、複数のビット線３１およびワード線３２がそれぞれ互いに直交するように配置され、マトリクス状の配置となる各交点に１ビット分のセルが形成される。なお、図５には１ビット分のＭＲＡＭ３０を示している。
各セルには、１つのｐｉｎ接合素子１０と１つのＣＭＯＳ３３が設けられている。ここで、ｐｉｎ接合素子１０は、ビット線３１とワード線３２との間に設置されている。そして、ｐｉｎ接合素子１０では、ビット線３１およびワード線３２の両方に電流が流されることで、これらの電流によって生じる合成磁場により磁化が反転され、書き込みが行われる。ビット線３１またはワード線３２の一方のみに電流が流されている場合は、磁場の強度が不十分であるため書き込みは行われない。このように、ＭＲＡＭ３０では、強磁性ｐ型半導体層１１の磁化および強磁性ｎ型半導体層１２の磁化に応じて情報を記憶する。なお、ＣＭＯＳ３３はｐｉｎ接合素子１０に記憶されたデータの読み出しのために用いられる。なお、ここで示したＭＲＡＭ３０の構造は一例であり、ｐｉｎ接合素子１０は他の構造のＭＲＡＭに適用することもできる。
上記ではｐｉｎ接合素子１０について説明したが、ｐｎ接合素子２０に関しても同様にＴＭＲ素子として利用することができ、ＭＲＡＭを構成することができる。つまり、ｐｎ接合素子２０では、強磁性ｐ型半導体層２１と強磁性ｎ型半導体層２２との間に形成される空乏層を介してＴＭＲ効果を得ることができる。また、ｐｎ接合素子２０では絶縁体層を形成する必要がないため、さらに製造が容易になる。
このように、本発明に係るｐｎ接合素子２０（半導体接合素子）は、ｐ型半導体層（強磁性ｐ型半導体層２１）とｎ型半導体層（強磁性ｎ型半導体層２２）とが互いに接合されており、逆方向バイアスを印加することでトンネル電流を生じるものであって、ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体からなっている。そして、印加するバイアスや磁場によって電気輸送特性（電気抵抗）を制御できるものである。
なお、上記ｐ型半導体層はｐｎ接合素子２０の動作温度において強磁性体でありｐ型半導体であればよく、室温以上で強磁性体でありｐ型半導体であることが望ましい。同様に、上記ｎ型半導体層はｐｎ接合素子２０の動作温度において強磁性体でありｎ型半導体であればよく、室温以上で強磁性体でありｎ型半導体であることが望ましい。
図６は、図２のｐｉｎ接合素子１０を発光素子として利用する場合を説明するためのエネルギー図である。ｐｉｎ接合素子１０を発光素子として利用する場合は、ｐｉｎ接合素子１０に対して順方向のバイアスを印加する。ここで、強磁性ｐ型半導体層１１における磁化と、強磁性ｎ型半導体層１２における磁化とが平行になるように設定しておくと、強磁性ｐ型半導体層１１においてスピン偏極した正孔と、強磁性ｎ型半導体層１２においてスピン偏極した電子とのスピン偏極も平行となる。これのように互いに平行にスピン偏極した正孔と電子とが上記順方向の印加バイアスにより再結合することで円偏光の光を発生することができる。なお、ｐｉｎ接合素子１０を発光素子として用いる場合は、活性層となる材料により絶縁体層１３を構成する。
この場合、再結合する正孔および電子の両方がスピン偏極しているため、正孔のみがスピン偏極している場合と比較して発生する光の偏光度が高くなる。したがって、より偏光度の高い円偏光の光を発生する発光素子を形成することができる。正孔のみがスピン偏極しており、電子がスピン偏極していない場合には、正孔のスピン偏極率（例えば１０％）と電子のスピン偏極率（０％）との間のスピン偏極率（例えば５％）に対応した低い偏光度の光が発生すると考えられるが、正孔および電子の両方がスピン偏極している場合には、それらのスピン偏極率（例えばそれぞれ１０％）に対応した比較的高い偏光度の光が発生すると考えられる。
このように、本発明に係るｐｉｎ接合素子１０は、順方向のバイアスを印加することで発光する半導体発光素子として利用することができ、ｐ型半導体層（強磁性ｐ型半導体層１１）とｎ型半導体層（強磁性ｎ型半導体層１２）とが活性層（絶縁体層１３）を介して接合され、ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体からなるものである。そして、印加するバイアスや磁場によって発光特性（特に光の偏光度）を制御できるものである。
なお、上記ｐ型半導体層はｐｉｎ接合素子１０の動作温度において強磁性体でありｐ型半導体であればよく、室温以上で強磁性体でありｐ型半導体であることが望ましい。同様に、上記ｎ型半導体層はｐｉｎ接合素子１０の動作温度において強磁性体でありｎ型半導体であればよく、室温以上で強磁性体でありｎ型半導体であることが望ましい。
なお、本実施形態ではｐｉｎ接合素子１０、ｐｎ接合素子２０について説明しているが、本発明に係るｐｉｎ接合素子１０、ｐｎ接合素子２０を用いて、これらを含む素子、例えばｎｐｎ接合素子、ｐｎｐ接合素子、トランジスタ等を構成することもできる。
〔実施例１〕
本発明に係るｐｉｎ接合素子１０の一実施例について図１、図７から図１２に基づいて説明すれば、以下の通りである。
図１は、ｐｉｎ接合素子１０として試作したｐ−（Ｌａ，Ｂａ）ＭｎＯ３／ｉ−ＳｒＴｉＯ３／ｎ−（Ｔｉ，Ｃｏ）Ｏ２ダイオードの構成を示す断面図である。このｐｉｎ接合素子１０は、基板１６としての単結晶ＳｒＴｉＯ３基板の（００１）面上に、強磁性ｐ型半導体層１１としての（Ｌａ，Ｂａ）ＭｎＯ３層、絶縁体層１３としてのＳｒＴｉＯ３層、強磁性ｎ型半導体層１２としての（Ｔｉ，Ｃｏ）Ｏ２層をこの順に積層してヘテロ構造を形成したものである。
（Ｌａ，Ｂａ）ＭｎＯ３にて強磁性ｐ型半導体層１１を形成すると、比較的高温でｐ型半導体特性および強磁性を保持することができる。同様に、（Ｔｉ，Ｃｏ）Ｏ２にて強磁性ｎ型半導体層１２を形成することで、比較的高温でｎ型半導体特性および強磁性を保持することができる。
ここで、（Ｌａ，Ｂａ）ＭｎＯ３層は、膜厚が３００Å、ＬａとＢａの組成比（１−ｘ）：ｘが０．９：０．１となるように形成した（一般式（Ｌａ１−ｘ，Ｂａｘ）ＭｎＯ３，ｘ＝０．１）。ＳｒＴｉＯ３層は、膜厚が３００Åとなるように形成した。（Ｔｉ，Ｃｏ）Ｏ２層は、膜厚が５０００Å、ＴｉとＣｏの組成比（１−ｙ）：ｙが０．９３：０．０７となるように形成した（一般式（Ｔｉ１−ｙ，Ｃｏｙ）Ｏ２，ｙ＝０．０７）。典型的な製膜条件における（Ｔｉ，Ｃｏ）Ｏ２層の電子濃度は、異常ホール効果を考慮して約２．４×１０１８（／ｃｍ３）である。
また、（Ｌａ，Ｂａ）ＭｎＯ３層上であって、ＳｒＴｉＯ３層を形成した領域以外の領域の一部には、電極１５としてのＡｕ層またはＰｔ層を形成し、（Ｔｉ，Ｃｏ）Ｏ２層上には電極１４としてのＩｎ層を形成した。
図７は、図１のｐｉｎ接合素子１０における（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層の温度と磁化との関係を示したグラフである。なお、図７には、（Ｌａ，Ｂａ）ＭｎＯ３層単層での温度と磁化との関係もあわせて示している。図７より、ｐｉｎ接合素子１０における（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層のキュリー温度（強磁性転移温度）は、（Ｌａ，Ｂａ）ＭｎＯ３層では３１５Ｋ、（Ｔｉ，Ｃｏ）Ｏ２層では４００Ｋ以上であることがわかった。したがって、このｐｉｎ接合素子１０では、強磁性ｐ型半導体層１１および強磁性ｎ型半導体層１２とも室温で強磁性を示すことが確認された。
図８は、図１のｐｉｎ接合素子１０に対して、各層の面方向に磁場を印加したときのｐｉｎ接合素子１０の磁気ヒステリシス曲線（温度１０Ｋ）を示したグラフである。磁場を、−２００→０→２００→０→−２００（×４π×１０３Ｈ）と連続的に変化させるにともなって、（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層の磁化の方向が、両方とも負方向（Ａ）、（Ｌａ，Ｂａ）ＭｎＯ３層のみ正方向（Ｂ）、両方とも正方向（Ｃ）、（Ｌａ，Ｂａ）ＭｎＯ３層のみ負方向（Ｄ）、両方とも負方向（Ａ）と順に変化する階段型ヒステリシスが確認された。これは、（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層に保磁力差があることに起因している。これにより、各層におけるスピンの向きの互いに異なる組み合わせ（↓↓、↑↓、↑↑、↓↑）を磁場によって実現できることになる。
このことから、磁場によりｐｉｎ接合素子１０に対してデータの書き込みを行うことができ、書き込んだデータはｐｉｎ接合素子１０において（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層の磁化の方向の組み合わせとして記憶させておくことができる。
図９は、図１のｐｉｎ接合素子１０の電極１４・１５にバイアスを印加したときの、印加バイアスと流れる電流との関係を温度ごとに示したグラフ（Ｉ−Ｖカーブ）である。図９に現れているように、このｐｉｎ接合素子１０では整流作用が確認された。なお、３００Ｋにおける拡散電位差は０．３Ｖであった。そして、約−１．３Ｖ（逆方向バイアス１．３Ｖ）以下でトンネル電流が観察された。
このことから、ｐｉｎ接合素子１０に逆方向の所定のバイアスを印加することで、上述した（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層の磁化の方向に応じて異なるトンネル電流を観察することができ（ＴＭＲ効果）、このトンネル電流の大きさに基づいてｐｉｎ接合素子１０に書き込まれたデータを判別して読み出すことができる。
次に、図１のｐｉｎ接合素子１０の製造方法について説明する。（Ｌａ，Ｂａ）ＭｎＯ３層、ＳｒＴｉＯ３層、（Ｔｉ，Ｃｏ）Ｏ２層はそれぞれレーザアブレーション法により製膜した。ここで、各層を製膜する際の条件について検討した。
図１０は、（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が室温で強磁性を示す条件を調べた結果を示す図面（相図）である。
（Ｌａ，Ｂａ）ＭｎＯ３層は、低温・高酸素圧になるほど強磁性を示しやすく、高温・低酸素圧になるほど強磁性を示しにくくなる。これは、（Ｌａ，Ｂａ）ＭｎＯ３層がｐ型半導体であるため酸素量を増すことによってキャリア（正孔）濃度が高くなり、キャリア濃度が高くなるにともなってキュリー温度も上昇するからである。
一方、（Ｔｉ，Ｃｏ）Ｏ２層は、高温・低酸素圧になるほど強磁性を示しやすく、低温・高酸素圧になるほど強磁性を示しにくくなる。これは、（Ｔｉ，Ｃｏ）Ｏ２層がｎ型半導体であるため酸素量を減らすことによってキャリア（電子）濃度が高くなり、キャリア濃度が高くなるにともなってキュリー温度も上昇するからである。
したがって、先に製膜する（Ｌａ，Ｂａ）ＭｎＯ３層に関しては、（Ｌａ，Ｂａ）ＭｎＯ３層自体に適した条件で製膜すればよいが、（Ｌａ，Ｂａ）ＭｎＯ３層の製膜後に製膜する（Ｔｉ，Ｃｏ）Ｏ２層に関しては、（Ｔｉ，Ｃｏ）Ｏ２層の形成に適した条件（図１０中破線Ｎより右下）であるとともに、（Ｌａ，Ｂａ）ＭｎＯ３層の特性を害しない条件（図１０中破線Ｐより左上）で製膜することが望ましい。つまり、図１０中破線Ｐおよび破線Ｎで囲まれた範囲、基板温度に関しては８３３Ｋ〜１０５３Ｋの範囲で製膜することが望ましい。
なぜなら、（Ｔｉ，Ｃｏ）Ｏ２層の製膜時には（Ｌａ，Ｂａ）ＭｎＯ３層はすでに製膜されており、（Ｔｉ，Ｃｏ）Ｏ２層の製膜条件によって（Ｌａ，Ｂａ）ＭｎＯ３層の特性も変化し得るからである。したがって、（Ｔｉ，Ｃｏ）Ｏ２層の製膜にのみ適した高温・低酸素圧条件下で（Ｔｉ，Ｃｏ）Ｏ２層の製膜を行うと、（Ｌａ，Ｂａ）ＭｎＯ３層のキャリア濃度を低減することになり、（Ｌａ，Ｂａ）ＭｎＯ３層が室温で強磁性を示さなくなることがある。
なお、ＳｒＴｉＯ３層の製膜条件をも考慮する必要がある。良好なＳｒＴｉＯ３層を形成するためには、図１０中「＊」印に示すような低温・高酸素条件が望ましい。したがって、最初に（Ｌａ，Ｂａ）ＭｎＯ３層を製膜し、次にＳｒＴｉＯ３層を製膜し、次に（Ｔｉ，Ｃｏ）Ｏ２層を製膜するという順序が重要になる。
すなわち、最初に製膜する（Ｌａ，Ｂａ）ＭｎＯ３層は、製膜後に低温・高酸素条件でＳｒＴｉＯ３層を製膜したとしても（Ｌａ，Ｂａ）ＭｎＯ３層のキャリア濃度は低減し難い。したがって、（Ｌａ，Ｂａ）ＭｎＯ３層のキュリー温度を維持することができる。そして、上記破線Ｐおよび破線Ｎで囲まれた範囲に条件を設定して（Ｔｉ，Ｃｏ）Ｏ２層を製膜すればよい。ここでは、（Ｌａ，Ｂａ）ＭｎＯ３層およびＳｒＴｉＯ３層製膜後に、基板温度８９３Ｋ、酸素圧１０−２Ｐａの条件下で（Ｔｉ，Ｃｏ）Ｏ２層を形成した。なお、（Ｌａ，Ｂａ）ＭｎＯ３層は、基板温度１０２３Ｋ、酸素圧１０−１Ｐａの条件下で製膜し、その後酸素圧１０５Ｐａ中でアニールした。
この順序を逆にして（Ｔｉ，Ｃｏ）Ｏ２層を製膜した後、低温・高酸素条件でＳｒＴｉＯ３層を製膜すると、（Ｔｉ，Ｃｏ）Ｏ２層のキャリア濃度の低減を招来し、（Ｔｉ，Ｃｏ）Ｏ２層のキュリー温度が低下することになる。
このことから、図１のｐｉｎ接合素子１０の製造方法としては、基板１６上に強磁性ｐ型半導体層１１としての（Ｌａ，Ｂａ）ＭｎＯ３層を製膜する工程と、この強磁性ｐ型半導体層１１上に絶縁体層１３を製膜する工程と、絶縁体層１３上に強磁性ｎ型半導体層１２としての（Ｔｉ，Ｃｏ）Ｏ２層を製膜する工程とを含む。そして、このｐｉｎ接合素子１０の動作温度において、（Ｌａ，Ｂａ）ＭｎＯ３が製膜後に強磁性ｐ型半導体としての特性を失わない基板温度および酸素圧の条件を第１条件、（Ｔｉ，Ｃｏ）Ｏ２が強磁性ｎ型半導体となるための（Ｔｉ，Ｃｏ）Ｏ２製膜時の基板温度および酸素圧の条件を第２条件としたときに、（Ｔｉ，Ｃｏ）Ｏ２層の製膜時には上記第１および第２条件を満たすことが望ましい。
次に、各層についてさらに説明する。
ＳｒＴｉＯ３は、安価であり、また、ＬａやＮｂをドープすることによってｎ型半導体にすることができるなど電気特性を制御しやすいため、一般に標準基板としてよく用いられている。したがって、ここでも基板１６および絶縁体層１３として用いている。
図１１は、従来知られている強磁性材料と、ここで用いた（Ｌａ，Ｂａ）ＭｎＯ３とに関して、最大磁気抵抗比（最大ＭＲ比）を示す温度とそのときの最大ＭＲ比（８０００（×４π×１０３Ｈ）の磁場のもと）の値とを比較した結果を示す図である。なお、図１１における（Ｌａ，Ｂａ）ＭｎＯ３は、単結晶ＳｒＴｉＯ３基板の（００１）面上に、（Ｌａ１−ｘ，Ｂａｘ）ＭｎＯ３，ｘ＝０．２として膜厚１０００Åに形成したものである。なお、（Ｌａ１−ｘ，Ｂａｘ）ＭｎＯ３，ｘ＝０．１の場合もほぼ同様の結果が得られる。
図１１より、上記（Ｌａ，Ｂａ）ＭｎＯ３では、室温以上で最大ＭＲ比を示し、他の材料と比較して高い最大ＭＲ比を示すことがわかる。このことから、基板１６としての単結晶ＳｒＴｉＯ３基板と強磁性ｐ型半導体層１１としての（Ｌａ，Ｂａ）ＭｎＯ３とは望ましい組み合わせであるといえる。
図１２は、単結晶ＳｒＴｉＯ３基板の（００１）面上に形成した（Ｌａ，Ｂａ）ＭｎＯ３の温度と、磁化および磁気抵抗比（ＭＲ比）との関係を（Ｌａ，Ｂａ）ＭｎＯ３の膜厚ごとに示したグラフである。なお、図１２における（Ｌａ，Ｂａ）ＭｎＯ３も、（Ｌａ１−ｘ，Ｂａｘ）ＭｎＯ３，ｘ＝０．２の場合であるが、（Ｌａ１−ｘ，Ｂａｘ）ＭｎＯ３，ｘ＝０．１の場合もほぼ同様の結果が得られる。
磁気抵抗比がピークを示す温度より低温では強磁性となるので、図１２より、室温においては膜厚が１０００Å以下であれば強磁性となることがわかる。したがって、ｐｉｎ接合素子１０を室温において使用する場合には、（Ｌａ，Ｂａ）ＭｎＯ３の膜厚を１０００Å以下とすることが望ましい。また、（Ｌａ，Ｂａ）ＭｎＯ３の膜厚を５０Åより薄くしていくと、逆にキュリー温度が低下する傾向がある。したがって、（Ｌａ，Ｂａ）ＭｎＯ３の膜厚を５０Å以上とすることが望ましい。
なお、単結晶ＳｒＴｉＯ３基板上に形成したマンガン酸化物系の強磁性材料のキュリー温度は、一般にその材料のバルク状態でのキュリー温度より低下する傾向にある（例えば、（Ｌａ，Ｓｒ）ＭｎＯ３の場合）。しかし、（Ｌａ，Ｂａ）ＭｎＯ３の場合は、単結晶ＳｒＴｉＯ３基板の（００１）面上に１０００Å以下の膜厚で形成すると、そのキュリー温度はバルク状態でのキュリー温度より上昇する傾向にある。このことからも、基板１６としての単結晶ＳｒＴｉＯ３基板と強磁性ｐ型半導体層１１としての（Ｌａ，Ｂａ）ＭｎＯ３とは望ましい組み合わせであるといえる。
上記のように１０００Å以下の比較的薄い（Ｌａ，Ｂａ）ＭｎＯ３層を均一で良好な膜質に製膜するためには、例えば１００Å／２０ｍｉｎの製膜速度で製膜することが望ましい。
（Ｌａ，Ｂａ）ＭｎＯ３層におけるＬａとＢａの組成比に関しては、（Ｌａ１−ｘ，Ｂａｘ）ＭｎＯ３，０．１≦ｘであることが望ましい。ｘ＜０．１では、室温において強磁性を保つことが難しくなる。また、ｘ≦０．２であることが望ましい。薄膜の（Ｌａ，Ｂａ）ＭｎＯ３層では、０．２＜ｘにするとキュリー温度が低下する可能性がある。なお、室温にこだわらず、室温より低温で動作させる場合は上記の範囲に限られない。
絶縁体層１３としてのＳｒＴｉＯ３層は、下層となる（Ｌａ，Ｂａ）ＭｎＯ３層との組み合わせにおいて、（Ｌａ，Ｂａ）ＭｎＯ３層を比較的高温においても強磁性に保つことができる。すなわち、ＳｒＴｉＯ３層と（Ｌａ，Ｂａ）ＭｎＯ３層との関係においても図１２と同様の傾向が現れると考えられる。したがって、強磁性ｐ型半導体層１１を（Ｌａ，Ｂａ）ＭｎＯ３層にて構成する場合には、絶縁体層１３をＳｒＴｉＯ３層にて構成することが望ましい。
なお、図１２では（Ｌａ，Ｂａ）ＭｎＯ３層の膜厚を薄くするほどキュリー温度が上昇する傾向が見られる。（Ｌａ，Ｂａ）ＭｎＯ３層の膜厚を薄くすると、（Ｌａ，Ｂａ）ＭｎＯ３層とＳｒＴｉＯ３層との界面での影響がより顕著に現れることになる。したがって、上記の傾向から、（Ｌａ，Ｂａ）ＭｎＯ３層の界面でキュリー温度の高い状態になっていると考えられる。強磁性ｐ型半導体層１１と絶縁体層１３との界面は、ＴＭＲ効果に特に影響しやすいため、この界面がキュリー温度の高い状態になっていることは望ましい。このことからも、強磁性ｐ型半導体層１１として（Ｌａ，Ｂａ）ＭｎＯ３層を用いる場合は、絶縁体層１３としてＳｒＴｉＯ３層を採用することが望ましい。
このＳｒＴｉＯ３層は、トンネル現象により電荷を透過させる必要があることから、膜厚を薄くかつ均一に形成することが望ましい。トンネル現象を発現しやすくするためには、ＳｒＴｉＯ３層の膜厚は５００Å以下であることが望ましく、３００Å以下であることがより望ましく、１００Å以下であることがさらに望ましい。このように、ＳｒＴｉＯ３層は膜厚を比較的薄くすることが望ましいが、必ずしも従来のＴＭＲ素子５０のように数原子分まで薄くする必要はない。
なお、ＳｒＴｉＯ３の単位セルは４Åであることから、ＳｒＴｉＯ３層にはＳｒＴｉＯ３の単位セルが１つ以上含まれる、つまりＳｒＴｉＯ３層の膜厚を４Å以上にする必要がある。また、絶縁体層１３としての機能をより良好なものとするためには、膜厚を８Å（２ユニットセル分）以上にすることがより望ましい。
上記のように５００Å以下の比較的薄いＳｒＴｉＯ３層を均一で良好な膜質に製膜するためには、例えば１００Å／６０ｍｉｎの製膜速度で製膜することが望ましい。
強磁性ｎ型半導体層１２としての（Ｔｉ，Ｃｏ）Ｏ２層は、ＳｒＴｉＯ３層との界面状態が良好であればよく、特に膜厚を薄くする必要はない。したがって、例えば５０００Å／２ｈ程度の比較的速い製膜速度で製膜することができる。
（Ｔｉ，Ｃｏ）Ｏ２層におけるＴｉとＣｏの組成比に関しては、（Ｔｉ１−ｙ，Ｃｏｙ）Ｏ２，０．００５≦ｙであることが望ましい。ｙ＜０．００５では強磁性を示し難くなる。また、ｙ≦０．０８であることが望ましい。０．０８＜ｙではＣｏが析出してしまい、（Ｔｉ，Ｃｏ）Ｏ２を形成することが困難になる。
〔実施例２〕
本発明に係るｐｎ接合素子２０の一実施例について図１３および図１４に基づいて説明すれば、以下の通りである。
図１３は、ｐｎ接合素子２０として試作したｐ−（Ｌａ，Ｓｒ）ＭｎＯ３／ｎ−（Ｔｉ，Ｃｏ）Ｏ２ダイオードの構成を示す断面図である。このｐｎ接合素子２０は、基板２６としての単結晶ＳｒＴｉＯ３基板の（００１）面上に、強磁性ｐ型半導体層２１としての（Ｌａ，Ｓｒ）ＭｎＯ３層、強磁性ｎ型半導体層２２としての（Ｔｉ，Ｃｏ）Ｏ２層をこの順に積層してヘテロ構造を形成したものである。
ここで、（Ｌａ，Ｓｒ）ＭｎＯ３層におけるＬａとＳｒの組成比（１−ｖ）：ｖが０．７：０．３となるように形成した（一般式（Ｌａ１−ｖ，Ｓｒｖ）ＭｎＯ３，ｖ＝０．３）。（Ｔｉ，Ｃｏ）Ｏ２層におけるＴｉとＣｏの組成比（１−ｗ）：ｗが０．９３：０．０７となるように形成した（一般式（Ｔｉ１−ｗ，Ｃｏｗ）Ｏ２，ｗ＝０．０７）。
また、（Ｌａ，Ｓｒ）ＭｎＯ３層上であって、（Ｔｉ，Ｃｏ）Ｏ２層を形成した領域以外の領域の一部には、電極２５としてのＡｕ層を形成し、（Ｔｉ，Ｃｏ）Ｏ２層上には電極２４としてのＩｎ層を形成した。
図１４は、図１３のｐｎ接合素子２０の電極２４・２５にバイアスを印加したときの、印加バイアスと流れる電流との関係を温度ごとに示したグラフ（Ｉ−Ｖカーブ）である。このｐｎ接合素子２０では、明確な整流作用は観察されていないが、温度１０Ｋでは印加バイアスの方向（順方向、逆方向）によって流れる電流の非対称性を確認できた。したがって、逆方向のバイアスを印加することによりトンネル電流が流れるものと考えられ、ＴＭＲ効果を得ることができると考えられる。
ただし、この場合はＴＭＲ効果によるトンネル電流の変化を検出することが困難であるとも考えられる。そこで、（Ｌａ，Ｓｒ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層のキャリア濃度を下げることで、ｐｎ接合素子２０に整流作用をもたせ、トンネル電流の変化の検出を容易にして、ＴＭＲ効果によるデータの読み出しを実現することが望ましい。そのためには、（Ｌａ，Ｓｒ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層のキャリア濃度を１０１７（／ｃｍ３）以上、１０１９以下（／ｃｍ３）にすることが望ましく、１０１７（／ｃｍ３）以上、１０１８以下（／ｃｍ３）にすることがより望ましい。
また、（Ｌａ，Ｓｒ）ＭｎＯ３層を（Ｌａ，Ｂａ）ＭｎＯ３層に代えることにより、ｐｎ接合素子２０に整流作用をもたせ、トンネル電流の変化の検出を容易にすることができると考えられる。
なお、実施例１または２における強磁性ｐ型半導体層１１・２１としては、（Ｌａ，Ｂａ）ＭｎＯ３、（Ｌａ，Ｓｒ）ＭｎＯ３、（Ｌａ，Ｃａ）ＭｎＯ３、（Ｌａ，Ｓｒ）ＣｏＯ３等のペロブスカイト型磁性体、（Ｇａ，Ｍｎ）Ａｓ、（Ｇａ，Ｍｎ）Ｎ等を用いることが考えられる。また、実施例１または２における強磁性ｎ型半導体層１２・２２としては、（Ｔｉ，Ｃｏ）Ｏ２、（Ｚｎ，Ｖ）Ｏ、（Ｚｎ，Ｃｏ）Ｏ、（Ｌａ，Ｃｅ）ＭｎＯ3等を用いることが考えられる。
また、実施例１または２における強磁性ｐ型半導体層１１、強磁性ｎ型半導体層１２、絶縁体層１３、強磁性ｐ型半導体層２１、強磁性ｎ型半導体層２２は、例えばレーザアブレーション法により製膜することができるが、これ以外にも、ＭＢＥ（Molecular Beam Epitaxy）法、レーザＭＢＥ法、スパッタ、ＣＶＤ等の方法で製膜することも考えられる。
以上のように、本発明に係るトンネル磁気抵抗素子は、第１強磁性体層と第２強磁性体層とが絶縁体層を介して接合されており、第１強磁性体層の磁化および第２強磁性体層の磁化に応じたトンネル磁気抵抗を示すトンネル磁気抵抗素子であって、第１強磁性体層がｐ型半導体であり、第２強磁性体層がｎ型半導体である構成である。
上記の構成では、ｐｉｎ接合が形成され、これに逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じさせることができる。したがって、上記の構成には、従来のトンネル磁気抵抗素子の絶縁体層を形成する工程ほど高精度な製膜条件の制御は要求されない。つまり、上記の構成をとることで、従来のものと比較してより容易な工程でトンネル磁気抵抗素子を形成することができるようになる。
本発明に係る磁気メモリは、上記のトンネル磁気抵抗素子を含み、第１強磁性体層の磁化および第２強磁性体層の磁化に応じて情報を記憶する構成である。
上記のように容易な工程で形成できるトンネル磁気抵抗素子により磁気メモリを構成することで、磁気メモリも容易に形成することができるようになる。
本発明に係る半導体接合素子は、ｐ型半導体層とｎ型半導体層とが絶縁体層を介して接合されており、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子であって、ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。
上記の構成では、ｐｉｎ接合が形成され、これに逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じる。ここで、ｐ型半導体層およびｎ型半導体層は強磁性体でもあり、外部から磁場を印加することでトンネル磁気抵抗を制御することができる。したがって、この半導体接合素子をトンネル磁気抵抗素子として利用することができる。この半導体接合素子をトンネル磁気抵抗素子として利用すると、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、ｐ型半導体層が（Ｌａ，Ｂａ）ＭｎＯ３からなる構成である。これにより、ｐ型半導体層を比較的高温でｐ型半導体かつ強磁性体の層として機能させることができる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、絶縁体層がＳｒＴｉＯ３からなる構成である。ｐ型半導体層が（Ｌａ，Ｂａ）ＭｎＯ３からなる場合に、絶縁体層をＳｒＴｉＯ３から構成することで、ｐ型半導体層をより高温で強磁性体の層として機能させることができるようになる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、絶縁体層は、厚み方向にＳｒＴｉＯ３の単位セルが１つ以上含まれ、かつ、厚みが５００Å以下である構成である。上記の構成では、トンネル電流を生じやすくすることができる。
本発明に係る半導体接合素子は、上記何れかの半導体接合素子において、ｎ型半導体層が（Ｔｉ，Ｃｏ）Ｏ２からなる構成である。これにより、ｎ型半導体層を比較的高温でｎ型半導体かつ強磁性体の層として機能させることがでる。
本発明に係る半導体接合素子は、ｐ型半導体層とｎ型半導体層とが互いに接合されており、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子であって、ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。
上記の構成では、ｐｎ接合が形成され、これに逆方向バイアスを印加することで空乏層が形成され、この空乏層を介してトンネル電流を生じる。ここで、ｐ型半導体層およびｎ型半導体層は強磁性体でもある。したがって、外部から磁場を印加することによりトンネル磁気抵抗を制御することができる。したがって、この半導体接合素子をトンネル磁気抵抗素子として利用することができる。この半導体接合素子をトンネル磁気抵抗素子として利用すると、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる。
本発明に係る磁気メモリは、上記何れかの半導体接合素子を含み、ｐ型半導体層の磁化およびｎ型半導体層の磁化に応じて情報を記憶する構成である。上記のように容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用して磁気メモリを構成することで、磁気メモリも容易に形成することができるようになる。
本発明に係る半導体接合素子は、（Ｌａ，Ｂａ）ＭｎＯ３層、ＳｒＴｉＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が順次ヘテロ接合されてなる積層体を有する構成である。
上記の構成では、（Ｌａ，Ｂａ）ＭｎＯ３層を強磁性ｐ型半導体、ＳｒＴｉＯ３層を絶縁体、（Ｔｉ，Ｃｏ）Ｏ２層を強磁性ｎ型半導体とすることができ、これにより、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体接合素子は、上記の半導体接合素子において、ＳｒＴｉＯ３層は、厚み方向にＳｒＴｉＯ３の単位セルが１つ以上含まれ、かつ、厚みが５００Å以下であることを特徴としている。上記の構成では、トンネル電流を生じやすくすることができる。
本発明に係る半導体接合素子は、（Ｌａ，Ｓｒ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が互いにヘテロ接合されてなる積層体を有する構成である。
上記の構成では、（Ｌａ，Ｓｒ）ＭｎＯ３層を強磁性ｐ型半導体、（Ｔｉ，Ｃｏ）Ｏ２層を強磁性ｎ型半導体とすることができ、これにより、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体接合素子は、（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が互いにヘテロ接合されてなる積層体を有する構成である。
上記の構成では、（Ｌａ，Ｂａ）ＭｎＯ３層を強磁性ｐ型半導体、（Ｔｉ，Ｃｏ）Ｏ２層を強磁性ｎ型半導体とすることができ、これにより、従来のトンネル磁気抵抗素子と比較してより容易な工程で形成できる半導体接合素子をトンネル磁気抵抗素子として利用することができるようになる。
本発明に係る半導体発光素子は、ｐ型半導体層とｎ型半導体層とが活性層を介して接合されており、順方向のバイアスを印加することで発光する半導体発光素子であって、ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。
上記の構成では、ｐ型半導体層における磁化と、ｎ型半導体層における磁化とが平行になるように設定しておくと、互いに平行にスピン偏極した正孔と電子とが順方向のバイアスの印加により再結合することで円偏光の光を発生することができる。この場合、再結合する正孔および電子の両方がスピン偏極しているため、発生する光の偏光度が高くなる。したがって、より偏光度の高い円偏光の光を発生する発光素子を形成することができる。
以上より、本発明は次のように特定することもできる。
１．第１強磁性体層と第２強磁性体層とが絶縁体層を介して接合されており、上記第１強磁性体層の磁化および上記第２強磁性体層の磁化に応じたトンネル磁気抵抗を示すトンネル磁気抵抗素子において、
上記第１強磁性体層がｐ型半導体であり、上記第２強磁性体層がｎ型半導体であるトンネル磁気抵抗素子。
２．ｐ型半導体層とｎ型半導体層とが絶縁体層を介して接合されており、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子において、
上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である半導体接合素子。
３．上記２．に記載の半導体接合素子において、
上記ｐ型半導体層が（Ｌａ，Ｂａ）ＭｎＯ３からなる半導体接合素子。
４．上記３．に記載の半導体接合素子において、
上記絶縁体層がＳｒＴｉＯ３からなる半導体接合素子。
５．上記４．に記載の半導体接合素子において、
上記絶縁体層は、厚み方向にＳｒＴｉＯ３の単位セルが１つ以上含まれ、かつ、厚みが５００Å以下である半導体接合素子。
６．上記２．から５．の何れか１項に記載の半導体接合素子において、
上記ｎ型半導体層が（Ｔｉ，Ｃｏ）Ｏ２からなる半導体接合素子。
７．ｐ型半導体層とｎ型半導体層とが互いに接合されており、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子において、
上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である半導体接合素子。
８．（Ｌａ，Ｂａ）ＭｎＯ３層、ＳｒＴｉＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が順次ヘテロ接合されてなる積層体を有する半導体接合素子。
９．上記８．に記載の半導体接合素子において、
上記ＳｒＴｉＯ３層は、厚み方向にＳｒＴｉＯ３の単位セルが１つ以上含まれ、かつ、厚みが５００Å以下である半導体接合素子。
１０．（Ｌａ，Ｓｒ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が互いにヘテロ接合されてなる積層体を有する半導体接合素子。
１１．（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が互いにヘテロ接合されてなる積層体を有する半導体接合素子。
１２．上記１．に記載のトンネル磁気抵抗素子を含み、
上記第１強磁性体層の磁化および上記第２強磁性体層の磁化に応じて情報を記憶する磁気メモリ。
１３．上記２．から７．の何れか１項に記載の半導体接合素子を含み、
上記ｐ型半導体層の磁化および上記ｎ型半導体層の磁化に応じて情報を記憶する磁気メモリ。
１４．ｐ型半導体層とｎ型半導体層とが活性層を介して接合されており、順方向のバイアスを印加することで発光する半導体発光素子において、
上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である半導体発光素子。
尚、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求の範囲内で、いろいろと変更して実施することができるものである。
本発明は、トンネル磁気抵抗を示すトンネル磁気抵抗素子、逆方向バイアスを印加することでトンネル電流を生じる半導体接合素子、これらを含む磁気メモリ、順方向のバイアスを印加することで発光する半導体発光素子に関するものである。
図１は、本発明に係るｐｉｎ接合素子として試作したｐ−（Ｌａ，Ｂａ）ＭｎＯ３／ｉ−ＳｒＴｉＯ３／ｎ−（Ｔｉ，Ｃｏ）Ｏ２ダイオードの構成を示す断面図である。 図２は、本発明に係るｐｉｎ接合素子の構成を示す断面図である。 図３は、本発明に係るｐｎ接合素子の構成を示す断面図である。 図４（ａ）は、図２のｐｉｎ接合素子または図３のｐｎ接合素子をＴＭＲ素子として利用する場合の低抵抗状態（ＯＮ状態）を示すエネルギー図であり、図４（ｂ）は、高抵抗状態（ＯＦＦ状態）を示すエネルギー図である。 図５は、図２のｐｉｎ接合素子を用いたＭＲＡＭ（磁気メモリ）の概略構成を示す断面図である。 図６は、図２のｐｉｎ接合素子を発光素子として利用する場合を説明するためのエネルギー図である。 図７は、図１のｐｉｎ接合素子における（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層の温度と磁化との関係を示したグラフである。 図８は、図１のｐｉｎ接合素子に対して、各層の面方向に磁場を印加したときのｐｉｎ接合素子の磁気ヒステリシス曲線を示したグラフである。 図９は、図１のｐｉｎ接合素子の電極にバイアスを印加したときの、印加バイアスと流れる電流との関係を温度ごとに示したグラフ（Ｉ−Ｖカーブ）である。 図１０は、（Ｌａ，Ｂａ）ＭｎＯ３層および（Ｔｉ，Ｃｏ）Ｏ２層が室温で強磁性を示す条件を調べた結果を示す図面（相図）である。 図１１は、従来知られている強磁性材料と、ここで用いた（Ｌａ，Ｂａ）ＭｎＯ３とに関して、最大磁気抵抗比（最大ＭＲ比）を示す温度とそのときの最大ＭＲ比（８０００（×４π×１０３Ｈ）の磁場のもと）の値とを比較した結果を示すグラフである。 図１２は、単結晶ＳｒＴｉＯ３基板の（００１）面上に形成した（Ｌａ，Ｂａ）ＭｎＯ３の温度と、磁化および磁気抵抗比（ＭＲ比）との関係を（Ｌａ，Ｂａ）ＭｎＯ３の膜厚ごとに示したグラフである。 図１３は、本発明に係るｐｎ接合素子として試作したｐ−（Ｌａ，Ｓｒ）ＭｎＯ３／ｎ−（Ｔｉ，Ｃｏ）Ｏ２ダイオードの構成を示す断面図である。 図１４は、図１３のｐｎ接合素子の電極にバイアスを印加したときの、印加バイアスと流れる電流との関係を温度ごとに示したグラフ（Ｉ−Ｖカーブ）である。 図１５（ａ）は、従来のＭＲＡＭの低抵抗状態（ＯＮ状態）を示す斜視図であり、図１５（ｂ）は、高抵抗状態（ＯＦＦ状態）を示す斜視図である。 図１６は、従来知られている円偏光の光を発する素子の構造を示す断面図である。
符号の説明
１０ ｐｉｎ接合素子
１１ 強磁性ｐ型半導体層
１２ 強磁性ｎ型半導体層
１３ 絶縁体層

Claims (2)

  1. ｐ型半導体層とｎ型半導体層とが活性層を介して接合されており、順方向のバイアスを印加することで発光する半導体発光素子において、
    上記ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体であり、
    ｐ型半導体層における磁化と、ｎ型半導体層における磁化とが平行になっており、
    上記ｐ型半導体層が（Ｌａ，Ｂａ）ＭｎＯ ３ からなる半導体発光素子。
  2. 請求項１に記載の半導体発光素子において、
    上記ｎ型半導体層は、室温で強磁性を示す半導体発光素子。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006013819A1 (ja) * 2004-08-02 2006-02-09 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子とそれを用いた抵抗変化型メモリ
JP4786440B2 (ja) * 2006-07-04 2011-10-05 日本オプネクスト株式会社 面入射型受光素子および光受信モジュール
DE602007011491D1 (de) * 2006-10-10 2011-02-03 Univ Plymouth Verfahren zur detektion der ladungsträgerspinpolarisation und vorrichtung dafür
US8138583B2 (en) * 2007-02-16 2012-03-20 Cree, Inc. Diode having reduced on-resistance and associated method of manufacture
WO2009102577A1 (en) * 2008-02-13 2009-08-20 University Of Delaware Electromagnetic wave detection methods and apparatus
US20120001143A1 (en) * 2009-03-27 2012-01-05 Dmitri Borisovich Strukov Switchable Junction with Intrinsic Diode
US8941379B2 (en) * 2009-05-14 2015-01-27 University Of Delaware Electromagnetic wave detection systems and methods
DK2697618T3 (en) * 2011-08-18 2015-08-24 Siemens Ag Device for determining the torque and associated measurement method
KR20140082653A (ko) * 2011-10-19 2014-07-02 후지 덴키 가부시키가이샤 강상관 비휘발 메모리 소자
KR20140135566A (ko) * 2013-05-16 2014-11-26 삼성전자주식회사 자기저항요소 및 이를 포함하는 메모리소자
JP2015061043A (ja) 2013-09-20 2015-03-30 株式会社東芝 抵抗変化メモリ
JP6562453B2 (ja) * 2015-06-09 2019-08-21 国立研究開発法人産業技術総合研究所 発光ダイオード及びその製造方法
GB2576174B (en) * 2018-08-07 2021-06-16 Ip2Ipo Innovations Ltd Memory
WO2023181998A1 (ja) * 2022-03-24 2023-09-28 地方独立行政法人神奈川県立産業技術総合研究所 ホール素子の製造方法及び磁気メモリ素子

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0099979B1 (de) * 1982-07-26 1987-04-08 LGZ LANDIS & GYR ZUG AG Magnetfeldsensor und dessen Verwendung
FR2597662B1 (fr) * 1986-04-22 1988-06-17 Thomson Csf Photodiode pin realisee a partir de semi-conducteur amorphe
JPH05211348A (ja) * 1991-07-22 1993-08-20 Mitsubishi Electric Corp 注入型半導体発光素子
JP3253696B2 (ja) * 1992-09-11 2002-02-04 株式会社東芝 磁気抵抗効果素子
JP2674683B2 (ja) * 1994-11-04 1997-11-12 工業技術院長 メモリースイッチング型磁気抵抗素子
JP3655445B2 (ja) * 1996-09-17 2005-06-02 株式会社東芝 光半導体装置
US5962905A (en) * 1996-09-17 1999-10-05 Kabushiki Kaisha Toshiba Magnetoresistive element
JPH10186011A (ja) 1996-12-25 1998-07-14 Hitachi Ltd 磁気発光素子
JPH11274597A (ja) * 1998-03-24 1999-10-08 Toshiba Corp 磁気抵抗素子
JPH11354859A (ja) 1998-06-05 1999-12-24 Read Rite Smi Kk 磁気抵抗素子と磁気ヘッド
US6445024B1 (en) * 1999-01-26 2002-09-03 The United States Of America, As Represented By The Department Of Energy Ramp-edge structured tunneling devices using ferromagnet electrodes
JP3477638B2 (ja) 1999-07-09 2003-12-10 科学技術振興事業団 強磁性２重量子井戸トンネル磁気抵抗デバイス
EP1143537A1 (en) 1999-09-27 2001-10-10 Matsushita Electric Industrial Co., Ltd. Magnetoresistance effect memory device and method for producing the same
JP3593652B2 (ja) * 2000-03-03 2004-11-24 富士通株式会社 磁気ランダムアクセスメモリ装置
JP3284239B2 (ja) * 2000-03-07 2002-05-20 東北大学長 スピン偏極伝導電子生成方法および半導体素子
US6594120B2 (en) * 2000-05-24 2003-07-15 Matsushita Electric Industrial Co., Ltd. Magnetoresistive element and magnetic memory element and magnetic head using the same
JP3688559B2 (ja) * 2000-06-08 2005-08-31 独立行政法人科学技術振興機構 （Ｌａ，Ｂａ）ＭｎＯ３系室温超巨大磁気抵抗材料
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
JP3797936B2 (ja) * 2002-01-29 2006-07-19 独立行政法人科学技術振興機構 磁性半導体を用いた円偏光スピン半導体レーザーおよびレーザー光の発生方法
JP3571034B2 (ja) * 2002-06-18 2004-09-29 独立行政法人 科学技術振興機構 磁気抵抗ランダムアクセスメモリー装置

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