JP5110030B2

JP5110030B2 - 材料試験機

Info

Publication number: JP5110030B2
Application number: JP2009098162A
Authority: JP
Inventors: 博志辻
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 2009-04-07
Filing date: 2009-04-14
Publication date: 2012-12-26
Anticipated expiration: 2029-04-14
Also published as: JP2010261717A

Description

本発明は、各種のセンサから出力される現在値を予測する機能を備えた材料試験機に関するものである。

材料試験機に用いられているロードセルあるいは伸び計などの各種センサからはアナログ信号が出力されるので、使用環境を整備したとしても、ノイズ成分が出力信号に重畳してしまうことは不可避である。そこで、材料試験に使用する各種センサの種別およびノイズ成分量に応じて、適切なフィルタ処理をデジタル的に行うことが知られている（特許文献１）。

デジタル的にフィルタ処理を行う際には、フィルタ処理された測定値が得られる時刻は一定の遅延時間をもっている。この遅延時間はデジタルフィルタが有する本質的な性質である。特に、ノイズ除去特性を向上させようとすると、測定値が得られる時刻はより遅れることになる。

特開平２００５−３３１２５６号公報

しかしながら、得られた測定値に基づいて試験力のリアルタイム制御を行う際には、できるだけ最小の遅延時間で帰還させる必要がある。たとえば、クロスヘッドの位置を測定値に基づいて変化させる制御を行う場合には、測定値が有する遅延時間は、試験結果に重大な影響を与えることがある。他方、ノイズが多い状態のまま帰還制御を行うと、制御系の動作が不安定になってしまうという問題がある。すなわち、測定値の遅延減少とノイズの効果的除去とは、所謂トレードオフの関係にある。

請求項１に記載の材料試験機は、供試体の特性を検出するセンサから出力されたアナログ信号を離散的信号に変換する変換手段と、前記離散的信号を表す量子化データを順次入力し、現時点までに得られた直近Ｗ_１個（Ｗ_１は１以上の整数）の量子化データにそれぞれ第１の係数Ｋ_Ｐ（ｐ＝１，２，・・・，Ｗ_１）を乗じる第１の乗算手段と、前記直近Ｗ_１個の量子化データからさらに過去に遡って得られたＷ_２個の量子化データにそれぞれ第２の係数Ｋ_Ｓ（ｓ＝１，２，・・・，Ｗ_２）を乗じる第２の乗算手段と、前記第１の乗算手段から得られたＷ_１個の乗算結果Ｒ_Ｐと、前記第２の乗算手段から得られたＷ_２個の乗算結果Ｒ_Ｓとを加算する加算手段とを備えているので、過去の量子化データに基づいて線形的外挿処理、すなわち一次関数による外挿処理を行うことができる。その結果、前記加算手段から前記アナログ信号の予測現在値を遅滞なく出力することができる。
請求項２に記載の材料試験機は、請求項１に記載の材料試験機において、除数がｄである除算手段を前記加算手段の後段にさらに接続すると共に、前記第１の係数Ｋ_ＰをＺ_Ｐ（Ｚ_Ｐ＝Ｋ_Ｐ・ｄ）に変更し、且つ、前記第２の係数Ｋ_ＳをＺ_Ｓ（Ｚ_Ｓ＝Ｋ_Ｓ・ｄ）に変更することにより、前記除算手段から前記アナログ信号の予測現在値を出力する。
請求項３に記載の材料試験機は、請求項１または２に記載の材料試験機において、前記量子化データの個数Ｗ_１と、前記量子化データの個数Ｗ_２とを等しく設定する。
請求項４に記載の材料試験機は、請求項２に記載の材料試験機において、乗算器Ｋ１〜Ｋｎの係数の総和を２のｎ乗としたときには、前記除算手段としてビットシフト回路を用いる。
請求項５に記載の材料試験機は、供試体に負荷される試験力を検出する試験力センサが接続されたロードアンプ、および、供試体に生じる変位量を検出する変位センサが接続された伸び計アンプの少なくともいずれか一方から、請求項１または２に記載の予測現在値を出力する。
請求項６に記載の材料試験機は、請求項１ないし５のいずれか一項に記載の材料試験機において、出力された予測現在値に応答して供試体に負荷する試験力を制御する帰還制御系をさらに有する。

材料試験に用いるセンサの現在出力値を求めるに際して、本発明に係る材料試験機によれば、過去の量子化データに基づいて線形的外挿（一次関数による外挿）を行う構成としているので、ノイズ成分を除去した現在値を遅滞なく予測することができる。

本発明の一実施形態による材料試験機を示す全体構成図である。ロードセルから出力されるアナログ信号を処理する回路構成図である。試験力測定回路の詳細な回路構成図である。本実施の形態における線形的外挿処理を示した説明図である。現在値予測フィルタの一例を示すブロック図である。他の現在値予測フィルタを示すブロック図である。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。
図１は本発明を適用した材料試験機を示す全体構成図である。試験片ＴＰにかかる力を検出するロードセルＬＣはクロスヘッド３２の上部に載置されている。ロードセルＬＣからの信号はケーブルユニットＣＵを介して制御盤４２に送られる。基台３４から一対の支柱３１Ａおよび３１Ｂが立設され、それらの上部はクロスヨーク３６によって接続固定されている。一対の支柱３１Ａおよび３１Ｂの内部にはモータ（図示せず）により回転されるボールねじ（図示せず）が内装されている。この２本のボールネジ間に横架され、それらに螺合しているクロスヘッド３２は上記ボールねじの回転に応じて上下に移動する。上つかみ具３８はロードセルＬＣを介してクロスヘッド３２に固定され、下つかみ具４０は基台３４に固定されている。上つかみ具３８と下つかみ具４０は互いに対向しており、その２つのつかみ具によって試験片ＴＰが把持される。試験片ＴＰの伸びを検出する伸び計ＫＫは試験片ＴＰに直接接続され、その信号は制御盤４２に送られる。伸び計ＫＫの信号線については図示を省略している。制御盤４２は、図示しない負荷機構の制御のみならず、各種インタフェース回路（図示せず）ならびに各種データ処理を行うための信号処理回路（図２参照）を備えている。以上の各構成要素により、材料試験機４４が構成されている。

次に、ロードセルＬＣから出力されるアナログ瞬時値を予測する信号処理について説明する。

図２は、ロードセルＬＣから出力されるアナログ信号を処理するための回路構成を示す。ロードセルＬＣから出力されたアナログ信号は、ケーブルユニットＣＵ（図１参照）を介してプリアンプ２に供給される。プリアンプ２からの出力信号は、サンプリング時のエリアシングを防止するために、アンチエリアシング処理用アナログフィルタ４に入力される。アンチエリアシング処理用アナログフィルタ４から出力された信号は、オーバーサンプリングを行うＡ／Ｄ変換器６に入力される。Ａ／Ｄ変換器６から出力されたデジタル信号は、このＡ／Ｄ変換器６からのデジタル出力に基づいて試験力を算出する試験力測定回路８（図３を参照して詳述する）に入力される。上記のプリアンプ２と、アンチエリアシング処理用アナログフィルタ４と、Ａ／Ｄ変換器６と、試験力測定回路８とにより、試験力アンプを構成する。試験力測定回路８から出力された信号は、遅延型フィルタ９および現在値予測フィルタ１２の両フィルタに入力される。上記の遅延型フィルタ９は、後段の表示器側に測定値を送出するための遅延型フィルタである。予測型のフィルタを用いることなく遅延型の通常のフィルタ９を用いる理由は、表示器側に渡すデータは遅れても良いから真の値を示す方が良い、という考え方によるものである。遅延型フィルタ９から出力された信号はＦＩＦＯメモリ１０に入力される。ＦＩＦＯメモリ１０から出力されたデータは、表示器１１に送られて可視表示がなされる。すなわち、ＦＩＦＯメモリ１０は、制御盤４２に取り付けられている（あるいは、外付けされている）表示器１１にデータを転送する機能を果たす。試験力測定回路８から出力された信号を入力する現在値予測フィルタ１２は、後に詳述する通り、本実施の形態に特有な回路構成を備えている。現在値予測フィルタ１２から出力された予測現在値は、クロスヘッド３２の位置を制御するためのサーボモータ制御回路１４に入力される。サーボモータ制御回路１４の出力は、クロスヘッド駆動機構１６に入力される。上記の現在値予測フィルタ１２と、サーボモータ制御回路１４と、クロスヘッド駆動機構１６とにより、破線で示す帰還制御系１７を構成する。

図３は、試験力測定回路８の詳細な回路構成図である。Ａ／Ｄ変換器６（図２参照）から出力されたデジタル信号は、オーバーサンプリングによるノイズを除去するためのデジタルフィルタ２０に入力される。デジタルフィルタ２０の出力信号は、ロードセルＬＣが無負荷のときに、オフセット成分を除去して測定値をゼロにするためのオフセット除去回路２１に入力される。このオフセット除去回路２１には、オフセット値を設定するためのオフセット設定部２２が接続されている。オフセット除去回路２１の出力信号は、ロードセルＬＣに定格実負荷を与えとき、フルスケールの測定値が得られるようにゲイン調整を行う乗算回路２３に入力される。乗算回路２３には、乗算回路２３の乗算率を設定するゲイン設定部２４が接続されている。なお、ロードセルＬＣに定格実負荷を与えるとき、分銅などを実際にロードセルＬＣに負荷するほか、模擬的なロードセル出力変化（抵抗値変化）をプリアンプ２（図２参照）に与えることによりゲイン調整を行うことも可能である。以上により、ロードセル出力を非線形補正する前の信号処理が終了する。乗算回路２３からの出力信号は、ハードウェアで構成した非線形補正回路２５に入力される。

＜現在値予測の原理＞
図４は、本実施の形態における線形的外挿処理（すなわち、一次関数による外挿処理）を示した説明図である。本図のＸ軸は時間の経過を示しており、ａ点が現在時刻である。ｂ点は、現在時刻からＴ秒前の時刻、ｃ点は現在時刻から２Ｔ秒前の時刻を表している。本図のＹ軸は試験片ＴＰ（図１参照）に負荷された試験力を示しており、ロードセルＬＣから出力されるアナログ検出値である。ここでは、時刻ａから時刻ｂまでの平均試験力をβ、時刻ｂから時刻ｃまでの平均試験力をγとしてある。αは、次に詳述する線形的外分演算により、現在値を予測した点（予測現在値）を示している。換言すると、実際の測定時には時刻ａから時刻ｃまでの間に５００点くらいのデータがサンプルされ、同様に、時刻ｂから時刻ｃまでの間に５００点くらいのデータがサンプルされる。そこで、時間ａｂおよび時間ｂｃの間にサンプリングしたデータの平均値が、それぞれβおよびγとなる。

表示器１０に表示されている測定値は、正確にいうならば現在時刻の試験力ではなく、デジタルフィルタ２０（図３）などに起因した一定の時間遅れを有している。そこで本実施の形態では、平均試験力γおよび平均試験力βがそれぞれ点γ，βを表しているとしたとき、点αは、線分γβを３：１に外分する点であると定義する。すなわち、現在時刻における予測試験力αは、線分γβを３：１に外分することにより得られる外分点αに対応している、と定義する。

ここで再び、α，β，γがそれぞれ試験力を表しているとすると、
α＝γ＋（β−γ）・（３／２）
であるから、
α＝（３β−γ）÷２
と表記することができる。この式が意味するところは、
処理１：時刻ａと時刻ｂの間における平均試験力βの３倍を求め、且つ、時刻ｂと時刻ｃの間における平均試験力の平均値γを求める。
処理２：処理１で求めた３βからγを減算する。
処理３：処理２で求めた加算結果を２で割る。
という処理により、現在値を予測することである。

図５は、上記の処理１〜処理３をハードウェアで実現するための非巡回型デジタルフィルタであり、現在値予測フィルタ１２（図２参照）となる。本図において、直列に接続された遅延素子５１〜５８からそれぞれ出力された遅延信号は、タップ係数Ｋ１〜Ｋ８をそれぞれ有する乗算器６１〜６８に入力される。乗算器６１〜６８からそれぞれ出力された信号は、加算器７０に入力される。加算器７０から出力された加算結果は除算器７２に入力され、除算演算（÷２^３）が行われる。そして、除算器７２から予測現在値αが出力される。

ここで用いるタップ係数Ｋｎは次に示す通りである。
Ｋ１＝Ｋ２＝Ｋ３＝Ｋ４＝＋３
Ｋ５＝Ｋ６＝Ｋ７＝Ｋ８＝−１

なお、除算器７２を用いない場合には、タップ係数Ｋｎを
Ｋ１＝Ｋ２＝Ｋ３＝Ｋ４＝＋３／８
Ｋ５＝Ｋ６＝Ｋ７＝Ｋ８＝−１／８
とすることにより、加算器７０から予測現在値αが出力される。

現在値予測フィルタ１２は、図５に示すようなタップ構成に限定されないことは勿論である。例えば、図６に示すような１６タップとすることも可能である。図６において、８１〜８８および１０１〜１０８は遅延素子、９１〜９８および１１１〜１１８は乗算器、１００および１２０は加算器、１３０は加算器、１４０は除算器（除数＝２^８）である。

図６のタップ係数は、次の通りである。
Ｋ１＝３，Ｋ２＝２１，Ｋ３＝６３，Ｋ４＝１０５，Ｋ５＝１０５，Ｋ６＝６３，Ｋ７＝２１，Ｋ８＝３，Ｋ９＝−１，Ｋ１０＝−７，Ｋ１１＝−２１，Ｋ１２＝−３５，Ｋ１３＝−３５，Ｋ１４＝−２１，Ｋ１５＝−７，Ｋ１６＝−１。
本図の動作も図５と同様であるので、詳細な説明は省略する。

−実施の形態による作用・効果−
本実施の形態によれば、以下のような作用・効果を奏することができる。
（１）本実施の形態（図２，図５参照）では、試験片ＴＰに負荷する試験力を検出するロードセルＬＣから出力されたアナログ信号を離散的信号に変換するＡ／Ｄ変換器６と、この離散的信号を表す量子化データを順次入力し、現時点までに得られた直近４個の量子化データにそれぞれ第１のタップ係数Ｋ_Ｐ（ｐ＝１，２，３，４）を乗じる第１の乗算器６１〜６４と、直近４個の量子化データからさらに過去に遡って得られた４個の量子化データにそれぞれ第２の係数Ｋ_Ｓ（ｓ＝１，２，３，４）を乗じる第２の乗算器６５〜６７と、第１の乗算器６１〜６５から得られた４個の乗算結果Ｒ_Ｐと、第２の乗算器から得られた４個の乗算結果Ｒ_Ｓとを加算する加算器７０とを備え、加算器７０の出力に基づいてアナログ信号の予測現在値αを出力する構成としてあるので、ロードセル出力に重畳されているノイズ成分を除去すると同時に、過去の量子化データに基づいて線形的外挿による現在値予測を遅滞なく行うことができる。

（２）本実施の形態では、加算器７０の後段に除算器７２（除数ｄ＝８）を接続してあるので、除算器７２から予測現在値αを出力することができる。

（３）本実施の形態では、除算器７２の除数ｄが２の整数乗であるので、ハードウェアによるビットシフト処理だけで済むという利点がある。

（４）本実施の形態によれば、従来から知られている非循環型のデジタルフィルタを用いて予測現在値αを遅滞なく得ることができるので、その予測現在値αに応答した適切な帰還制御を実現することができる。

−実施の形態における変形例−
（１）図５および図６に示した実施の形態では除算器７２，除算器１４０を備えているが、タップ係数を変更することにより、この除算器７２，除算器１４０をなくすことも可能である。

（２）図５および図６に示したフィルタにおいては偶数個の遅延素子を用いているが、予測現在値を得るという目的に特化すれば、必ずしも遅延素子数を偶数にする必要はない。

（３）実施の形態における線形的外挿処理では、３：１の外分点を予測現在値としているが、外分比は３：１に限定されるものではない。使用するセンサの特性、あるいは、試験条件などに基づいて適宜変更することができる。

（４）実施の形態ではロードセルの現在出力値を予測するものであるが、ロードセル以外の試験力センサにも適用可能なことは勿論である。同様に、伸び計を含む変位センサにも適用することができる。また、試験片に限らず、その他の供試体にも適用することができる。

（５）上記の項目（１）〜（４）を全て組み合わせた材料試験機を構成することも可能である。その材料試験機は、次の構成ａ〜ｄを有する。
a：供試体の特性を検出するセンサから出力されたアナログ信号を離散的信号に変換する変換器。
ｂ：離散的信号を表す量子化データを順次入力し、現時点までに得られた直近Ｗ_１個（Ｗ_１は１以上の整数）の量子化データにそれぞれ第１の係数Ｋ_Ｐ（ｐ＝１，２，・・・，Ｗ_１）を乗じる第１の乗算器。
ｃ：直近Ｗ_１個の量子化データからさらに過去に遡って得られたＷ_２個の量子化データにそれぞれ第２の係数Ｋ_Ｓ（ｓ＝１，２，・・・，Ｗ_２）を乗じる第２の乗算器。
ｄ：第１の乗算器から得られたＷ_１個の乗算結果Ｒ_Ｐと、第２の乗算器から得られたＷ_２個の乗算結果Ｒ_Ｓとを加算する加算器を備え、この加算器からアナログ信号の予測現在値を出力する。

（６）上記の項目（５）には除算器を備えていないが、加算器の後段に除算器を設けることも可能である。すなわち、除数がｄである除算器を加算器の後段にさらに接続すると共に、第１の係数Ｋ_ＰをＺ_Ｐ（Ｚ_Ｐ＝Ｋ_Ｐ・ｄ）に変更し、且つ、第２の係数Ｋ_ＳをＺ_Ｓ（Ｚ_Ｓ＝Ｋ_Ｓ・ｄ）に変更することにより、除算器からアナログ信号の予測現在値を出力することができる。

（７）図２に示したブロック構成では、制御盤４２内に現在値予測フィルタ１２を含ませているが、試験力アンプ（ロードセルアンプ）内に現在値予測フィルタを組み込むことも可能である。同様に、伸び計アンプ内に現在値予測フィルタを組み込むことも可能である。

以上の説明はあくまで一例であり、本発明の特徴を損なわない限り、本発明は上述した実施の形態および変形例に限定されるものではない。
実施の形態と変形例の一つとを組み合わせること、もしくは、実施の形態と変形例の複数とを組み合わせることも可能である。
変形例同士をどのように組み合わせることも可能である。
さらに、本発明の技術的思想の範囲内で考えられる他の形態についても、本発明の範囲内に含まれる。

ＣＵケーブルユニット
ＬＣロードセル
ＫＫ伸び計
２プリアンプ
４アンチエリアシング処理用アナログフィルタ
６Ａ／Ｄ変換器
８試験力測定回路
１０表示器
１２現在値予測フィルタ
１４サーボモータ制御回路
１６クロスヘッド駆動機構
２０デジタルフィルタ
２１オフセット除去回路
２２オフセット設定部
２３乗算回路
２４ゲイン設定部
２５非線形補正回路
２６ＦＩＦＯメモリ
３２クロスヘッド
３４基台
３６クロスヨーク
３８上つかみ具
４０下つかみ具
４２制御盤
４４材料試験機
５１〜５８遅延素子
６１〜６８乗算器
７０加算器
７２除算器
８１〜８８，１０１〜１０８遅延素子
９１〜９８，１１１〜１１８乗算器
１００，１２０，１３０加算器
１４０除算器

Claims

供試体の特性を検出するセンサから出力されたアナログ信号を離散的信号に変換する変換手段と、
前記離散的信号を表す量子化データを順次入力し、現時点までに得られた直近Ｗ_１個（Ｗ_１は１以上の整数）の量子化データにそれぞれ第１の係数Ｋ_Ｐ（ｐ＝１，２，・・・，Ｗ_１）を乗じる第１の乗算手段と、
前記直近Ｗ_１個の量子化データからさらに過去に遡って得られたＷ_２個の量子化データにそれぞれ第２の係数Ｋ_Ｓ（ｓ＝１，２，・・・，Ｗ_２）を乗じる第２の乗算手段と、
前記第１の乗算手段から得られたＷ_１個の乗算結果Ｒ_Ｐと、前記第２の乗算手段から得られたＷ_２個の乗算結果Ｒ_Ｓとを加算する加算手段とを備え、
前記加算手段から前記アナログ信号の予測現在値を出力することを特徴とする材料試験機。
請求項１に記載の材料試験機において、
除数がｄである除算手段を前記加算手段の後段にさらに接続すると共に、
前記第１の係数Ｋ_ＰをＺ_Ｐ（Ｚ_Ｐ＝Ｋ_Ｐ・ｄ）に変更し、且つ、前記第２の係数Ｋ_ＳをＺ_Ｓ（Ｚ_Ｓ＝Ｋ_Ｓ・ｄ）に変更することにより、前記除算手段から前記アナログ信号の予測現在値を出力することを特徴とする材料試験機。
請求項１または２に記載の材料試験機において、
前記量子化データの個数Ｗ_１と、前記量子化データの個数Ｗ_２とを等しくすることを特徴とする材料試験機。
請求項２に記載の材料試験機において、
乗算器Ｋ１〜Ｋｎの係数の総和を２のｎ乗としたときには、前記除算手段としてビットシフト回路を用いることを特徴とする材料試験機。
供試体に負荷される試験力を検出する試験力センサが接続されたロードセルアンプ、および、供試体に生じる変位量を検出する変位センサが接続された伸び計アンプの少なくともいずれか一方から、請求項１または２に記載の予測現在値を出力することを特徴とする材料試験機。
請求項１ないし５のいずれか一項に記載の材料試験機において、
出力された予測現在値に応答して供試体に負荷する試験力を制御する帰還制御系をさらに有することを特徴とする材料試験機。