JP5104460B2 - 突起電極を有する基板の製造方法 - Google Patents

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Description

本発明は、突起電極を有する基板の製造方法に関する。
コンピュータシステム等に用いられる配線基板に、半導体チップの高密度実装や配線の微細化が要求されている。この要求に応えるために、半導体チップを配線基板に実装する様々な構造が提案されている(特許文献1〜3)。
半導体チップの高密度実装や配線の微細化に対応するために、半導体チップを配線基板に直接実装するフリップチップ実装が普及してきている。フリップチップ実装においては、半導体チップに設置された突起電極と、配線基板に設置された端子電極とを接合することにより、半導体チップが回路基板に実装される。
上述のフリップチップ実装では、半導体チップの突起電極と、配線基板の端子電極とを接続するために、一般に圧接接合が用いられる。圧接接合においては、半導体チップと配線基板との間の接着剤を硬化させると同時に荷重を印加し、突起電極を押し潰す。接着剤を硬化させるときの収縮力と、突起電極を押し潰したときの反発力とを利用して、突起電極と端子電極との電気的接続が確保される。
半導体チップの高性能化に伴って、突起電極の間隔が狭くなり、突起電極自体の寸法も小さくなる傾向にある。接合時に大きな荷重を印加する必要がある圧接接合では、突起電極を押し潰すことにより、相互に隣り合う電極同士の短絡が生じやすくなる。また、基板に反りが生じると、電気的接続領域以外の領域において半導体チップと回路基板との間隔が狭くなる。狭くなった部分にパーティクル等が挟み込まれると、半導体チップ上の回路が破損する場合もある。一方、接合時に印加する荷重を小さくして十分な間隔を確保しようとすると、突起電極を押し潰したときの反発力が不十分になり、電気的接続の確実性が低下する。
また、半導体チップと回路基板の材料の熱膨張率の違いにより、両者の接合部が破損してしまう場合もある。例えば、接合時には、半導体チップと回路基板とを昇温させ、その後降温させる必要がある。また、実装後も、半導体チップからの発熱により、昇温と降温とが繰り返される。
接合部分の破断の対策として、接合部に弾性率の低い樹脂バインダを有する金属粒子導電性接着剤を適用する方法が提案されている(特許文献4〜6)。接合部に樹脂バインダを用いる方法では、樹脂成分によって、電気的接続の信頼性が低下したり、密着力が弱くなることが懸念される。
半導体チップと回路基板との密着力を高めるために、接合材中の金属粒子と、半導体チップまたは回路基板の電極とを合金化する方法が提案されている(特許文献7)。接合時に荷重を印加したり、超音波を印加したりすることにより、合金化が図られる。ところが、安定して合金化層を形成することが困難である。
低温で溶融可能な金属接合材料を用いて、接合時に印加する荷重を小さくする方法が提案されている(特許文献8、9)。
特開昭53−79462号公報 特開2001−298049号公報 特開2005−158785号公報 特開平10−256304号公報 特開平9−246321号公報 特開2006−32412号公報 特開2002−271005号公報 特開平7−30243号公報 特開平10−51119号公報
電極の間隔が狭くなると、電極上に低融点金属層を安定して形成することが困難になる。
上記課題を解決する基板の製造方法は、
(a)表面にパッドが形成された基板の該表面に、該パッドを覆うように樹脂膜を形成する工程と、
(b)前記樹脂膜をエッチバックすることにより、前記パッドの上面を露出させる工程と、
(c)上面が露出した前記パッド、及び該パッドが形成されていない領域に残っている前記樹脂膜の上に、金属ナノ粒子を含む金属ペーストを塗布する工程と、
(d)前記基板を加熱することにより、前記金属ペーストに含有されていた金属を前記パッドの上面の上に凝集させる工程と
を有し、
前記パッドの上面における前記金属ペーストの濡れ性が、前記樹脂膜の表面における前記金属ペーストの濡れ性よりも高い

金属ペーストに含有されていた金属をパッド上に凝集させることにより、パッド上にのみ容易に突起電極を形成することができる。
図1A〜図1Fを参照して、実施例による基板の製造方法について説明する。
図1Aに示すように、配線基板10の表面に、複数のパッド11が形成されている。配線基板10は、例えば、樹脂製のパッケージ基板、インターポーザ等である。パッド11は、例えばCuパターンの表面をNi膜が覆い、その表面をAu膜が被覆した3層構造を有する。Cuパターンは、Cu膜をシード層として用い、Cuパターンを形成しない領域をレジストパターンで覆った後、Cuを電解めっきすることにより形成される。余分なシード層は、Cuの電解めっき後にエッチング除去される。Ni膜及びAu膜は、無電解めっきにより形成される。
パッド11の各々の平面形状は、例えば直径25μmの円形であり、相互に隣り合うパッド11の間隔は25μmである。
図1Bに示すように、配線基板10及びパッド11の上に樹脂膜15を形成する。以下、樹脂膜15の形成方法について説明する。
溶剤としてデカンを用いた濃度60重量%のポリブテンワニスを、スクリーン印刷法により、配線基板10及びパッド11の表面に塗布する。その後、100℃で1時間の熱処理を行うことにより、樹脂膜15が形成される。
なお、スクリーン印刷法に代えて、カーテンコート法、ロールコート法、スピンコート法等を用いてもよい。図1Bでは、樹脂膜15の上面がほぼ平坦になっている場合を示しているが、必ずしも平坦にする必要はない。パッド11の間の配線基板10の表面、及びパッド11の側面が、樹脂膜15で完全に被覆されるようにすればよい。
図1Cに示すように、酸素プラズマ16を用いて、パッド11の上面が露出するまで、樹脂膜15の表層部をアッシング(エッチバック)する。配線基板10の表面、及びパッド11の側面は、樹脂膜15で覆われたままである。プラズマ処理の条件は、例えば下記の通りである。
・パワー 300W
・圧力 13Pa
・酸素ガス流量 100sccm
図1Dに示すように、パッド11及び樹脂膜15の上に、金属ナノ粒子ペースト(導電性ナノ粒子ペースト)20を、スクリーン印刷法により塗布する。金属ナノ粒子ペースト20には、例えば溶媒としてエチレングリコールを用いた約80重量%のSnナノ粒子ペーストを用いることができる。なお、金属ナノ粒子ペースト20として、金属成分の含有量が20〜80重量%のはんだ粒子ペースト等を用いてもよい。また、スクリーン印刷法に代えて、カーテンコート法、ロールコート法等を採用してもよい。
金属ナノ粒子ペースト20を塗布した後、窒素雰囲気中で250℃、5分間の熱処理を行う。ポリブテンからなる樹脂膜15は疎水性であり、金属ナノ粒子ペースト20の溶媒であるエチレングリコールは親水性である。このため、金属ナノ粒子ペースト20がリフローしてパッド11の上に凝集する。この加熱温度は、配線基板10に用いられている絶縁樹脂の耐熱温度以下で、かつ金属ナノ粒子ペースト20がリフローし、樹脂膜15が分解される温度以上とすることが好ましい。
図1Eに示すように、パッド11の上に、Snからなる突起電極20aが形成される。突起電極20aの高さが4〜10μmになるように、金属ナノ粒子ペースト20の塗布量が調整されている。この熱処理時に、樹脂膜15が分解除去される。
パッド11の側面は、樹脂膜15で覆われていたため、パッド11の側面にはSnが付着せず、上面にのみ突起電極20aを形成することができる。このため、パッド11の間隔が狭くなっても、パッド間の短絡を防止することができる。
図1Fに示すように、半導体チップ30の表面に、複数の端子電極32が形成されている。半導体チップ30を配線基板10に対向させたとき、端子電極32は、配線基板10側のパッド11に対応する位置に配置されている。半導体チップ30を配線基板10に対向させて、フリップチップボンディングを行う。
上記実施例では、図1(C)に示した工程で、樹脂膜15に感光性レジスト材を用いて、露光及び現像のプロセスを適用することにより、パッド11の上面を露出させることも可能である。ところが、パッド11の感覚が狭くなると、露光時の位置合わせが困難である。上記実施例では、位置合わせを行うことなく、全面のプラズマ処理のみでパッド11の上面を露出させることができる。また、樹脂膜15に感光性レジスト材を用いた場合には、リフローのための加熱後にレジスト材の除去が困難になる。樹脂膜15に、リフロー時の熱処理温度で分解する材料を用いることにより、容易に樹脂膜15を除去することができる。また、溶剤に可溶な材料を用いると、樹脂膜15を、溶剤により容易に除去することができる。
上記実施例で用いた樹脂製の配線基板10には、耐熱性の観点から、ポリイミド樹脂、エポキシ樹脂、ビスマレイミド樹脂、マレイミド樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、オレフィン樹脂、フッ素含有樹脂、液晶ポリマ、ポリエーテルイミド樹脂、ポリエーテルエーテルケトン樹脂等の絶縁樹脂を用いることが好ましい。
樹脂膜15は、図1Eに示したリフロー時における熱処理温度で分解除去される性質を持つことが好ましい。一例として、樹脂膜15に、250℃の熱処理で分解し、揮発する樹脂を用いることが好ましい。また、有機溶剤で可溶な樹脂を用いてもよい。この場合には、リフロー処理後に、有機溶剤で樹脂膜15を溶解除去することができる。
また、上記実施例では、図1Dに示した樹脂膜15に疎水性のものを用い、金属ナノ粒子ペーストの溶媒に親水性のものを用いた。このため、金属ナノ粒子ペースト20をリフローさせて、パッド11上にのみ突起電極20aを形成することが容易である。逆に、樹脂膜15に親水性のものを用い、金属ナノ粒子ペーストの溶媒に疎水性のものを用いてもよい。より一般的には、パッド11の上面における導電性ナノペースト20の濡れ性が、樹脂膜15の上面における金属ナノ粒子ペースト20の濡れ性よりも高くなるような材料の組み合わせとすることが好ましい。
絶縁膜15に用いることが可能な疎水性材料として、ポリブテンの他に、ポリエチレン、ポリプロピレン、またはこれらの混合物等が挙げられる。親水性材料として、ポリビニルアルコール、ポリピロリジノン、またはこれらの混合物等が挙げられる。金属ナノ粒子ペーストに用いられる疎水性溶媒の例として、キシレン、シクロヘキサン、デカン、ドデカン、テトラデカン等が挙げられる。親水性溶媒の例として、グリセリンの他に、水、ジメチルスルホキシド、N−メチル−2−ピロリドン、ジメチルアセトアミド、N,N−ジメチルホルムアミド、エチレングリコール、ジオキサン等が挙げられる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例に基づいて、さらに下記の付記を開示する。
(付記1)(請求項1)
(a)表面にパッドが形成された基板の該表面に、該パッドを覆うように樹脂膜を形成する工程と、
(b)前記樹脂膜をエッチバックすることにより、前記パッドの上面を露出させる工程と、
(c)上面が露出した前記パッド、及び該パッドが形成されていない領域に残っている前記樹脂膜の上に、金属ペーストを塗布する工程と、
(d)前記基板を加熱することにより、前記金属ペーストに含有されていた金属を前記パッドの上面の上に凝集させる工程と
を有する突起電極を有する基板の製造方法。
(付記2)(請求項2)
前記パッドの上面における前記金属ペーストの濡れ性が、前記樹脂膜の表面における前記金属ペーストの濡れ性よりも高い請求項1に記載の突起電極を有する基板の製造方法。
(付記3)(請求項3)
前記工程(d)が、前記パッドが形成されていない領域に残っている前記樹脂膜を除去する工程を含む請求項1または2に記載の突起電極を有する基板の製造方法。
(付記4)(請求項4)
前記工程(d)において、前記基板の加熱により、前記樹脂膜が分解して除去される請求項1乃至3のいずれか1項に記載の突起電極を有する基板の製造方法。
(付記5)(請求項5)
前記工程(d)が、前記金属ペーストを凝集させた後、有機溶剤を用いて前記樹脂膜を除去する工程を含む請求項1乃至3のいずれか1項に記載の突起電極を有する基板の製造方法。
(付記6)
前記金属ペーストがはんだ微粒子を含む請求項1乃至5のいずれか1項に記載の突起電極を有する基板の製造方法。
(付記7)
前記工程(b)において、前記パッドの上面を露出させたとき、前記パッドの側面、及び該パッドが形成されていない領域の前記基板の表面が、前記樹脂膜で被覆されたままである請求項1乃至6のいずれか1項に記載の突起電極を有する基板の製造方法。
(1A)〜(1C)は、実施例による基板製造方法で製造される基板の製造途中段階における断面図である。 (1D)は、実施例による基板製造方法で製造される基板の製造途中段階における断面図であり、(1E)は、実施例による基板製造方法で製造された基板の断面図であり、(1F)は、基板に半導体チップを実装した状態の断面図である。
符号の説明
10 配線基板
11 パッド
15 樹脂膜
16 酸素プラズマ
20 金属ナノ粒子ペースト
20a 突起電極
30 半導体チップ
32 端子電極

Claims (5)

  1. (a)表面にパッドが形成された基板の該表面に、該パッドを覆うように樹脂膜を形成する工程と、
    (b)前記樹脂膜をエッチバックすることにより、前記パッドの上面を露出させる工程と、
    (c)上面が露出した前記パッド、及び該パッドが形成されていない領域に残っている前記樹脂膜の上に、金属ナノ粒子を含む金属ペーストを塗布する工程と、
    (d)前記基板を加熱することにより、前記金属ペーストに含有されていた金属を前記パッドの上面の上に凝集させる工程と
    を有し、
    前記パッドの上面における前記金属ペーストの濡れ性が、前記樹脂膜の表面における前記金属ペーストの濡れ性よりも高い、突起電極を有する基板の製造方法。
  2. 前記樹脂膜は疎水性材料で形成され、前記金属ペーストは親水性の溶媒を含む請求項1に記載の突起電極を有する基板の製造方法。
  3. 前記工程(d)が、前記パッドが形成されていない領域に残っている前記樹脂膜を除去する工程を含む請求項1または2に記載の突起電極を有する基板の製造方法。
  4. 前記工程(d)において、前記基板の加熱により、前記樹脂膜が分解して除去される請求項1乃至3のいずれか1項に記載の突起電極を有する基板の製造方法。
  5. 前記工程(d)が、前記金属ペーストを凝集させた後、有機溶剤を用いて前記樹脂膜を除去する工程を含む請求項1乃至3のいずれか1項に記載の突起電極を有する基板の製造方法。
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JPH07263846A (ja) * 1994-03-24 1995-10-13 Mitsui Mining & Smelting Co Ltd 半田ブリッジ防止方法
JP2001284786A (ja) * 2000-04-03 2001-10-12 Harima Chem Inc 半田バンプの形成方法
JP3734715B2 (ja) * 2001-03-23 2006-01-11 太陽誘電株式会社 電子部品実装方法及び実装構造及び実装体
JP5173214B2 (ja) * 2006-03-17 2013-04-03 パナソニック株式会社 導電性樹脂組成物とこれを用いた電極間の接続方法及び電子部品と回路基板の電気接続方法

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