JP5040765B2 - 半導体装置 - Google Patents
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Description
本発明の実施の形態1に係る半導体装置について、図1及び図2を参照して説明する。図1は、本実施の形態に係る半導体装置の構成を示す模式的な断面図である。ここでは、半導体装置の一例として、ゼーベック素子を用いた電力回生機能つきパワーアンプモジュールについて説明する。図2は、本実施の形態に係る半導体装置のゼーベック素子部の模式的な断面図である。なお、図1、図2においては、各部の詳細な構成は省略し、説明に必要な箇所のみを抽出して示している。
本発明の実施の形態2に係る半導体装置について、図3及び図4を参照して説明する。図3は、本実施の形態に係る半導体装置の構成を示す模式的な断面図である。ここでは、半導体装置の一例として、ペルチェ素子を用いた放熱機能つきパワーアンプモジュールについて説明する。図4は、本実施の形態に係る半導体装置に用いられるペルチェ素子部の模式的な断面図である。なお、図3、図4においては各部の詳細は省略し、説明に必要な箇所のみを抽出して示している。
本発明の実施の形態3に係る半導体装置について、図5を参照して説明する。図5は、本実施の形態に係る半導体装置の構成を示す模式的な断面図である。本実施の形態に係る半導体装置は、ゼーベック素子による電力回収機能、及びペルチェ素子による冷却機能を備えたパワーアンプモジュールである。図5に示すように、本実施の形態に係る半導体装置は、半導体チップ50、発熱源51、サーマルバンプ52、信号バンプ53、信号配線54、ゼーベック素子55、モジュール基板56、入力端子57、出力端子58、放熱部59、ペルチェ素子60を備えている。なお、半導体チップ30及びモジュール基板36のゼーベック素子部分以外の構成は公知の技術と同様であるので、その説明は省略する。また、本実施の形態における半導体装置の作製方法は、第1及び第2実施形態と同様であるため、省略する。
実施例1.
図1に示す実施の形態1に係る半導体装置において、半導体チップ10を厚さ150μmのSi基板とし、発熱源11をGaNFETとした。発熱源11となるGaNFETパワーアンプのサイズは、0.4mm×4mmである。図2のp型ゼーベック素子21としてp型ビスマス・テルル(Bi2Te3)を用い、n型ゼーベック素子22としてはn型ビスマス・テルル(Bi2Te3)を用いた。そして、p型ゼーベック素子21、n型ゼーベック素子22を接続したpn接合を50個直列に接続した。なお、図2においてpn接合は50個のうち4個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板16の材料は、一般的なガラスエポキシ(FR4)である。このモジュールにおいてパワーアンプを駆動したとき、本発明のゼーベック素子による電力回生を用いない通常のパワーアンプに比べて、効率が改善される。
図1に示す実施の形態1に係る半導体装置において、半導体チップ10を厚さ100μmのGaAs基板とし、発熱源11をGaAsFETとした。発熱源11となるGaAsFETパワーアンプのサイズは、1.0mm×5mmである。図2のp型ゼーベック素子21はp型シリコン・ゲルマニウム(SiGe)、n型ゼーベック素子22はn型シリコン・ゲルマニウム(SiGe)とした。p型ゼーベック素子21、n型ゼーベック素子22を接続したpn接合を100個直列に接続した。なお、図2においてpn接合は100個のうち4個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板16の材料は液晶ポリマーである。このモジュールにおいてパワーアンプを駆動したとき、本発明のゼーベック素子による電力回生を用いない通常のパワーアンプに比べて、効率が改善される。
図3に示す実施の形態2に係る半導体装置において、半導体チップ30を厚さ150μmのSi基板とし、発熱源31をGaNFETとした。発熱源31となるGaNFETパワーアンプのサイズは、0.4mm×4mmである。図4のp型ペルチェ素子41はp型ビスマス・テルル(Bi2Te3)、n型ペルチェ素子42はn型ビスマス・テルル(Bi2Te3)である。これらを接続したpn接合を50個直列に接続した。なお、図4においてpn接合は50個のうち4個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板の材料は一般的なガラスエポキシ(FR4)である。このモジュールにおいてパワーアンプを駆動したとき、本発明のペルチェ素子による冷却を用いない通常のパワーアンプに比べて、チャネル温度の上昇が抑制される。これによりパワーアンプの効率向上などに加えて信頼性も向上する。
図3に示す実施の形態2に係る半導体装置において、半導体チップ30を厚さ100μmのGaAs基板とし、発熱源31をGaAsFETとした。発熱源31となるGaAsFETパワーアンプのサイズは、1.0mm×5mmである。図4のp型ペルチェ素子41としてはp型シリコン・ゲルマニウム(SiGe)、n型ペルチェ素子42の材料はn型シリコン・ゲルマニウム(SiGe)である。これらを接続したpn接合を100個直列に接続した。なお、図4においてpn接合は100個のうち4個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板の材料は液晶ポリマーである。このモジュールにおいてパワーアンプを駆動したとき、本発明のペルチェ素子による冷却を用いない通常のパワーアンプに比べて、チャネル温度の上昇が抑制される。これによりパワーアンプの効率向上などに加えて信頼性も向上する。
図5に示す実施の形態3に係る半導体装置において、半導体チップ50を厚さ100μmのSi基板とし、発熱源51をGaNFETとした。発熱源51となるGaNFETパワーアンプのサイズは、0.4mm×4mmである。図示していないが、p型ゼーベック素子材料にはp型ビスマス・テルル(Bi2Te3)、n型ゼーベック素子材料にはn型ビスマス・テルル(Bi2Te3)を用いた。これらを接続したpn接合を100個直列に接続した。また、p型ペルチェ素子の材料としてp型ビスマス・テルル(Bi2Te3)、n型ペルチェ素子の材料としてn型ビスマス・テルル(Bi2Te3)を用い、これらを接続したpn接合を50個直列に接続した。モジュール基板56の材料は液晶ポリマーである。このモジュールにおいてパワーアンプを駆動したときに、本発明のゼーベック素子による電力回収とペルチェ素子による冷却を用いない通常のパワーアンプに比べて、効率が改善されるとともに素子の信頼性が向上する。
11、31、51 発熱源
12、32、52 サーマルバンプ
13、33、53 信号バンプ
14、34、54 信号配線
15、55 ゼーベック素子
15a、35a 高温側端子
15b、35b 低温側端子
16、36、56 モジュール基板
17、37、57 入力端子
18、38、58 出力端子
19、59 放熱部
21 p型ゼーベック素子
22 n型ゼーベック素子
23、43 高熱伝導絶縁層
24、44 pn接合部
25、45 np接合部
26、46 酸化シリコン
35、60 ペルチェ素子
39 プリント基板
40 筐体
41 p型ペルチェ素子
42 n型ペルチェ素子
Claims (6)
- 主表面に半導体素子が形成された半導体チップと、
前記半導体チップが金属バンプを介してフリップチップ実装されたモジュール基板と、
前記半導体チップの主表面の最高温度領域の近傍に設けられたサーマルバンプに接続された高温側端子と、低温側端子とを有する熱電変換素子と、
前記低温側端子に接続された放熱部と、
を備える半導体装置。 - 前記熱電変換素子は、前記モジュール基板に埋め込まれており、
前記高温側端子は、前記モジュール基板の前記半導体チップ側の表面に配置され、
前記低温側端子は、前記モジュール基板の前記半導体チップ側の面と反対側の表面に配置されていることを特徴とする請求項1に記載の半導体装置。 - 前記モジュール基板の厚みは、1mm以上であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記放熱部は、金属板、金属ヒートシンク、プリント配線板、筐体のうちの1つ若しくは2つ以上の組み合わせであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記熱電変換素子はゼーベック素子を含み、前記半導体素子で発生した熱を前記ゼーベック素子で起電力に変換し、前記起電力を前記半導体素子の電源回路に帰還させて再利用することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記熱電変換素子はペルチェ素子を含み、前記半導体素子で発生した熱を前記金属バンプを経由して前記ペルチェ素子に吸収させ、前記放熱部へ放出することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
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