JP4973109B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 122
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 229910000679 solder Inorganic materials 0.000 claims description 180
- 239000000463 material Substances 0.000 claims description 175
- 239000004020 conductor Substances 0.000 claims description 122
- 239000000843 powder Substances 0.000 claims description 44
- 239000012535 impurity Substances 0.000 claims description 38
- 239000002245 particle Substances 0.000 claims description 28
- 230000004907 flux Effects 0.000 claims description 23
- 238000005304 joining Methods 0.000 claims description 23
- 238000002844 melting Methods 0.000 claims description 23
- 230000008018 melting Effects 0.000 claims description 23
- 239000006071 cream Substances 0.000 claims description 22
- 239000007788 liquid Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 18
- 238000001816 cooling Methods 0.000 claims description 16
- 229910052718 tin Inorganic materials 0.000 claims description 15
- 229910052802 copper Inorganic materials 0.000 claims description 14
- 239000000654 additive Substances 0.000 claims description 11
- 230000000996 additive effect Effects 0.000 claims description 11
- 229910052759 nickel Inorganic materials 0.000 claims description 11
- 229910052797 bismuth Inorganic materials 0.000 claims description 8
- 229910052787 antimony Inorganic materials 0.000 claims description 7
- 229910052738 indium Inorganic materials 0.000 claims description 7
- 239000011812 mixed powder Substances 0.000 claims description 4
- 239000007790 solid phase Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 239000012071 phase Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 37
- 239000010949 copper Substances 0.000 description 26
- 239000002184 metal Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000000203 mixture Substances 0.000 description 9
- 229910007637 SnAg Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 3
- 239000000155 melt Substances 0.000 description 3
- 229910016347 CuSn Inorganic materials 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910008433 SnCU Inorganic materials 0.000 description 1
- 229910006913 SnSb Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/77—Apparatus for connecting with strap connectors
- H01L2224/7725—Means for applying energy, e.g. heating means
- H01L2224/77272—Oven
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
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Description
さらに、導体基板2の表面に半導体素子4の裏面電極(図示省略)がはんだ材料5を用いて接合されている。半導体素子4の表面電極(図示省略)は、ボンディングワイヤ6を介して導体基板2に電気的に接続されている。熱伝導体3は、半導体パッケージの図示しない冷却導体である金属基板にはんだ材料を用いて接合されている。この金属基板は、図示しない外部冷却体とコンパウンドなどで密着されている。
また、鉛フリーはんだ材料として、SnまたはSn合金からなる第1金属粉と、この第1金属粉よりも高い融点を持ち、CuまたはCu合金からなる第2金属粉とを含み、第1金属粉の含有割合が60質量%より大きく85質量%以下であり、第2金属粉の含有割合が15質量%以上で40質量%より小さい構成のものが公知である(例えば、特許文献1参照)。この特許文献1には、第1金属粉の平均粒径が3〜30μmであり、第2金属粉の平均粒径が5〜40μmであることと、はんだペーストにAgを多量に用いることが開示されている。
また、請求項5の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項6の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする。
また、請求項7の発明にかかる半導体装置の製造方法は、半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項8の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
さらに、請求項9の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする。
[発明の効果]
はんだ材料の粒子の大きさは、通常のクリームはんだと同様、5〜50μmで十分であるが、さらに微粒子化すれば、粒子相互の拡散およびはんだ材料の溶融が促進されるので、有効である。また、粒子径を5〜20μmにすることにより、フラックス内に粒子を均一に分散させることができる。
実施の形態1.
図1は、本発明の実施の形態1にかかる製造方法により製造された半導体装置の一例の要部を示す正面図である。図1に示すように、半導体素子14の裏面電極(図示省略)は、導体基板12の表面にSn3.5Ag0.5Cu接合部材17を介して接合されている。その半導体素子14の表面電極(図示省略)には、配線用導体16がSn20Ag20Cu0.4NiとSn3.5Ag0.5Cu0.07Ni0.01Geの各粉末を重量比65:35の混合粒によるクリームはんだ接合材料(第1はんだ材料)による接合層(接合部総合組成Sn14.2Ag13.2Cu0.28Ni 0.0035Ge)15を介して接合されている。ここで、配線用導体16と半導体素子14の表面電極(図示省略)は面接合しており、その接合面積は、従来のワイヤボンディング法によるワイヤの接着面積よりも大きい。本実施例におけるはんだ材料のNiの添加は、耐熱性向上、Geは接合性の改善をはかるためである。
前者の場合には、Ni,Fe,Coは1.0重量%以下、Geは0.1重量%以下、後者の場合には、Ni、Co、Sb、Fe、Ge、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下の割合で含むことが好ましい。
続いて、半導体素子14の表面電極の表面に、粒径が5〜20μmである第1はんだ材料(混合粒)(固相線の温度:220℃、液相線の温度:345℃)とフラックスを混合したクリームはんだを塗布する。半導体素子14の表面電極の表面には、はんだ接合を可能とするために、Niめっきが施されている。その後、塗布したクリームはんだに配線用導体16の被接合面が接触するように、半導体素子14の上に配線用導体16を置く。
なお、図2に示すように、導体基板12と半導体素子14の裏面電極を第1はんだ材料(混合粒、総合組成Sn14.2Ag13.2Cu0.28Ni 0.0035Ge)からなる接合部材15により接合し、半導体素子14の表面電極と配線用導体16をSn3.5Ag0.5Cu接合部材17により接合してもよい。この場合には、導体基板12の表面に、第1はんだ材料(混合粒)とフラックスを混合したクリームはんだを塗布し、その上に半導体素子14を置く。そして、半導体素子14の表面電極の表面に、第2はんだ材料Sn3.5Ag0.5Cu粒子を用いたはんだペーストを塗布し、その上に配線用導体16を置く。その状態で、電気炉で第1はんだ材料(混合粒)の固相線の温度(220℃)以上、かつ液相線の温度(345℃)以下で、さらに第2はんだ材料Sn3.5Ag0.5Cuのクリームはんだの溶融温度(220℃)以上の温度、例えば250℃に加熱した後、冷却すればよい。
図4は、本発明の実施の形態2にかかる製造方法により製造された半導体装置の一例の要部を示す正面図である。図4に示すように、実施の形態2では、半導体パッケージの外部冷却体への熱導体となる例えば金属基板よりなる熱伝導部材18の表面に、アルミナ等からなる絶縁基板11の裏面に設けられた熱伝導体13の裏面が第2はんだ材料Sn3.5Ag0.5Cuによる接合部材17を介して接合されている。そして、絶縁基板11の表面に設けられた、電気回路を兼ねる導体基板12の表面に、半導体素子14の裏面電極が第2はんだ材料Sn3.5Ag0.5Cuによる接合部材17を介して接合されている。半導体素子14の表面電極には、配線用導体16が第1はんだ材料(混合粒)15を介して接合されている。
14 半導体素子
15 第1のはんだ材料の粒子よりなる接合材料
17 第2のはんだ材料の粒子よりなる接合材料
Claims (9)
- 半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
- 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006273527A JP4973109B2 (ja) | 2006-10-05 | 2006-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006273527A JP4973109B2 (ja) | 2006-10-05 | 2006-10-05 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008091801A JP2008091801A (ja) | 2008-04-17 |
JP4973109B2 true JP4973109B2 (ja) | 2012-07-11 |
Family
ID=39375613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006273527A Active JP4973109B2 (ja) | 2006-10-05 | 2006-10-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4973109B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102717200A (zh) * | 2012-06-26 | 2012-10-10 | 高新锡业(惠州)有限公司 | 一种无铅软钎焊料及其制备方法 |
JP7338258B2 (ja) * | 2019-06-19 | 2023-09-05 | 株式会社レゾナック | 接合材評価方法、及び評価試験装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52127160A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor device |
JPH06269981A (ja) * | 1993-03-18 | 1994-09-27 | Tokuriki Honten Co Ltd | Ag系はんだ |
JPH08139243A (ja) * | 1994-11-07 | 1996-05-31 | Rohm Co Ltd | 半導体装置の製造方法 |
JPH0929480A (ja) * | 1995-07-19 | 1997-02-04 | Fujitsu Ltd | はんだペースト |
JPH11186712A (ja) * | 1997-12-24 | 1999-07-09 | Nissan Motor Co Ltd | はんだペーストおよび接続方法 |
JP2000343273A (ja) * | 1999-06-01 | 2000-12-12 | Fuji Electric Co Ltd | はんだ合金 |
JP3627591B2 (ja) * | 1999-10-07 | 2005-03-09 | 富士電機機器制御株式会社 | パワー半導体モジュールの製造方法 |
JP3782743B2 (ja) * | 2002-02-26 | 2006-06-07 | Tdk株式会社 | ハンダ用組成物、ハンダ付け方法および電子部品 |
EP1585614A4 (en) * | 2002-12-31 | 2008-07-30 | Motorola Inc | LEAD-FREE SOLDER PAST FROM A MIXED ALLOY |
JP2006287064A (ja) * | 2005-04-01 | 2006-10-19 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
-
2006
- 2006-10-05 JP JP2006273527A patent/JP4973109B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008091801A (ja) | 2008-04-17 |
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RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081215 |
|
RD04 | Notification of resignation of power of attorney |
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|
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