JP4973109B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4973109B2
JP4973109B2 JP2006273527A JP2006273527A JP4973109B2 JP 4973109 B2 JP4973109 B2 JP 4973109B2 JP 2006273527 A JP2006273527 A JP 2006273527A JP 2006273527 A JP2006273527 A JP 2006273527A JP 4973109 B2 JP4973109 B2 JP 4973109B2
Authority
JP
Japan
Prior art keywords
electrode
conductor
solder material
weight
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006273527A
Other languages
English (en)
Other versions
JP2008091801A (ja
Inventor
満男 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2006273527A priority Critical patent/JP4973109B2/ja
Publication of JP2008091801A publication Critical patent/JP2008091801A/ja
Application granted granted Critical
Publication of JP4973109B2 publication Critical patent/JP4973109B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/77Apparatus for connecting with strap connectors
    • H01L2224/7725Means for applying energy, e.g. heating means
    • H01L2224/77272Oven
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/84801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

この発明は、半導体装置の製造方法に関し、特に半導体素子の表面電極および裏面電極にそれぞれ配線用導体および導体基板が面接合した構成の半導体装置の製造方法に関する。
パワー半導体装置では、半導体素子で発生する熱をその裏面から放熱する構成となっている。図5は、従来のパワー半導体装置の要部を示す正面図である。図5において、符号1は絶縁基板であり、その表面に電気回路を兼ねる導体基板2が接合され、かつその裏面に図示しない冷却導体への熱伝導を担う熱伝導体3が接合されている。
さらに、導体基板2の表面に半導体素子4の裏面電極(図示省略)がはんだ材料5を用いて接合されている。半導体素子4の表面電極(図示省略)は、ボンディングワイヤ6を介して導体基板2に電気的に接続されている。熱伝導体3は、半導体パッケージの図示しない冷却導体である金属基板にはんだ材料を用いて接合されている。この金属基板は、図示しない外部冷却体とコンパウンドなどで密着されている。
半導体素子4は、通電時に熱を発生する。そして、半導体素子4と導体基板2の接合部が面接合であるため、その接合部には大きな熱ひずみが発生する。それによって、その接合部を構成するはんだ材料5は、過酷な使用環境下に置かれることになるので、そのはんだ材料には、高熱伝導性と熱疲労強度に優れた特性が要求される。そのような特性を備えたはんだ材料5として、従来、鉛入りの高温はんだ材料(溶融点290℃)が使用されていた。
しかし、近時、環境上の配慮から、鉛を含まない(鉛フリー)はんだ材料を用いることが要求されている。この温度に対応可能な鉛フリーはんだ材料としてAu−Sn合金があるが、高価であるため、実用的ではない。実用性の点から、鉛フリーはんだ材料としてSnAgはんだ材料(溶融点220℃)が適当である。
また、鉛フリーはんだ材料として、SnまたはSn合金からなる第1金属粉と、この第1金属粉よりも高い融点を持ち、CuまたはCu合金からなる第2金属粉とを含み、第1金属粉の含有割合が60質量%より大きく85質量%以下であり、第2金属粉の含有割合が15質量%以上で40質量%より小さい構成のものが公知である(例えば、特許文献1参照)。この特許文献1には、第1金属粉の平均粒径が3〜30μmであり、第2金属粉の平均粒径が5〜40μmであることと、はんだペーストにAgを多量に用いることが開示されている。
特開2003−245793号公報
近時、半導体パッケージの小型化、半導体素子の面積低減化に伴い、電流密度の増加が望まれている。また、半導体基板と導体基板の接合部の熱疲労信頼性および熱伝導性の一層の向上が望まれている。一方、従来のワイヤボンディング技術では、負荷電流レベルの限界にきており、パワーサイクル寿命の点でも、ボンディングワイヤと半導体素子の接合部の信頼性の要求が一層、厳しいものとなっている。
これらの対策として、半導体素子の表面の電流密度を均一化して温度分布の均一化を図るとともに、半導体素子の裏面側に加えて表面側からも熱を逃がす構造として、半導体素子の表面電極に配線用導体を面接合させてその接合面積を大きくすることが考えられる。この場合、配線用導体が銅材でできていると、半導体素子と配線用導体の間の熱膨張係数差が大きくなるため、その接合部の熱疲労に対する信頼性が厳しくなってしまう。
また、半導体素子の表面電極と配線用導体の接合、および半導体素子の裏面電極と導体基板の接合に、同じような接合温度を有するはんだ材料を用いて同時に接合する場合、その接合温度に加熱したときに半導体素子の上下ではんだ材料が溶融した状態となる。そのため、はんだの表面張力によって半導体素子や配線用導体が動きやすくなってしまい、半導体素子や配線用導体の接合位置の精度が低くなるという問題点がある。
また、SnAgはんだ材料(溶融点220℃)は、鉛入りの高温はんだ95Pb5Sn(溶融点290℃)よりも耐熱性が低いという問題点がある。一方、金属の接合材料としてAgろうが公知である。しかし、Agろうの接合温度が800〜900℃と高く、半導体素子の耐熱性、接合後の熱応力および剛性が高いことによる、ヒートサイクル・パワーサイクル時に半導体素子に及ぼす熱応力の影響などから望ましくない。
この発明は、上述した従来技術による問題点を解消するため、鉛フリーはんだ材料を用いて、耐熱性や熱疲労性に優れた接合部を実現することができる半導体装置の製造方法を提供することを目的とする。また、この発明は、鉛フリーはんだ材料を用いて、半導体素子の表面電極に配線用導体を面接合させるとともに、半導体素子を高い位置精度で導体基板に接合させることができる半導体装置の製造方法を提供することを目的とする。
上述した問題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置の製造方法は、半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末の混粒フラックスによりクリーム状としたはんだ材料よりなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と前記第1の導体、および前記第2の電極と前記第2の導体を、Ag10-20重量%, Cu2-20重量%を有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末の混粒フラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末の混粒フラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする。
また、請求項4の発明にかかる半導体装置の製造方法は、半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項5の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項6の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする。
また、請求項7の発明にかかる半導体装置の製造方法は、半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
また、請求項8の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする。
さらに、請求項9の発明にかかる半導体装置の製造方法は、半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする。
[発明の効果]
SnAg系のはんだ材料は、被接合材がCuである場合、はんだ材料中にCuが添加されていれば、被接合材からのCuの溶出を抑制することができるとともに、はんだ接合部の強度を向上させる効果があり、SnCu系やSnSb系のはんだ材料と比較して、接合性や信頼性の点で優れている。SnAg系はんだ材料では、Agの含有割合が70質量%に至るまで、共晶反応を有し、固相線の温度は221℃である。また、完全に液化する液相線の温度は、Agの含有量が増加するとともに上昇する。
はんだ材料は固相線にて液化が開始するが、SnAg系はんだ材料の固体状態のミクロ組織が粗い場合には、金属組織の濃度分布により、液化している部分と固体部分が不均一に存在しやすくなり、固相線以上の広い温度範囲において、固液共存状態が粗い状態で存在しやすくなる。そのため、はんだ材料と被接合材との界面における接合反応を生じさせるには、接合温度として高温側までの加熱が必要となる。
Ag10〜20重量%, Cu 2〜20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末の混粒から成るはんだ材料とすることにより、Sn−Ag−Cu3元共晶組成付近の組成のもの(代表的には、Sn3.5Ag0.5Cu)よりも耐熱性が向上する。はんだ材料が微細な粒子で構成されていれば、その粒子内の成分濃度分布が少なく、また、成分拡散が生じやすいので、固相線以上の温度において均一に液化が生じやすくなり、比較的低温側で接合することができる。
この発明では、SnAg系はんだ材料のAgの含有割合の下限は、3.5質量%Agに共晶組成を有し、必要な固液共存温度範囲を有する液相線の温度である300℃に相当する10質量%である。Agの含有割合が20質量%以上であっても接合可能であるが、接合作業性として望ましい250〜300℃付近での液化程度から、Agの含有割合の上限は20質量%であるのが適当である。さらに、Cu単独の量としては、接合部内におけるCuSn化合物の生成を容易とするため、下限2%とし、Cuが多過ぎると、CuSnの持つ強度が高く脆い性質が支配的となるため、Cu20%を上限とする。
また、固相線と液相線の温度範囲が広い場合、接合温度において固液共存状態となるので、はんだ材料の粘性が高い。それによって、接合作業中に半導体素子や配線用導体の動きが生じにくくなり、半導体素子や配線用導体を精度よく接合することができる。
はんだ材料の粒子の大きさは、通常のクリームはんだと同様、5〜50μmで十分であるが、さらに微粒子化すれば、粒子相互の拡散およびはんだ材料の溶融が促進されるので、有効である。また、粒子径を5〜20μmにすることにより、フラックス内に粒子を均一に分散させることができる。
本発明にかかる半導体装置の製造方法によれば、鉛フリーはんだ材料を用いて、階層はんだが可能となり、また、耐熱性を有するはんだ材料の接合と代表的鉛フリーはんだであるSnAg系はんだ材料の接合との同時接合が可能であり、温度耐熱性や熱疲労性に優れた接合部を実現することができるという効果を奏する。また、鉛フリーはんだ材料を用いて、半導体素子の表面電極に配線用導体を面接合させるとともに、半導体素子を高い位置精度で導体基板に接合させることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。以下の実施の形態の説明および図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態1.
図1は、本発明の実施の形態1にかかる製造方法により製造された半導体装置の一例の要部を示す正面図である。図1に示すように、半導体素子14の裏面電極(図示省略)は、導体基板12の表面にSn3.5Ag0.5Cu接合部材17を介して接合されている。その半導体素子14の表面電極(図示省略)には、配線用導体16がSn20Ag20Cu0.4NiとSn3.5Ag0.5Cu0.07Ni0.01Geの各粉末を重量比65:35の混合粒によるクリームはんだ接合材料(第1はんだ材料)による接合層(接合部総合組成Sn14.2Ag13.2Cu0.28Ni 0.0035Ge)15を介して接合されている。ここで、配線用導体16と半導体素子14の表面電極(図示省略)は面接合しており、その接合面積は、従来のワイヤボンディング法によるワイヤの接着面積よりも大きい。本実施例におけるはんだ材料のNiの添加は、耐熱性向上、Geは接合性の改善をはかるためである。
Sn20Ag20Cu0.4Niの粉末には、Niの代わりにCo、Fe、Geのうち少なくとも一種類の添加元素を含有させることができ、Sn3.5Ag0.5Cu0.07Ni0.01Geの粉末には、Ni、Geの代わりにCo、Fe、Sb、Bi及びInのうち、少なくとも1種類の添加元素を含有させることができる。
前者の場合には、Ni,Fe,Coは1.0重量%以下、Geは0.1重量%以下、後者の場合には、Ni、Co、Sb、Fe、Ge、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下の割合で含むことが好ましい。
次に、本発明の実施の形態1にかかる半導体装置の製造方法について説明する。まず、導体基板12の表面に、Sn3.5Ag0.5Cu粒子(粒子径:20〜50μm、溶融温度:220℃)を用いたはんだペーストを、例えば100μmの厚さに塗布する。そして、そのはんだペーストに接触するように、導体基板12の上に半導体素子14を置く。
続いて、半導体素子14の表面電極の表面に、粒径が5〜20μmである第1はんだ材料(混合粒)(固相線の温度:220℃、液相線の温度:345℃)とフラックスを混合したクリームはんだを塗布する。半導体素子14の表面電極の表面には、はんだ接合を可能とするために、Niめっきが施されている。その後、塗布したクリームはんだに配線用導体16の被接合面が接触するように、半導体素子14の上に配線用導体16を置く。
その状態で、導体基板12、半導体素子14および配線用導体16を電気炉に入れ、第1はんだ材料(混合粒)の固相線の温度(220℃)以上、かつ液相線の温度(345℃)以下で、さらにSn3.5Ag0.5Cuのクリームはんだの溶融温度(220℃)以上の温度、例えば250℃に加熱する。その際、Sn3.5Ag0.5Cu粒子を用いたはんだペーストは溶融する。一方、第1はんだ材料(混合粒)とフラックスを混合したクリームはんだは、固液共存の状態となる。その後、冷却して、溶けたはんだを凝固させる。それによって、導体基板12に半導体素子14がSn3.5Ag0.5Cu接合部材17を介して接合されるとともに、半導体素子14に配線用導体16が第1はんだ材料(混合粒)による接合部15を介して接合され、図1に示す構成の半導体装置が得られる。
ここで、Sn3.5Ag0.5Cu粒子を用いたはんだペーストは一旦溶融した後に固化するため、溶融前の形態は粒子を用いたペーストに限らない。例えばSn3.5Ag0.5Cuのシート状のはんだを用いてもよい。
なお、図2に示すように、導体基板12と半導体素子14の裏面電極を第1はんだ材料(混合粒、総合組成Sn14.2Ag13.2Cu0.28Ni 0.0035Ge)からなる接合部材15により接合し、半導体素子14の表面電極と配線用導体16をSn3.5Ag0.5Cu接合部材17により接合してもよい。この場合には、導体基板12の表面に、第1はんだ材料(混合粒)とフラックスを混合したクリームはんだを塗布し、その上に半導体素子14を置く。そして、半導体素子14の表面電極の表面に、第2はんだ材料Sn3.5Ag0.5Cu粒子を用いたはんだペーストを塗布し、その上に配線用導体16を置く。その状態で、電気炉で第1はんだ材料(混合粒)の固相線の温度(220℃)以上、かつ液相線の温度(345℃)以下で、さらに第2はんだ材料Sn3.5Ag0.5Cuのクリームはんだの溶融温度(220℃)以上の温度、例えば250℃に加熱した後、冷却すればよい。
また、図3に示すように、導体基板12と半導体素子14の裏面電極、および半導体素子14の表面電極と配線用導体16の両方を第1はんだ材料(混合粒)接合部材15により接合してもよい。この場合には、導体基板12の表面に、第1はんだ材料(混合粒)とフラックスを混合したクリームはんだを塗布し、その上に半導体素子14を置く。そして、半導体素子14の表面電極の表面に、同じクリームはんだを塗布し、その上に配線用導体16を置く。その状態で、電気炉で第1はんだ材料(混合粒)の固相線の温度(220℃)以上、かつ液相線の温度(345℃)以下、例えば250℃に加熱した後、冷却すればよい。
実施の形態1によれば、第1はんだ材料(混合粒)の固相線と液相線の間の温度で、第1はんだ材料(混合粒)の液化が均一に生じやすいので、比較的低温側ではんだ接合を行うことができる。従って、はんだ接合部の耐熱性が向上し、また、熱疲労強度が向上する。また、加熱したときに、第1はんだ材料(混合粒)を含むクリームはんだが固液共存の状態となり、高い粘性を有するので、半導体素子14と配線用導体16の相互の動きが抑制される。従って、半導体素子14および配線用導体16を高い位置精度で接合することができる。
実施の形態2.
図4は、本発明の実施の形態2にかかる製造方法により製造された半導体装置の一例の要部を示す正面図である。図4に示すように、実施の形態2では、半導体パッケージの外部冷却体への熱導体となる例えば金属基板よりなる熱伝導部材18の表面に、アルミナ等からなる絶縁基板11の裏面に設けられた熱伝導体13の裏面が第2はんだ材料Sn3.5Ag0.5Cuによる接合部材17を介して接合されている。そして、絶縁基板11の表面に設けられた、電気回路を兼ねる導体基板12の表面に、半導体素子14の裏面電極が第2はんだ材料Sn3.5Ag0.5Cuによる接合部材17を介して接合されている。半導体素子14の表面電極には、配線用導体16が第1はんだ材料(混合粒)15を介して接合されている。
次に、本発明の実施の形態2にかかる半導体装置の製造方法について説明する。まず、熱伝導部材18の表面に、第2はんだ材料Sn3.5Ag0.5Cu粒子(粒子径:20〜50μm、溶融温度:220℃)を用いたクリームはんだを塗布する。そして、そのクリームはんだに絶縁基板11の熱伝導体13が接触するように、熱伝導部材18の上に絶縁基板11を置く。
続いて、絶縁基板11の導体基板12の表面に、同じ第2はんだ材料Sn3.5Ag0.5Cu粒子を用いたクリームはんだを塗布する。そして、そのクリームはんだに接触するように、導体基板12の上に半導体素子14を置く。さらに、半導体素子14の表面電極の表面に、粒径が5〜20μmである第1はんだ材料(混合粒)(固相線の温度:220℃、液相線の温度:345℃)とフラックスを混合したクリームはんだを塗布する。半導体素子14の表面電極の表面には、はんだ接合を可能とするために、Niめっきが施されている。その後、塗布したクリームはんだに配線用導体16の被接合面が接触するように、半導体素子14の上に配線用導体16を置く。
その状態で、熱伝導部材18、絶縁基板11、半導体素子14および配線用導体16を電気炉に入れ、例えば250℃に加熱する。その際、Sn3.5Ag0.5Cu粒子を用いたクリームはんだは溶融する。一方、第1はんだ材料(混合粒)とフラックスを混合したクリームはんだは、固液共存の状態となる。その後、冷却して、溶けたはんだを凝固させる。それによって、熱伝導部材18に絶縁基板11が第2はんだ材料Sn3.5Ag0.5Cu接合部材17を介して接合され、かつ導体基板12に半導体素子14がSn3.5Ag0.5Cu接合部材17を介して接合され、さらに半導体素子14に配線用導体16が第1はんだ材料(混合粒)による接合部材15を介して接合され、図4に示す構成の半導体装置が得られる。
なお、導体基板12と半導体素子14の裏面電極を第1はんだ材料(混合粒)による接合部材15により接合し、半導体素子14の表面電極と配線用導体16を第2はんだ材料Sn3.5Ag0.5Cu接合部材17により接合してもよいし、導体基板12と半導体素子14の裏面電極、および半導体素子14の表面電極と配線用導体16の両方を第1はんだ材料(混合粒)による接合部材15により接合してもよい。さらに、熱伝導部材18と絶縁基板11を第1はんだ材料(混合粒)15により接合してもよい。実施の形態2によれば、実施の形態1と同様の効果が得られる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、はんだ接合温度は、250℃に限らず、第1はんだ材料(混合粒)の固相線の温度以上で、かつ第1はんだ材料(混合粒)の液相線の温度よりも低く、さらに第2はんだ材料Sn3.5Ag0.5Cu粒子を用いたはんだペーストまたはクリームはんだの溶融温度以上の温度であればよい。
以上のように、本発明にかかる半導体装置の製造方法は、半導体素子の表面電極と配線用導体が面接合された構成を有する半導体装置に有用であり、特に、通電時の発熱量が多いパワー半導体装置に適している。
本発明の実施の形態1にかかる製造方法により製造された半導体装置の一例の要部を示す正面図である。 本発明の実施の形態1にかかる製造方法により製造された半導体装置の別の例の要部を示す正面図である。 本発明の実施の形態1にかかる製造方法により製造された半導体装置のさらに別の例の要部を示す正面図である。 本発明の実施の形態2にかかる製造方法により製造された半導体装置の一例の要部を示す正面図である。 従来の半導体装置の要部を示す正面図である。
符号の説明
12,16 導体
14 半導体素子
15 第1のはんだ材料の粒子よりなる接合材料
17 第2のはんだ材料の粒子よりなる接合材料

Claims (9)

  1. 半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  4. 半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  5. 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  6. 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、さらにNi 1重量%以下(0を含まず)、Co 1重量%以下(0を含まず)、Fe 1重量%以下(0を含まず)、Ge 0.1重量%以下(0を含まず)のうち、少なくとも1種類の添加元素を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  7. 半導体素子の電極に導体を接合するにあたって、前記電極と前記導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介して貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  8. 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体、および前記第2の電極と第2の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状としたはんだ材料からなる接合材料を介してそれぞれ貼り合わせる工程と、前記はんだ材料の固相線の温度以上で、かつ液相線の温度よりも低い温度で加熱して半溶融、固液共存状態とし、その後冷却して、接合固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
  9. 半導体素子の第1の面および第2の面にそれぞれ第1の電極および第2の電極が設けられ、該第1の電極および第2の電極にそれぞれ第1の導体および第2の導体を接合するにあたって、前記第1の電極と第1の導体を、Ag10-20重量%, Cu2-20重量%を含有し、残部がSnおよび不可避的不純物からなる第1の粉末と、Ag 4重量%以下(0を含まず)、Cu 2重量%以下(0を含まず)、さらにCu、Ni、Co、Fe、Ge、Sb、BiおよびInのうち、少なくとも1種類の添加元素を合計で2重量%以下(0を含まず)を含有し、残部がSnおよび不可避的不純物からなる第2の粉末との混粒をフラックスによりクリーム状とした第1のはんだ材料よりなる第1の接合材料を介して貼り合わせるとともに、前記第2の電極と第2の導体を、鉛を含まない第2のはんだ材料よりなる第2の接合材料を介して貼り合わせる工程と、前記第1のはんだ材料の固相線の温度以上で、かつ前記第1のはんだ材料の液相線の温度よりも低く、さらに前記第2のはんだ材料の溶融温度以上の温度で加熱することにより、第1のはんだ材料が半溶融、固液共存状態とするとともに、前記第2のはんだ材料を溶かす工程と、その後冷却して、前記第1および第2のはんだ材料を固化させる工程と、を含むことを特徴とする半導体装置の製造方法。
JP2006273527A 2006-10-05 2006-10-05 半導体装置の製造方法 Active JP4973109B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006273527A JP4973109B2 (ja) 2006-10-05 2006-10-05 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006273527A JP4973109B2 (ja) 2006-10-05 2006-10-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008091801A JP2008091801A (ja) 2008-04-17
JP4973109B2 true JP4973109B2 (ja) 2012-07-11

Family

ID=39375613

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006273527A Active JP4973109B2 (ja) 2006-10-05 2006-10-05 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4973109B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102717200A (zh) * 2012-06-26 2012-10-10 高新锡业(惠州)有限公司 一种无铅软钎焊料及其制备方法
JP7338258B2 (ja) * 2019-06-19 2023-09-05 株式会社レゾナック 接合材評価方法、及び評価試験装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52127160A (en) * 1976-04-19 1977-10-25 Toshiba Corp Semiconductor device
JPH06269981A (ja) * 1993-03-18 1994-09-27 Tokuriki Honten Co Ltd Ag系はんだ
JPH08139243A (ja) * 1994-11-07 1996-05-31 Rohm Co Ltd 半導体装置の製造方法
JPH0929480A (ja) * 1995-07-19 1997-02-04 Fujitsu Ltd はんだペースト
JPH11186712A (ja) * 1997-12-24 1999-07-09 Nissan Motor Co Ltd はんだペーストおよび接続方法
JP2000343273A (ja) * 1999-06-01 2000-12-12 Fuji Electric Co Ltd はんだ合金
JP3627591B2 (ja) * 1999-10-07 2005-03-09 富士電機機器制御株式会社 パワー半導体モジュールの製造方法
JP3782743B2 (ja) * 2002-02-26 2006-06-07 Tdk株式会社 ハンダ用組成物、ハンダ付け方法および電子部品
EP1585614A4 (en) * 2002-12-31 2008-07-30 Motorola Inc LEAD-FREE SOLDER PAST FROM A MIXED ALLOY
JP2006287064A (ja) * 2005-04-01 2006-10-19 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2008091801A (ja) 2008-04-17

Similar Documents

Publication Publication Date Title
US5229070A (en) Low temperature-wetting tin-base solder paste
JP5142999B2 (ja) クリームはんだ及び電子部品のはんだ付け方法
TWI505899B (zh) A bonding method, a bonding structure, and a method for manufacturing the same
JP4539980B2 (ja) 半導体装置およびその製造方法
JP4722751B2 (ja) 粉末はんだ材料および接合材料
US10157877B2 (en) Semiconductor device and manufacturing method of semiconductor device
WO2013132942A1 (ja) 接合方法、接合構造体およびその製造方法
JP2009060101A (ja) 電子機器
JP6713106B2 (ja) 鉛フリーはんだ合金、はんだ材料及び接合構造体
WO2006075459A1 (ja) はんだペースト、及び電子装置
JP6281916B2 (ja) はんだ材料および接合構造体
WO2013132953A1 (ja) 接合方法、電子装置の製造方法、および電子部品
JP3832151B2 (ja) 鉛フリーはんだ接続構造体
JP2018511482A (ja) 混成合金ソルダペースト
JP3353662B2 (ja) はんだ合金
JP4135268B2 (ja) 無鉛はんだ合金
TW200826266A (en) Modified solder alloys for electrical interconnects, methods of production and uses thereof
WO2005119755A1 (ja) はんだ付け方法、ダイボンディング用はんだペレット、ダイボンディングはんだペレットの製造方法および電子部品
JP4635715B2 (ja) はんだ合金およびそれを用いた半導体装置
JP4959539B2 (ja) 積層はんだ材およびそれを用いたはんだ付方法ならびにはんだ接合部
JP5169354B2 (ja) 接合材料及びそれを用いた接合方法
JP2006287064A (ja) 半導体装置およびその製造方法
JPS595065B2 (ja) ベリリウムを基材とする部品のろう付け継手
JP4973109B2 (ja) 半導体装置の製造方法
JP5758242B2 (ja) 鉛フリー接合材料

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081215

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120326

R150 Certificate of patent or registration of utility model

Ref document number: 4973109

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150420

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250