JP4962193B2 - チップ型電子部品及びその製造方法 - Google Patents
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Description
w2≦w3
であることが好ましく、
w2<w3
であることがより好ましい。
S1=4×w1×w4
となる。ここで、「電極長」とは、W又はTを定義する方向における長さを指す。第2の実装面22に形成された端子電極41c〜44cの合計面積も同じである。
S2=2×w3×T
となる。第2の側面32に形成された端子電極43b,44bの合計面積も同じである。
21,22,102 実装面
31〜34,104 側面
41a〜44a,41b〜44b,41c〜44c,112,114 端子電極
50 回路基板
51 半田
52,53 電極パターン
60,110 角部
70 積層部
71,72 磁性体基板
80 端子
106,108,106,208 スパッタマスク
106a,108a,208b 開口
206a 本体パターン
206b 突出パターン
C1,C2 コイル
Claims (3)
- 少なくとも第1の面及び前記第1の面と隣接する第2の面に端子電極が形成され、前記第1の面に形成された前記端子電極の合計面積が前記第2の面に形成された前記端子電極の合計面積よりも大きいチップ型電子部品の製造方法であって、
第1の幅を有する本体パターン及び前記第1の幅よりも狭い第2の幅を有する突出パターンを含む開口を持った第1のスパッタマスクを用い、前記本体パターンの全面を前記第1の面上に位置させ、前記突出パターンの一部を前記第1の面と前記第2の面との所定の角部に位置させた状態で、前記第1の面に前記端子電極をスパッタリングする工程と、
前記第1の幅よりも狭い第3の幅を有する開口を持った第2のスパッタマスクを用い、前記開口の一部を前記所定の角部に位置させた状態で、前記第2の面に前記端子電極をスパッタリングする工程とを備え、
前記角部における前記第2の幅が前記角部における前記第3の幅よりも狭いことを特徴とするチップ型電子部品の製造方法。 - 前記第1の面は、実装時において回路基板と平行となる実装面であることを特徴とする請求項1に記載のチップ型電子部品の製造方法。
- 前記端子電極にメッキを施す工程をさらに備えることを特徴とする請求項1又は2に記載のチップ型電子部品の製造方法。
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