JP4954431B2 - 可変遅延を与えるオーディオ／ビデオ・システム並びに方法 - Google Patents
可変遅延を与えるオーディオ／ビデオ・システム並びに方法 Download PDFInfo
- Publication number
- JP4954431B2 JP4954431B2 JP2003021287A JP2003021287A JP4954431B2 JP 4954431 B2 JP4954431 B2 JP 4954431B2 JP 2003021287 A JP2003021287 A JP 2003021287A JP 2003021287 A JP2003021287 A JP 2003021287A JP 4954431 B2 JP4954431 B2 JP 4954431B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- digital signal
- audio
- signal
- video
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
- H04N21/4341—Demultiplexing of audio and video streams
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
- H04N21/2368—Multiplexing of audio and video streams
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/426—Internal components of the client ; Characteristics thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
- G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
- G11B2220/2537—Optical discs
- G11B2220/2562—DVDs [digital versatile discs]; Digital video discs; MMCDs; HDCDs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、オーディオ／ビデオ・システムに関し、より詳細には、信号経路に可変量の遅延を導入して、オーディオ信号とビデオ信号を正確に同期させることのできるオーディオ／ビデオ・システム並びに方法に関する。
【０００２】
【従来の技術】
ディジタル・テレビジョン信号受信機などのオーディオ／ビデオ・システムは、ＭＰＥＧデコーディングなど様々なタイプのビデオ処理を採用することが多く、これらのビデオ処理は、ビデオ信号経路に処理遅延を導入するものである。付随するオーディオ信号経路をビデオ信号経路と同期させるためには、オーディオ信号経路も同様の遅延を受けなければならない。このような遅延がオーディオ信号経路に与えられない場合、番組（ｐｒｏｇｒａｍ：プログラム）視聴中にオーディオ出力とビデオ出力が同期しないという点で、望ましくない同期問題が生じる。すなわち、適切な量の遅延がオーディオ信号経路に与えられない場合、番組視聴中にはっきりわかる「リップ・シンク」（ｌｉｐ ｓｙｎｃ：音声同期、画面内の動きと音声が一致して再現される状態）問題が生じることがある。
【０００３】
信号経路に遅延を導入する手法の１つは、所望の遅延に対応する幾つかのフリップフロップまたは他の遅延デバイスを直列に配置して使用するものである。しかし、この手法は、遅延が一般に所定の用途に対して固定であるという点で制限される。従って、この手法は、様々な遅延の範囲を実現することができない。さらに、このような手法は、大きな遅延の実現には必ずしも適するとは限らず、特に、ハードウェアおよび関連コストを追加することを極力避けなければならない消費者用電子機器の用途では適さないものである。
【０００４】
信号処理方式が異なれば、ビデオ信号経路に導入される遅延の量も異なる場合があり、従って、オーディオ信号経路中にも対応する異なる量の遅延が必要になる。例えば、あるチャネル（ｃｈａｎｎｅｌ）またはソース（ｓｏｕｒｃｅ）上のあるビデオ・フォーマットをデコードするときに導入される遅延は、別のチャネルまたはソース上の別のビデオ・フォーマットをデコードするときに導入される遅延とは異なる場合がある。
【０００５】
さらに、この２つの遅延の差が大きく、そのため広範囲の遅延をオーディオ信号経路に追加することが必要な場合もある。
【０００６】
【発明が解決しようとする課題】
従って、ハードウェアの必要条件を大きく増加させずに、前述の問題を回避し、それにより広い遅延範囲を実現する遅延実現方法が必要とされている。本発明は、これらおよび他の問題点を解決しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の一態様において、オーディオ／ビデオ・システムを開示する。例示的な一実施形態によると、このオーディオ／ビデオ・システムは、第１のディジタル信号に第１の遅延を与えるための第１の手段を備える。また、第２のディジタル信号に可変の第２の遅延を与えて、第２のディジタル信号を第１のディジタル信号と時間整合させるための第２の手段を備える。第２の手段は、第２のディジタル信号を選択的に記憶するため、且つ第２のディジタル信号を先入れ先出し（ｆｉｒｓｔ−ｉｎ，ｆｉｒｓｔ−ｏｕｔ）方式で出力して第２のディジタル信号に可変の第２の遅延を与えるためのアドレス指定可能なメモリ手段を備える。
【０００８】
本発明の別の態様において、第１のディジタル信号を第２のディジタル信号と同期させる方法を開示する。例示的な一実施形態によると、この方法は、第１のディジタル信号に第１の遅延を与えるステップと、第２のディジタル信号に可変の第２の遅延を与えて、第２のディジタル信号を第１のディジタル信号と時間整合させるステップとを含む。可変の第２の遅延は、第２のディジタル信号を選択的にアドレス指定可能なメモリ内に記憶するステップと、第２のディジタル信号をアドレス指定可能なメモリから先入れ先出し方式で出力するステップとを含むステップにより、第２のディジタル信号に与えられる。
【０００９】
本発明の実施形態に関する以下の記述を添付の図面と共に参照すると、本発明の前述のおよび他の特徴および利点、並びにそれらを達成する方式がより明らかになり、本発明がよりよく理解されるであろう。
【００１０】
本明細書に述べる例示は、本発明の好ましい実施形態を例示するものであり、このような例示は、本発明の範囲を任意の態様において限定して解釈すべきではない。
【００１１】
【発明の実施の形態】
ここで図面、より具体的には図１を参照すると、本発明により可変遅延を与えることのできるオーディオ／ビデオ・システム１００の関連部分が示してある。例示および説明だけの目的で、図１のオーディオ／ビデオ・システム１００は、テレビジョン信号受信機の一部を表す。ただし、後に本明細書で説明するように、本発明は他のタイプのオーディオ／ビデオ・システムに適用することもできる。
【００１２】
図１に示すように、オーディオ／ビデオ・システム１００は、信号入力端子１０、チューナ２０、中間周波数（ＩＦ）処理回路３０、マルチプレクサ４０、ビデオ処理回路５０、マルチプレクサ６０、オーディオ処理回路７０、およびオーディオ遅延回路８０を備える。オーディオ／ビデオ・システム１００のこれらの要素は、例えば、１つまたは複数の集積回路（ＩＣ）および／または他のデバイスとして組み込んでもよい。
【００１３】
例示的な動作モードによると、信号入力端子１０は、外部信号ソースから無線周波数（ＲＦ）入力信号を受信する。例示的な一実施形態によると、ＲＦ入力信号はオーディオ成分とビデオ成分を含み、例えば、地上、ケーブル、衛星、または他のタイプのブロードキャスト（ｂｒｏａｄｃａｓｔ）を介して供給されるものである。チューナ２０は、信号入力端子１０からＲＦ入力信号を受け取り、それに対して信号同調動作を実行して、オーディオ成分とビデオ成分を有するアナログ出力信号を生成する。
【００１４】
ＩＦ処理回路３０は、チューナ２０からアナログ出力信号を受け取り、それに対して周波数ダウンコンバージョン（ｄｏｗｎ ｃｏｎｖｅｒｓｉｏｎ）を実行して、周波数変換されたアナログのオーディオ信号成分とビデオ信号成分を生成する。例示的な一実施形態によると、ＩＦ処理回路３０は、ビデオ信号成分を０〜５ＭＨｚの周波数帯で生成し、オーディオ信号成分を０〜１００ｋＨｚの周波数帯で生成する。むろん、本発明により他の周波数帯を利用することもできる。
【００１５】
マルチプレクサ４０は、ＩＦ処理回路３０からビデオ信号成分を受け取るが、１つまたは複数の外部ソースから１つまたは複数の補助ビデオ入力を受け取るようにも適合される。図１には明示していないが、マルチプレクサ４０は、例えばプロセッサ（図示せず）から供給される切換え制御信号を介して、特定のビデオ信号を選択的に出力するように制御することもできる。
【００１６】
ビデオ処理回路５０は、マルチプレクサ４０からアナログ・ビデオ信号出力を受け取り、それに対して１つまたは複数のビデオ処理機能を実行する。例示的な一実施形態によると、ビデオ処理回路５０は、アナログ・ビデオ信号をベースバンド・ディジタル・ビデオ・ビットストリーム（ｂａｓｅｂａｎｄ ｄｉｇｉｔａｌ ｖｉｄｅｏ ｂｉｔｓｔｒｅａｍ）に復調し、このビデオ・ビットストリームに対して、ＭＰＥＧデコーディング（ｄｅｃｏｄｉｎｇ）および／または他の機能など、１つまたは複数のディジタル処理機能（ｄｉｇｉｔａｌ ｐｒｏｃｅｓｓｉｎｇ ｆｕｎｃｔｉｏｎ）を実行する。このようなディジタル処理機能に続いて、処理したビデオ・ビットストリームを再びアナログ・フォーマットに変換し、次の処理に向けて出力する。
【００１７】
図１に示すように、ビデオ処理回路５０は、１つまたは複数の処理機能を実行することにより、ビデオ信号経路に処理遅延ΔＴを導入する。具体的には、ビデオ処理回路５０のディジタル処理機能は、ビデオ・ビットストリームに処理遅延を与えるが、この処理遅延は、本明細書に述べるように、オーディオ出力信号とビデオ出力信号との適切な時間整合（すなわち同期）を達成するために、対応するオーディオ・ビットストリーム中で補償されなければならない。後で図２を参照しながら、シリアル・データ遅延の概念に関して、さらに詳細に本明細書で説明する。
【００１８】
マルチプレクサ６０は、ＩＦ処理回路３０からオーディオ信号成分を受け取るが、マルチプレクサ４０に供給される補助ビデオ入力に対応する１つまたは複数の補助オーディオ入力を受け取るようにも適合される。マルチプレクサ６０もまた、例えばプロセッサ（図示せず）から供給される切換え制御信号を介して、特定のオーディオ信号を選択的に出力するように制御することができる。
【００１９】
オーディ処理回路７０は、マルチプレクサ６０からアナログ・オーディオ信号出力を受け取り、それに対して１つまたは複数のオーディオ処理機能を実行する。例示的な一実施形態によると、オーディオ処理回路７０は、アナログ・オーディオ信号をＩ２Ｓ（ｉｎｔｅｒ−ＩＣ ｓｏｕｎｄ）仕様に準拠するディジタル・オーディオ・ビットストリームに変換し、このオーディオ・ビットストリームに対して、音量制御、高音制御、低音制御、トーン制御、および／または他の機能など、１つまたは複数のディジタル処理機能を実行する。ただし、これらのディジタル処理機能の実行前または実行後に、オーディオ・ビットストリームはオーディオ遅延回路８０に直列に入力され、オーディオ遅延回路８０は、所定の遅延をオーディオ・ビットストリームに与えて、このオーディオ・ビットストリームを、ビデオ処理回路５０によって処理された対応するビデオ・ビットストリームと時間整合させる。このようにして、得られるオーディオ出力信号と対応するビデオ出力信号との同期を達成することができ、それにより、前述の番組視聴中の「リップ・シンク」問題を回避することができる。
【００２０】
具体的には、オーディオ遅延回路８０は、オーディオ処理回路７０からオーディオ・ビットストリーム（ＳＤＩ）を直列に受け取り、所定の遅延をそれに与えて出力オーディオ・ビットストリーム（ＳＤＯ）を生成する。これは、受け取ったオーディオ・ビットストリーム（ＳＤＩ）の遅延バージョン（ｄｅｌａｙｅｄｖｅｒｓｉｏｎ）である。後で図３に関して本明細書で説明するが、オーディオ遅延回路８０は、受け取ったオーディオ・ビットストリーム（ＳＤＩ）に所定の遅延を与えて、それにより遅延した出力オーディオ・ビットストリーム（ＳＤＯ）を生成するように、遅延選択信号を介してプログラム可能であり、クロック信号（ＳＣＬＫ）に従ってクロック制御される。図１に示すように、遅延した出力オーディオ・ビットストリーム（ＳＤＯ）は、オーディオ処理回路７０に戻され、そこで場合によって処理され（このような処理が遅延の前に実行されない場合）、アナログ・フォーマットに変換され、次の処理に向けて左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号として出力される。
【００２１】
図２を参照すると、シリアル・データ遅延の概念を一般的に示す図２００が示してある。図２に示すように、１ビットのシリアル・データ入力（シリアル・データ・イン（ＳＤＩ））が、Ｘ段の遅延を受けて、１ビットのシリアル・データ出力（シリアル・データ・アウト（ＳＤＯ））が生成される。ＳＤＯはＳＤＩの遅延バージョンである。ここで、遅延量Δｔは、遅延の段数を適用可能なクロック周波数で割った数に等しい。例えば、クロック周波数が１．５ＭＨｚで遅延が５６Ｋ段と仮定すると、遅延Δｔは３７．３ミリ秒に等しい。本明細書でさらに詳細に説明するが、本発明は、シリアル・データ遅延の概念を利用して、オーディオ出力信号とビデオ出力信号が正確に時間整合できるようにする。
【００２２】
次に、図３を参照すると、図１のオーディオ遅延回路８０をさらに詳細に示すものである。図３に示すように、オーディオ遅延回路８０は、シリアル−パラレル変換器８２、ランダム・アクセス・メモリ（ＲＡＭ）８４、アドレス発生器（ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｏｒ）８６、およびパラレル−シリアル変換器８８を備える。オーディオ遅延回路８０のこれらの要素は、例えば１つまたは複数のＩＣに組み込んでもよい。
【００２３】
例示的な動作モードによると、シリアル−パラレル変換器８２は、オーディオ処理回路７０（図１参照）から１ビットのシリアル・オーディオ・ビットストリーム（ＳＤＩ）を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、シリアル・ビットストリーム（ＳＤＩ）を３２ビットのパラレル信号に変換する。例示的な一実施形態によると、この３２ビットのパラレル信号はＩ２Ｓオーディオ仕様に準拠し、１６ビットは左（Ｌ）チャネル・オーディオ・サンプルを表し、他の１６ビットは右（Ｒ）チャネル・オーディオ・サンプルを表す。ただし、当然のことながら、本発明の原理は他のオーディオ仕様および／またはプロトコルに適用することができる。また、例示的な一実施形態によると、クロック信号（ＳＣＬＫ）は周波数１．５ＭＨｚを呈するが、他の周波数を利用することもできる。例えば、クロック信号（ＳＣＬＫ）に周波数３．０７ＭＨｚを利用することもできる。
【００２４】
シリアル−パラレル変換器８２によって生成された３２ビットのパラレル信号は、アドレス発生器８６の制御の下でＲＡＭ８４に対して書込みおよび読取りされて、書込み／読取り動作の間に所定の遅延が生成される。アドレス発生器８６はアドレス・カウンタ（図示せず）を有し、アドレス・カウンタは、ＲＡＭ８４の、データの書込みおよび読取りが行われる部分を定める。例示的な一実施形態によると、ＲＡＭ８４は、３２行（ｒｏｗ）、１７６０列（ｃｏｌｕｍｎ）のアドレス指定可能なメモリ・セルを含み、アドレス発生器８６の制御の下に先入れ先出し方式で動作する。
【００２５】
アドレス発生器８６は、遅延選択信号の論理状態に基づいて所定の遅延を制御するようにプログラムされる。例示的な一実施形態によると、遅延選択信号は、プロセッサ（図示せず）によって生成される３ビットの信号であり、ＩＣ間バスを介してアドレス発生器８６に供給される。後で述べるように、遅延選択信号の生成は、異なる様々な方式で制御することができる。
【００２６】
例示的な一実施形態によると、遅延選択信号の生成は、所望の遅延選択を示すユーザ入力に基づいて制御することができる。例えば、ユーザは、（例えばオンスクリーン・メニューに応答してリモート・コントロールを介して）オーディオ／ビデオ・システム１００に入力を供給することができ、これによりプロセッサ（図示せず）は、特定の論理状態の遅延選択信号を生成する。このようにして、ユーザは、例えば、番組視聴中にオーディオ出力信号とビデオ出力信号との間に所望の程度の時間整合が存在するようになるまで、遅延期間を選択的にインクリメント（ｉｎｃｒｅｍｅｎｔ：増加）および／またはデクリメント（ｄｅｃｒｅｍｅｎｔ：減少）させることができる。
【００２７】
別の例示的な実施形態によると、遅延選択信号の生成は、オーディオ／ビデオ入力ソースに基づいて制御することもできる。例えば、オーディオ／ビデオ・システム１００は、種々のオーディオ／ビデオ・ソースからの補助入力（図１参照）を選択することに対応することができる。このようなソースは、異なるオーディオ／ビデオ・タイミング方式を有する場合があり、そのため補償が必要である。従って、オーディオ／ビデオ・システム１００は、プロセッサ（図示せず）を利用して、選択されたオーディオ／ビデオ入力ソースに基づいて、遅延選択信号を生成してその論理状態を制御することができる。例えば、プロセッサ中でルックアップ・テーブルを使用して、選択されたオーディオ／ビデオ入力ソースに基づいて遅延を最も適切なレベルに設定することができる。
【００２８】
別の例示的な実施形態によると、遅延選択信号の生成は、測定された遅延に基づいて制御することができる。例えば、オーディオ／ビデオ・システム１００は、オーディオ信号とビデオ信号との間の遅延を測定して、測定した遅延を表す出力信号をプロセッサ（図示せず）に供給する回路（図示せず）を採用することができる。次いで、プロセッサは、この出力信号に基づいて、遅延選択信号を生成してその論理状態を制御することができる。このようにすると、オーディオ／ビデオ・システム１００は、どんなユーザ遅延選択からも、または選択された入力ソースからも独立して、遅延を自動制御することができる。遅延選択信号の生成はまた、本明細書に明記したこれらの方式以外の方式で制御することもできる。
【００２９】
アドレス発生器８６は、遅延選択信号を内部に記憶し、遅延選択信号の論理状態に基づいてＲＡＭ８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定して、特定の遅延を生成する。すなわち、アドレス発生器８６は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４の、シリアル−パラレル変換器８２からの３２ビット・パラレル信号の書込みおよび読取りが行われる部分（すなわちアドレス）を選択的に定める。データの書込みおよび読取りが行われるＲＡＭ８４の部分を定めることにより、書込み／読取り動作の間に所望の遅延が生成される。以下の表１に、遅延選択信号（３ビット信号とする）についての取り得る論理状態、およびこれらの論理状態に対応する例示的な遅延量を例示する。
【表１】
【００３０】
表１に示すように、本発明の例示的な一実施形態では、４．７ミリ秒刻みで遅延を生成し、最大遅延は３７．６ミリ秒である。具体的には、表１に示す最大遅延は、ちょうど２つのビデオ・フィールドに亘る遅延に対応する。先に本明細書で説明したように、アドレス発生器８６は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４の、データの書込みおよび読取りが行われる部分を定め、書込み／読取り動作の間に特定の遅延が生成される。やはり、先に本明細書で説明したように、遅延は、遅延の段数を適用可能なクロック周波数で割った数に等しい（図２の説明を参照）。
【００３１】
表１に示した例示的な実施形態によると、４．７ミリ秒の遅延を生成するためには、アドレス発生器８６は、ＲＡＭ８４の１７６０列のうち２２０列（すなわち１／８）だけに対してデータの書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定する。すなわち、遅延の段数（すなわち３２行×２２０列＝７０４０段）を適用可能なクロック周波数（すなわち１．５ＭＨｚ）で割った数は、４．７ミリ秒に等しい。同様に、９．４ミリ秒の遅延を生成するには、アドレス発生器８６は、ＲＡＭ８４の１７６０列のうち４４０列（すなわち１／４）だけに対してデータの書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定する。すなわち、遅延の段数（すなわち３２行×４４０列＝１４０８０段）を適用可能なクロック周波数（すなわち１．５ＭＨｚ）で割った数は、９．４ミリ秒に等しい。このようにして、最大遅延３７．６ミリ秒を生成するときだけ、ＲＡＭ８４全体（すなわち３２行１７６０列のすべて）に対して書込みおよび読取りを行う。
【００３２】
表１は、本発明の好ましい例示的な一実施形態を示しているが、ＲＡＭ８４の構成および／またはサイズ、遅延選択信号を表すビットの数、および／またはクロック信号（ＳＣＬＫ）の周波数などのパラメータを調整することにより、表１に示した遅延量とは異なる遅延量を生成することができることを理解されたい。
【００３３】
パラレル−シリアル変換器８８は、ＲＡＭ８４から読み取られた、遅延した３２ビットのパラレル信号を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、パラレル信号を１ビットのシリアル・ビットストリーム（ＳＤＯ）に変換し、これを出力してオーディオ処理回路７０（図１参照）に戻す。先に本明細書で説明したように、オーディオ処理回路７０は、オーディオ遅延回路８０によってオーディオ・ビットストリームに遅延が与えられる前に、オーディオ・ビットストリームを処理する場合がある（例えば音量制御、高音制御、低音制御、トーン制御、および／または他の機能）。その場合、オーディオ処理回路７０は、遅延したオーディオ・ビットストリーム（ＳＤＯ）をアナログ・フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号として出力して、次の処理に移す。
【００３４】
あるいは、オーディオ・ビットストリームが遅延の前にディジタル処理されない場合、オーディオ処理回路７０は、遅延したオーディオ・ビットストリーム（ＳＤＯ）に対してこのような処理機能を実行し、次いで得られたオーディオ・ビットストリームをアナログ・フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号として出力して、次の処理に移す。このようにして、左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号を、ビデオ処理回路５０（図１参照）から出力される対応するビデオ信号出力と正確に同期させることができる。
【００３５】
図４を参照すると、本発明を実施するための例示的なステップを示すフローチャート４００が示してある。例示および説明のために、図４のステップは、図１および図３のオーディオ遅延回路８０に関して述べる。従って、図４のステップは例示的なものに過ぎず、本発明を任意の形態において制限するものではない。
【００３６】
ステップ４０１で、オーディオ遅延回路８０のシリアル−パラレル変換器８２は、オーディオ処理回路７０からの入力として１ビットのオーディオ・ビットストリーム（ＳＤＩ）を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、入力シリアル・ビットストリーム（ＳＤＩ）を３２ビットのパラレル信号に変換する。ステップ４０２で、アドレス発生器８６は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定する。先に本明細書で述べたように、遅延選択信号の生成は、異なる様々な方式で制御することができる。やはり、先に本明細書で説明したように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定することにより、ＲＡＭ８４の、３２ビットのパラレル信号の書込みおよび読取りが行われる部分を制御する。従って、ＲＡＭ８４についてのアドレス・カウンタ限界を設定することにより、書込み／読取り動作の間に所望の遅延が達成される。
【００３７】
次に、ステップ４０３で、アドレス発生器８６のアドレス・カウンタ限度に基づいて３２ビットのパラレル信号の書込みおよび読取りをＲＡＭ８４に対して行って、所望の遅延を生成する。例えば、１４．１ミリ秒の遅延を生成するには、アドレス発生器８６は、ＲＡＭ８４の１７６０列のうち６６０列（すなわち３／８）だけに対して３２ビットのパラレル信号の書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定する。同様に、３７．６ミリ秒の遅延を生成するには、アドレス発生器８６は、ＲＡＭ８４の１７６０列すべてに対して３２ビットのパラレル信号の書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定する。先に本明細書で説明したように、３２ビットのパラレル信号は、ＲＡＭ８４に対して先入れ先出し方式で書き込まれ読み取られる。
【００３８】
次いで、ステップ４０４で、パラレル−シリアル変換器８８は、ＲＡＭ８４から読み取られた遅延済みの３２ビット・パラレル信号を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、パラレル信号を１ビットのシリアル・ビットストリーム（ＳＤＯ）に変換し、これを出力してオーディオ処理回路７０に戻す。
【００３９】
本明細書で述べたように、オーディオ・ビットストリームに所定の遅延を与え、オーディオ・ビットストリームを対応するビデオ・ビットストリームに時間整合させる。このようにして、得られるオーディオ出力信号と対応するビデオ出力信号との同期を達成することができ、それにより、前述の番組視聴中の「リップ・シンク」問題を回避することができる。ただし、本発明の原理は、この例示的な実施形態に限定されるものではなく、ある信号を別の信号と時間整合させる状況に一般に適用することができる。例えば、本発明を利用して、ビデオ信号経路に遅延を導入し、対応するオーディオ信号経路中の処理遅延を補償することもできる。
【００４０】
本発明は、表示デバイス付きまたは表示デバイスなしの様々なオーディオ／ビデオ・システムに特に適用可能である。従って、本明細書で使用する「オーディオ／ビデオ・システム」という語句は、様々なタイプのシステムまたは装置を含むものである。これらには、表示デバイスを備えるテレビジョン・セットまたはモニタや、セットトップ・ボックス、ビデオ・カセット・レコーダ（「ＶＣＲ」）、ディジタル多用途ディスク（「ＤＶＤ」）プレーヤ、ビデオ・ゲーム・ボックス、パーソナル・ビデオ・レコーダ（「ＰＶＲ」）または他のオーディオ／ビデオ・システムなど、表示デバイスを備えない場合のあるシステムまたは装置が含まれるが、これらに限定されない。
【００４１】
好ましい設計を有するものとして本発明を述べたが、本発明は、本開示の趣旨および範囲の内でさらに変更することもできる。従って、本明細書は、本発明の一般原理を用いた本発明のどんな変形、使用、適合もカバーするものである。さらに、本明細書は、本発明の関係する技術分野における周知のまたは慣例の実施に含まれ、且つ本発明の特許請求の範囲に含まれる、本開示からの逸脱もカバーするものとする。
【００４２】
以下に本発明の実施態様を例示する。
（１）第１のディジタル信号に対する第１の遅延値を決定するための第１の手段（５０）と、
第２のディジタル信号に可変の第２の遅延を与えて、前記第２のディジタル信号を前記第１のディジタル信号と時間整合させるための第２の手段（８０）とを備えるオーディオ／ビデオ・システム（１００）であって、前記第２の手段（８０）が、前記第２のディジタル信号を、前記第１のディジタル信号に対する前記第１の遅延の決定値に基づいて、メモリ手段（８４）内に選択的に記憶するため、且つ前記第２のディジタル信号を先入れ先出し方式で出力して前記第２のディジタル信号に前記可変の第２の遅延を与えるためのアドレス指定可能なメモリ手段（８４）を備える、オーディオ／ビデオ・システム（１００）。
（２）前記第１のディジタル信号がビデオ・データを含む、（１）に記載のオーディオ／ビデオ・システム（１００）。
（３）前記第２のディジタル信号がオーディオ・データを含む、（１）に記載のオーディオ／ビデオ・システム（１００）。
（４）前記第２の手段（８０）がさらに、前記アドレス指定可能なメモリ手段（８４）についてのアドレス・カウンタ限界を設定することによって前記可変の第２の遅延を制御するためのアドレス生成手段（８６）を備える、（１）に記載のオーディオ／ビデオ・システム（１００）。
（５）前記可変の第２の遅延がユーザ遅延選択に基づいて制御される、（１）に記載のオーディオ／ビデオ・システム（１００）。
（６）前記可変の第２の遅延が、前記第１および第２のディジタル信号に関連する入力ソースに基づいて制御される、（１）に記載のオーディオ／ビデオ・システム（１００）。
（７）前記可変の第２の遅延が、前記第１の遅延値と、関連するクロック周波数とに基づいて制御される、（１）に記載のオーディオ／ビデオ・システム（１００）。
（８）第１のディジタル信号を第２のディジタル信号と同期させる方法であって、
前記第１のディジタル信号に対する第１の遅延値を決定するステップと、
前記第２のディジタル信号に可変の第２の遅延を与えて、前記第２のディジタル信号を前記第１のディジタル信号と同期させるステップとを含み、
前記可変の第２の遅延が、
前記第２のディジタル信号を、前記第１のディジタル信号に対する前記第１の遅延の決定値に基づいて、選択的にアドレス指定可能なメモリ（８４）内に記憶するステップと、
前記第２のディジタル信号を前記アドレス指定可能なメモリ（８４）から先入れ先出し方式で出力するステップとを含むステップにより、前記第２のディジタル信号に与えられる方法。
（９）前記第１のディジタル信号がビデオ・データを含む、（８）に記載の方法。
（１０）前記第２のディジタル信号がオーディオ・データを含む、（８）に記載の方法。
（１１）前記アドレス指定可能なメモリ手段（８４）についてのアドレス・カウンタ限界を設定することによって前記可変の第２の遅延を制御するステップをさらに含む、（８）に記載の方法。
（１２）前記可変の第２の遅延がユーザ遅延選択に基づいて制御される、（８）に記載の方法。
（１３）前記可変の第２の遅延が、前記第１および第２のディジタル信号に関連する入力ソースに基づいて制御される、（８）に記載の方法。
（１４）前記制御が、前記第１の遅延の前記値と、関連するクロック周波数とに基づく、（１１）記載の方法。
【図面の簡単な説明】
【図１】本発明により可変遅延を供給することのできるオーディオ／ビデオ・システムの関連部分の図である。
【図２】シリアル・データ遅延の概念を一般的に示す図である。
【図３】図１のオーディオ遅延回路の詳細をさらに供給する図である。
【図４】本発明を実施するための例示的なステップを示すフローチャートである。
【符号の説明】
１００ オーディオ／ビデオ・システム
１０ 信号入力端子
２０ チューナ
３０ 中間周波数（ＩＦ）処理回路
４０、６０ マルチプレクサ
５０ ビデオ処理回路
７０ オーディオ処理回路
８０ オーディオ遅延回路
８２ シリアル−パラレル変換器８２
８４ ＲＡＭ
８６ アドレス発生器
８８ パラレル−シリアル変換器
【発明の属する技術分野】
本発明は、一般に、オーディオ／ビデオ・システムに関し、より詳細には、信号経路に可変量の遅延を導入して、オーディオ信号とビデオ信号を正確に同期させることのできるオーディオ／ビデオ・システム並びに方法に関する。
【０００２】
【従来の技術】
ディジタル・テレビジョン信号受信機などのオーディオ／ビデオ・システムは、ＭＰＥＧデコーディングなど様々なタイプのビデオ処理を採用することが多く、これらのビデオ処理は、ビデオ信号経路に処理遅延を導入するものである。付随するオーディオ信号経路をビデオ信号経路と同期させるためには、オーディオ信号経路も同様の遅延を受けなければならない。このような遅延がオーディオ信号経路に与えられない場合、番組（ｐｒｏｇｒａｍ：プログラム）視聴中にオーディオ出力とビデオ出力が同期しないという点で、望ましくない同期問題が生じる。すなわち、適切な量の遅延がオーディオ信号経路に与えられない場合、番組視聴中にはっきりわかる「リップ・シンク」（ｌｉｐ ｓｙｎｃ：音声同期、画面内の動きと音声が一致して再現される状態）問題が生じることがある。
【０００３】
信号経路に遅延を導入する手法の１つは、所望の遅延に対応する幾つかのフリップフロップまたは他の遅延デバイスを直列に配置して使用するものである。しかし、この手法は、遅延が一般に所定の用途に対して固定であるという点で制限される。従って、この手法は、様々な遅延の範囲を実現することができない。さらに、このような手法は、大きな遅延の実現には必ずしも適するとは限らず、特に、ハードウェアおよび関連コストを追加することを極力避けなければならない消費者用電子機器の用途では適さないものである。
【０００４】
信号処理方式が異なれば、ビデオ信号経路に導入される遅延の量も異なる場合があり、従って、オーディオ信号経路中にも対応する異なる量の遅延が必要になる。例えば、あるチャネル（ｃｈａｎｎｅｌ）またはソース（ｓｏｕｒｃｅ）上のあるビデオ・フォーマットをデコードするときに導入される遅延は、別のチャネルまたはソース上の別のビデオ・フォーマットをデコードするときに導入される遅延とは異なる場合がある。
【０００５】
さらに、この２つの遅延の差が大きく、そのため広範囲の遅延をオーディオ信号経路に追加することが必要な場合もある。
【０００６】
【発明が解決しようとする課題】
従って、ハードウェアの必要条件を大きく増加させずに、前述の問題を回避し、それにより広い遅延範囲を実現する遅延実現方法が必要とされている。本発明は、これらおよび他の問題点を解決しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の一態様において、オーディオ／ビデオ・システムを開示する。例示的な一実施形態によると、このオーディオ／ビデオ・システムは、第１のディジタル信号に第１の遅延を与えるための第１の手段を備える。また、第２のディジタル信号に可変の第２の遅延を与えて、第２のディジタル信号を第１のディジタル信号と時間整合させるための第２の手段を備える。第２の手段は、第２のディジタル信号を選択的に記憶するため、且つ第２のディジタル信号を先入れ先出し（ｆｉｒｓｔ−ｉｎ，ｆｉｒｓｔ−ｏｕｔ）方式で出力して第２のディジタル信号に可変の第２の遅延を与えるためのアドレス指定可能なメモリ手段を備える。
【０００８】
本発明の別の態様において、第１のディジタル信号を第２のディジタル信号と同期させる方法を開示する。例示的な一実施形態によると、この方法は、第１のディジタル信号に第１の遅延を与えるステップと、第２のディジタル信号に可変の第２の遅延を与えて、第２のディジタル信号を第１のディジタル信号と時間整合させるステップとを含む。可変の第２の遅延は、第２のディジタル信号を選択的にアドレス指定可能なメモリ内に記憶するステップと、第２のディジタル信号をアドレス指定可能なメモリから先入れ先出し方式で出力するステップとを含むステップにより、第２のディジタル信号に与えられる。
【０００９】
本発明の実施形態に関する以下の記述を添付の図面と共に参照すると、本発明の前述のおよび他の特徴および利点、並びにそれらを達成する方式がより明らかになり、本発明がよりよく理解されるであろう。
【００１０】
本明細書に述べる例示は、本発明の好ましい実施形態を例示するものであり、このような例示は、本発明の範囲を任意の態様において限定して解釈すべきではない。
【００１１】
【発明の実施の形態】
ここで図面、より具体的には図１を参照すると、本発明により可変遅延を与えることのできるオーディオ／ビデオ・システム１００の関連部分が示してある。例示および説明だけの目的で、図１のオーディオ／ビデオ・システム１００は、テレビジョン信号受信機の一部を表す。ただし、後に本明細書で説明するように、本発明は他のタイプのオーディオ／ビデオ・システムに適用することもできる。
【００１２】
図１に示すように、オーディオ／ビデオ・システム１００は、信号入力端子１０、チューナ２０、中間周波数（ＩＦ）処理回路３０、マルチプレクサ４０、ビデオ処理回路５０、マルチプレクサ６０、オーディオ処理回路７０、およびオーディオ遅延回路８０を備える。オーディオ／ビデオ・システム１００のこれらの要素は、例えば、１つまたは複数の集積回路（ＩＣ）および／または他のデバイスとして組み込んでもよい。
【００１３】
例示的な動作モードによると、信号入力端子１０は、外部信号ソースから無線周波数（ＲＦ）入力信号を受信する。例示的な一実施形態によると、ＲＦ入力信号はオーディオ成分とビデオ成分を含み、例えば、地上、ケーブル、衛星、または他のタイプのブロードキャスト（ｂｒｏａｄｃａｓｔ）を介して供給されるものである。チューナ２０は、信号入力端子１０からＲＦ入力信号を受け取り、それに対して信号同調動作を実行して、オーディオ成分とビデオ成分を有するアナログ出力信号を生成する。
【００１４】
ＩＦ処理回路３０は、チューナ２０からアナログ出力信号を受け取り、それに対して周波数ダウンコンバージョン（ｄｏｗｎ ｃｏｎｖｅｒｓｉｏｎ）を実行して、周波数変換されたアナログのオーディオ信号成分とビデオ信号成分を生成する。例示的な一実施形態によると、ＩＦ処理回路３０は、ビデオ信号成分を０〜５ＭＨｚの周波数帯で生成し、オーディオ信号成分を０〜１００ｋＨｚの周波数帯で生成する。むろん、本発明により他の周波数帯を利用することもできる。
【００１５】
マルチプレクサ４０は、ＩＦ処理回路３０からビデオ信号成分を受け取るが、１つまたは複数の外部ソースから１つまたは複数の補助ビデオ入力を受け取るようにも適合される。図１には明示していないが、マルチプレクサ４０は、例えばプロセッサ（図示せず）から供給される切換え制御信号を介して、特定のビデオ信号を選択的に出力するように制御することもできる。
【００１６】
ビデオ処理回路５０は、マルチプレクサ４０からアナログ・ビデオ信号出力を受け取り、それに対して１つまたは複数のビデオ処理機能を実行する。例示的な一実施形態によると、ビデオ処理回路５０は、アナログ・ビデオ信号をベースバンド・ディジタル・ビデオ・ビットストリーム（ｂａｓｅｂａｎｄ ｄｉｇｉｔａｌ ｖｉｄｅｏ ｂｉｔｓｔｒｅａｍ）に復調し、このビデオ・ビットストリームに対して、ＭＰＥＧデコーディング（ｄｅｃｏｄｉｎｇ）および／または他の機能など、１つまたは複数のディジタル処理機能（ｄｉｇｉｔａｌ ｐｒｏｃｅｓｓｉｎｇ ｆｕｎｃｔｉｏｎ）を実行する。このようなディジタル処理機能に続いて、処理したビデオ・ビットストリームを再びアナログ・フォーマットに変換し、次の処理に向けて出力する。
【００１７】
図１に示すように、ビデオ処理回路５０は、１つまたは複数の処理機能を実行することにより、ビデオ信号経路に処理遅延ΔＴを導入する。具体的には、ビデオ処理回路５０のディジタル処理機能は、ビデオ・ビットストリームに処理遅延を与えるが、この処理遅延は、本明細書に述べるように、オーディオ出力信号とビデオ出力信号との適切な時間整合（すなわち同期）を達成するために、対応するオーディオ・ビットストリーム中で補償されなければならない。後で図２を参照しながら、シリアル・データ遅延の概念に関して、さらに詳細に本明細書で説明する。
【００１８】
マルチプレクサ６０は、ＩＦ処理回路３０からオーディオ信号成分を受け取るが、マルチプレクサ４０に供給される補助ビデオ入力に対応する１つまたは複数の補助オーディオ入力を受け取るようにも適合される。マルチプレクサ６０もまた、例えばプロセッサ（図示せず）から供給される切換え制御信号を介して、特定のオーディオ信号を選択的に出力するように制御することができる。
【００１９】
オーディ処理回路７０は、マルチプレクサ６０からアナログ・オーディオ信号出力を受け取り、それに対して１つまたは複数のオーディオ処理機能を実行する。例示的な一実施形態によると、オーディオ処理回路７０は、アナログ・オーディオ信号をＩ２Ｓ（ｉｎｔｅｒ−ＩＣ ｓｏｕｎｄ）仕様に準拠するディジタル・オーディオ・ビットストリームに変換し、このオーディオ・ビットストリームに対して、音量制御、高音制御、低音制御、トーン制御、および／または他の機能など、１つまたは複数のディジタル処理機能を実行する。ただし、これらのディジタル処理機能の実行前または実行後に、オーディオ・ビットストリームはオーディオ遅延回路８０に直列に入力され、オーディオ遅延回路８０は、所定の遅延をオーディオ・ビットストリームに与えて、このオーディオ・ビットストリームを、ビデオ処理回路５０によって処理された対応するビデオ・ビットストリームと時間整合させる。このようにして、得られるオーディオ出力信号と対応するビデオ出力信号との同期を達成することができ、それにより、前述の番組視聴中の「リップ・シンク」問題を回避することができる。
【００２０】
具体的には、オーディオ遅延回路８０は、オーディオ処理回路７０からオーディオ・ビットストリーム（ＳＤＩ）を直列に受け取り、所定の遅延をそれに与えて出力オーディオ・ビットストリーム（ＳＤＯ）を生成する。これは、受け取ったオーディオ・ビットストリーム（ＳＤＩ）の遅延バージョン（ｄｅｌａｙｅｄｖｅｒｓｉｏｎ）である。後で図３に関して本明細書で説明するが、オーディオ遅延回路８０は、受け取ったオーディオ・ビットストリーム（ＳＤＩ）に所定の遅延を与えて、それにより遅延した出力オーディオ・ビットストリーム（ＳＤＯ）を生成するように、遅延選択信号を介してプログラム可能であり、クロック信号（ＳＣＬＫ）に従ってクロック制御される。図１に示すように、遅延した出力オーディオ・ビットストリーム（ＳＤＯ）は、オーディオ処理回路７０に戻され、そこで場合によって処理され（このような処理が遅延の前に実行されない場合）、アナログ・フォーマットに変換され、次の処理に向けて左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号として出力される。
【００２１】
図２を参照すると、シリアル・データ遅延の概念を一般的に示す図２００が示してある。図２に示すように、１ビットのシリアル・データ入力（シリアル・データ・イン（ＳＤＩ））が、Ｘ段の遅延を受けて、１ビットのシリアル・データ出力（シリアル・データ・アウト（ＳＤＯ））が生成される。ＳＤＯはＳＤＩの遅延バージョンである。ここで、遅延量Δｔは、遅延の段数を適用可能なクロック周波数で割った数に等しい。例えば、クロック周波数が１．５ＭＨｚで遅延が５６Ｋ段と仮定すると、遅延Δｔは３７．３ミリ秒に等しい。本明細書でさらに詳細に説明するが、本発明は、シリアル・データ遅延の概念を利用して、オーディオ出力信号とビデオ出力信号が正確に時間整合できるようにする。
【００２２】
次に、図３を参照すると、図１のオーディオ遅延回路８０をさらに詳細に示すものである。図３に示すように、オーディオ遅延回路８０は、シリアル−パラレル変換器８２、ランダム・アクセス・メモリ（ＲＡＭ）８４、アドレス発生器（ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｏｒ）８６、およびパラレル−シリアル変換器８８を備える。オーディオ遅延回路８０のこれらの要素は、例えば１つまたは複数のＩＣに組み込んでもよい。
【００２３】
例示的な動作モードによると、シリアル−パラレル変換器８２は、オーディオ処理回路７０（図１参照）から１ビットのシリアル・オーディオ・ビットストリーム（ＳＤＩ）を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、シリアル・ビットストリーム（ＳＤＩ）を３２ビットのパラレル信号に変換する。例示的な一実施形態によると、この３２ビットのパラレル信号はＩ２Ｓオーディオ仕様に準拠し、１６ビットは左（Ｌ）チャネル・オーディオ・サンプルを表し、他の１６ビットは右（Ｒ）チャネル・オーディオ・サンプルを表す。ただし、当然のことながら、本発明の原理は他のオーディオ仕様および／またはプロトコルに適用することができる。また、例示的な一実施形態によると、クロック信号（ＳＣＬＫ）は周波数１．５ＭＨｚを呈するが、他の周波数を利用することもできる。例えば、クロック信号（ＳＣＬＫ）に周波数３．０７ＭＨｚを利用することもできる。
【００２４】
シリアル−パラレル変換器８２によって生成された３２ビットのパラレル信号は、アドレス発生器８６の制御の下でＲＡＭ８４に対して書込みおよび読取りされて、書込み／読取り動作の間に所定の遅延が生成される。アドレス発生器８６はアドレス・カウンタ（図示せず）を有し、アドレス・カウンタは、ＲＡＭ８４の、データの書込みおよび読取りが行われる部分を定める。例示的な一実施形態によると、ＲＡＭ８４は、３２行（ｒｏｗ）、１７６０列（ｃｏｌｕｍｎ）のアドレス指定可能なメモリ・セルを含み、アドレス発生器８６の制御の下に先入れ先出し方式で動作する。
【００２５】
アドレス発生器８６は、遅延選択信号の論理状態に基づいて所定の遅延を制御するようにプログラムされる。例示的な一実施形態によると、遅延選択信号は、プロセッサ（図示せず）によって生成される３ビットの信号であり、ＩＣ間バスを介してアドレス発生器８６に供給される。後で述べるように、遅延選択信号の生成は、異なる様々な方式で制御することができる。
【００２６】
例示的な一実施形態によると、遅延選択信号の生成は、所望の遅延選択を示すユーザ入力に基づいて制御することができる。例えば、ユーザは、（例えばオンスクリーン・メニューに応答してリモート・コントロールを介して）オーディオ／ビデオ・システム１００に入力を供給することができ、これによりプロセッサ（図示せず）は、特定の論理状態の遅延選択信号を生成する。このようにして、ユーザは、例えば、番組視聴中にオーディオ出力信号とビデオ出力信号との間に所望の程度の時間整合が存在するようになるまで、遅延期間を選択的にインクリメント（ｉｎｃｒｅｍｅｎｔ：増加）および／またはデクリメント（ｄｅｃｒｅｍｅｎｔ：減少）させることができる。
【００２７】
別の例示的な実施形態によると、遅延選択信号の生成は、オーディオ／ビデオ入力ソースに基づいて制御することもできる。例えば、オーディオ／ビデオ・システム１００は、種々のオーディオ／ビデオ・ソースからの補助入力（図１参照）を選択することに対応することができる。このようなソースは、異なるオーディオ／ビデオ・タイミング方式を有する場合があり、そのため補償が必要である。従って、オーディオ／ビデオ・システム１００は、プロセッサ（図示せず）を利用して、選択されたオーディオ／ビデオ入力ソースに基づいて、遅延選択信号を生成してその論理状態を制御することができる。例えば、プロセッサ中でルックアップ・テーブルを使用して、選択されたオーディオ／ビデオ入力ソースに基づいて遅延を最も適切なレベルに設定することができる。
【００２８】
別の例示的な実施形態によると、遅延選択信号の生成は、測定された遅延に基づいて制御することができる。例えば、オーディオ／ビデオ・システム１００は、オーディオ信号とビデオ信号との間の遅延を測定して、測定した遅延を表す出力信号をプロセッサ（図示せず）に供給する回路（図示せず）を採用することができる。次いで、プロセッサは、この出力信号に基づいて、遅延選択信号を生成してその論理状態を制御することができる。このようにすると、オーディオ／ビデオ・システム１００は、どんなユーザ遅延選択からも、または選択された入力ソースからも独立して、遅延を自動制御することができる。遅延選択信号の生成はまた、本明細書に明記したこれらの方式以外の方式で制御することもできる。
【００２９】
アドレス発生器８６は、遅延選択信号を内部に記憶し、遅延選択信号の論理状態に基づいてＲＡＭ８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定して、特定の遅延を生成する。すなわち、アドレス発生器８６は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４の、シリアル−パラレル変換器８２からの３２ビット・パラレル信号の書込みおよび読取りが行われる部分（すなわちアドレス）を選択的に定める。データの書込みおよび読取りが行われるＲＡＭ８４の部分を定めることにより、書込み／読取り動作の間に所望の遅延が生成される。以下の表１に、遅延選択信号（３ビット信号とする）についての取り得る論理状態、およびこれらの論理状態に対応する例示的な遅延量を例示する。
【表１】
表１に示すように、本発明の例示的な一実施形態では、４．７ミリ秒刻みで遅延を生成し、最大遅延は３７．６ミリ秒である。具体的には、表１に示す最大遅延は、ちょうど２つのビデオ・フィールドに亘る遅延に対応する。先に本明細書で説明したように、アドレス発生器８６は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４の、データの書込みおよび読取りが行われる部分を定め、書込み／読取り動作の間に特定の遅延が生成される。やはり、先に本明細書で説明したように、遅延は、遅延の段数を適用可能なクロック周波数で割った数に等しい（図２の説明を参照）。
【００３１】
表１に示した例示的な実施形態によると、４．７ミリ秒の遅延を生成するためには、アドレス発生器８６は、ＲＡＭ８４の１７６０列のうち２２０列（すなわち１／８）だけに対してデータの書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定する。すなわち、遅延の段数（すなわち３２行×２２０列＝７０４０段）を適用可能なクロック周波数（すなわち１．５ＭＨｚ）で割った数は、４．７ミリ秒に等しい。同様に、９．４ミリ秒の遅延を生成するには、アドレス発生器８６は、ＲＡＭ８４の１７６０列のうち４４０列（すなわち１／４）だけに対してデータの書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定する。すなわち、遅延の段数（すなわち３２行×４４０列＝１４０８０段）を適用可能なクロック周波数（すなわち１．５ＭＨｚ）で割った数は、９．４ミリ秒に等しい。このようにして、最大遅延３７．６ミリ秒を生成するときだけ、ＲＡＭ８４全体（すなわち３２行１７６０列のすべて）に対して書込みおよび読取りを行う。
【００３２】
表１は、本発明の好ましい例示的な一実施形態を示しているが、ＲＡＭ８４の構成および／またはサイズ、遅延選択信号を表すビットの数、および／またはクロック信号（ＳＣＬＫ）の周波数などのパラメータを調整することにより、表１に示した遅延量とは異なる遅延量を生成することができることを理解されたい。
【００３３】
パラレル−シリアル変換器８８は、ＲＡＭ８４から読み取られた、遅延した３２ビットのパラレル信号を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、パラレル信号を１ビットのシリアル・ビットストリーム（ＳＤＯ）に変換し、これを出力してオーディオ処理回路７０（図１参照）に戻す。先に本明細書で説明したように、オーディオ処理回路７０は、オーディオ遅延回路８０によってオーディオ・ビットストリームに遅延が与えられる前に、オーディオ・ビットストリームを処理する場合がある（例えば音量制御、高音制御、低音制御、トーン制御、および／または他の機能）。その場合、オーディオ処理回路７０は、遅延したオーディオ・ビットストリーム（ＳＤＯ）をアナログ・フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号として出力して、次の処理に移す。
【００３４】
あるいは、オーディオ・ビットストリームが遅延の前にディジタル処理されない場合、オーディオ処理回路７０は、遅延したオーディオ・ビットストリーム（ＳＤＯ）に対してこのような処理機能を実行し、次いで得られたオーディオ・ビットストリームをアナログ・フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号として出力して、次の処理に移す。このようにして、左（Ｌ）チャネルと右（Ｒ）チャネルのオーディオ出力信号を、ビデオ処理回路５０（図１参照）から出力される対応するビデオ信号出力と正確に同期させることができる。
【００３５】
図４を参照すると、本発明を実施するための例示的なステップを示すフローチャート４００が示してある。例示および説明のために、図４のステップは、図１および図３のオーディオ遅延回路８０に関して述べる。従って、図４のステップは例示的なものに過ぎず、本発明を任意の形態において制限するものではない。
【００３６】
ステップ４０１で、オーディオ遅延回路８０のシリアル−パラレル変換器８２は、オーディオ処理回路７０からの入力として１ビットのオーディオ・ビットストリーム（ＳＤＩ）を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、入力シリアル・ビットストリーム（ＳＤＩ）を３２ビットのパラレル信号に変換する。ステップ４０２で、アドレス発生器８６は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定する。先に本明細書で述べたように、遅延選択信号の生成は、異なる様々な方式で制御することができる。やはり、先に本明細書で説明したように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定することにより、ＲＡＭ８４の、３２ビットのパラレル信号の書込みおよび読取りが行われる部分を制御する。従って、ＲＡＭ８４についてのアドレス・カウンタ限界を設定することにより、書込み／読取り動作の間に所望の遅延が達成される。
【００３７】
次に、ステップ４０３で、アドレス発生器８６のアドレス・カウンタ限度に基づいて３２ビットのパラレル信号の書込みおよび読取りをＲＡＭ８４に対して行って、所望の遅延を生成する。例えば、１４．１ミリ秒の遅延を生成するには、アドレス発生器８６は、ＲＡＭ８４の１７６０列のうち６６０列（すなわち３／８）だけに対して３２ビットのパラレル信号の書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定する。同様に、３７．６ミリ秒の遅延を生成するには、アドレス発生器８６は、ＲＡＭ８４の１７６０列すべてに対して３２ビットのパラレル信号の書込みおよび読取りが行われるように、ＲＡＭ８４についてのアドレス・カウンタ限界を設定する。先に本明細書で説明したように、３２ビットのパラレル信号は、ＲＡＭ８４に対して先入れ先出し方式で書き込まれ読み取られる。
【００３８】
次いで、ステップ４０４で、パラレル−シリアル変換器８８は、ＲＡＭ８４から読み取られた遅延済みの３２ビット・パラレル信号を受け取り、クロック信号（ＳＣＬＫ）に従ってクロック制御されて、パラレル信号を１ビットのシリアル・ビットストリーム（ＳＤＯ）に変換し、これを出力してオーディオ処理回路７０に戻す。
【００３９】
本明細書で述べたように、オーディオ・ビットストリームに所定の遅延を与え、オーディオ・ビットストリームを対応するビデオ・ビットストリームに時間整合させる。このようにして、得られるオーディオ出力信号と対応するビデオ出力信号との同期を達成することができ、それにより、前述の番組視聴中の「リップ・シンク」問題を回避することができる。ただし、本発明の原理は、この例示的な実施形態に限定されるものではなく、ある信号を別の信号と時間整合させる状況に一般に適用することができる。例えば、本発明を利用して、ビデオ信号経路に遅延を導入し、対応するオーディオ信号経路中の処理遅延を補償することもできる。
【００４０】
本発明は、表示デバイス付きまたは表示デバイスなしの様々なオーディオ／ビデオ・システムに特に適用可能である。従って、本明細書で使用する「オーディオ／ビデオ・システム」という語句は、様々なタイプのシステムまたは装置を含むものである。これらには、表示デバイスを備えるテレビジョン・セットまたはモニタや、セットトップ・ボックス、ビデオ・カセット・レコーダ（「ＶＣＲ」）、ディジタル多用途ディスク（「ＤＶＤ」）プレーヤ、ビデオ・ゲーム・ボックス、パーソナル・ビデオ・レコーダ（「ＰＶＲ」）または他のオーディオ／ビデオ・システムなど、表示デバイスを備えない場合のあるシステムまたは装置が含まれるが、これらに限定されない。
【００４１】
好ましい設計を有するものとして本発明を述べたが、本発明は、本開示の趣旨および範囲の内でさらに変更することもできる。従って、本明細書は、本発明の一般原理を用いた本発明のどんな変形、使用、適合もカバーするものである。さらに、本明細書は、本発明の関係する技術分野における周知のまたは慣例の実施に含まれ、且つ本発明の特許請求の範囲に含まれる、本開示からの逸脱もカバーするものとする。
【００４２】
以下に本発明の実施態様を例示する。
（１）第１のディジタル信号に対する第１の遅延値を決定するための第１の手段（５０）と、
第２のディジタル信号に可変の第２の遅延を与えて、前記第２のディジタル信号を前記第１のディジタル信号と時間整合させるための第２の手段（８０）とを備えるオーディオ／ビデオ・システム（１００）であって、前記第２の手段（８０）が、前記第２のディジタル信号を、前記第１のディジタル信号に対する前記第１の遅延の決定値に基づいて、メモリ手段（８４）内に選択的に記憶するため、且つ前記第２のディジタル信号を先入れ先出し方式で出力して前記第２のディジタル信号に前記可変の第２の遅延を与えるためのアドレス指定可能なメモリ手段（８４）を備える、オーディオ／ビデオ・システム（１００）。
（２）前記第１のディジタル信号がビデオ・データを含む、（１）に記載のオーディオ／ビデオ・システム（１００）。
（３）前記第２のディジタル信号がオーディオ・データを含む、（１）に記載のオーディオ／ビデオ・システム（１００）。
（４）前記第２の手段（８０）がさらに、前記アドレス指定可能なメモリ手段（８４）についてのアドレス・カウンタ限界を設定することによって前記可変の第２の遅延を制御するためのアドレス生成手段（８６）を備える、（１）に記載のオーディオ／ビデオ・システム（１００）。
（５）前記可変の第２の遅延がユーザ遅延選択に基づいて制御される、（１）に記載のオーディオ／ビデオ・システム（１００）。
（６）前記可変の第２の遅延が、前記第１および第２のディジタル信号に関連する入力ソースに基づいて制御される、（１）に記載のオーディオ／ビデオ・システム（１００）。
（７）前記可変の第２の遅延が、前記第１の遅延値と、関連するクロック周波数とに基づいて制御される、（１）に記載のオーディオ／ビデオ・システム（１００）。
（８）第１のディジタル信号を第２のディジタル信号と同期させる方法であって、
前記第１のディジタル信号に対する第１の遅延値を決定するステップと、
前記第２のディジタル信号に可変の第２の遅延を与えて、前記第２のディジタル信号を前記第１のディジタル信号と同期させるステップとを含み、
前記可変の第２の遅延が、
前記第２のディジタル信号を、前記第１のディジタル信号に対する前記第１の遅延の決定値に基づいて、選択的にアドレス指定可能なメモリ（８４）内に記憶するステップと、
前記第２のディジタル信号を前記アドレス指定可能なメモリ（８４）から先入れ先出し方式で出力するステップとを含むステップにより、前記第２のディジタル信号に与えられる方法。
（９）前記第１のディジタル信号がビデオ・データを含む、（８）に記載の方法。
（１０）前記第２のディジタル信号がオーディオ・データを含む、（８）に記載の方法。
（１１）前記アドレス指定可能なメモリ手段（８４）についてのアドレス・カウンタ限界を設定することによって前記可変の第２の遅延を制御するステップをさらに含む、（８）に記載の方法。
（１２）前記可変の第２の遅延がユーザ遅延選択に基づいて制御される、（８）に記載の方法。
（１３）前記可変の第２の遅延が、前記第１および第２のディジタル信号に関連する入力ソースに基づいて制御される、（８）に記載の方法。
（１４）前記制御が、前記第１の遅延の前記値と、関連するクロック周波数とに基づく、（１１）記載の方法。
【図面の簡単な説明】
【図１】本発明により可変遅延を供給することのできるオーディオ／ビデオ・システムの関連部分の図である。
【図２】シリアル・データ遅延の概念を一般的に示す図である。
【図３】図１のオーディオ遅延回路の詳細をさらに供給する図である。
【図４】本発明を実施するための例示的なステップを示すフローチャートである。
【符号の説明】
１００ オーディオ／ビデオ・システム
１０ 信号入力端子
２０ チューナ
３０ 中間周波数（ＩＦ）処理回路
４０、６０ マルチプレクサ
５０ ビデオ処理回路
７０ オーディオ処理回路
８０ オーディオ遅延回路
８２ シリアル−パラレル変換器８２
８４ ＲＡＭ
８６ アドレス発生器
８８ パラレル−シリアル変換器
Claims (12)
- 第１のディジタル信号を処理するための、前記第１のディジタル信号に対する第１の遅延値を決定するための第１の手段であって、前記第１の遅延は前記第１のディジタル信号の処理によって導入される第１の手段と、
前記第１の遅延に応答して第２のディジタル信号に可変の第２の遅延を与えて、前記第２のディジタル信号を前記第１のディジタル信号と時間整合させるための第２の手段とを備えるオーディオ／ビデオ・システムであって、前記第２の手段が、前記第２のディジタル信号を、前記第１のディジタル信号に対する前記第１の遅延の決定値に基づいて、メモリ手段内に選択的に記憶するため、且つ遅延選択信号に応答して前記第２のディジタル信号を先入れ先出し方式で出力して前記第２のディジタル信号に前記可変の第２の遅延を与えるためのアドレス指定可能なメモリ手段を備え、前記可変の第２の遅延が、前記第１の遅延値と、関連するクロック周波数とに基づいて制御される、オーディオ／ビデオ・システム。 - 前記第１のディジタル信号がビデオ・データを含む、請求項１に記載のオーディオ／ビデオ・システム。
- 前記第２のディジタル信号がオーディオ・データを含む、請求項１に記載のオーディオ／ビデオ・システム。
- 前記第２の手段がさらに、前記アドレス指定可能なメモリ手段についてのアドレス・カウンタ限界を設定することによって前記可変の第２の遅延を制御するためのアドレス生成手段を備える、請求項１に記載のオーディオ／ビデオ・システム。
- 前記可変の第２の遅延がユーザ生成の遅延選択信号に基づいて制御される、請求項１に記載のオーディオ／ビデオ・システム。
- 前記可変の第２の遅延が、前記第１および第２のディジタル信号に関連する入力ソースに応答して生成される遅延選択信号に基づいて制御される、請求項１に記載のオーディオ／ビデオ・システム。
- 第１の遅延ディジタル信号と第２のディジタル信号を同期させる方法であって、
第１のディジタル信号の処理によって導入される、前記第１の遅延ディジタル信号に対する第１の遅延値を決定するステップと、
前記第２のディジタル信号に可変の第２の遅延を与えて、前記第２のディジタル信号を前記第１のディジタル信号と同期させるステップとを含み、
前記可変の第２の遅延が、前記第１の遅延の前記値と、関連するクロック周波数とに基づき、
前記第２のディジタル信号を、前記第１のディジタル信号に対する前記第１の遅延の決定値に基づいて、選択的にアドレス指定可能なメモリ内に記憶するステップと、
遅延選択信号に応答して前記第２のディジタル信号を前記アドレス指定可能なメモリから先入れ先出し方式で出力するステップとを含むステップにより、前記第２のディジタル信号に与えられる方法。 - 前記第１のディジタル信号がビデオ・データを含む、請求項７に記載の方法。
- 前記第２のディジタル信号がオーディオ・データを含む、請求項７に記載の方法。
- 前記アドレス指定可能なメモリ手段についてのアドレス・カウンタ限界を設定することによって前記可変の第２の遅延を制御するステップをさらに含む、請求項７に記載の方法。
- 前記可変の第２の遅延がユーザ生成の遅延選択信号に基づいて制御される、請求項７に記載の方法。
- 前記可変の第２の遅延が、前記第１および第２のディジタル信号に関連する入力ソースに応答して生成される遅延選択信号に基づいて制御される、請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35405602P | 2002-01-31 | 2002-01-31 | |
| US60/354,056 | 2002-01-31 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003228400A JP2003228400A (ja) | 2003-08-15 |
| JP2003228400A5 JP2003228400A5 (ja) | 2006-03-09 |
| JP4954431B2 true JP4954431B2 (ja) | 2012-06-13 |
Family
ID=27663284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003021287A Expired - Lifetime JP4954431B2 (ja) | 2002-01-31 | 2003-01-30 | 可変遅延を与えるオーディオ／ビデオ・システム並びに方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7212247B2 (ja) |
| EP (1) | EP1341386A3 (ja) |
| JP (1) | JP4954431B2 (ja) |
| KR (1) | KR100926469B1 (ja) |
| CN (1) | CN100347664C (ja) |
| MX (1) | MXPA03000925A (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912010B2 (en) * | 2002-04-15 | 2005-06-28 | Tektronix, Inc. | Automated lip sync error correction |
| US7212248B2 (en) * | 2002-09-09 | 2007-05-01 | The Directv Group, Inc. | Method and apparatus for lipsync measurement and correction |
| US8133115B2 (en) | 2003-10-22 | 2012-03-13 | Sony Computer Entertainment America Llc | System and method for recording and displaying a graphical path in a video game |
| JP3856792B2 (ja) * | 2004-01-16 | 2006-12-13 | 松下電器産業株式会社 | 信号処理装置 |
| KR100970731B1 (ko) * | 2004-02-05 | 2010-07-16 | 삼성전자주식회사 | 비디오와 오디오 신호를 동기 시키는 무선 송수신 시스템및 그 방법 |
| DE102004017215A1 (de) * | 2004-04-05 | 2005-10-20 | Sennheiser Electronic | Audiovisuelles System |
| US7333150B2 (en) * | 2004-05-14 | 2008-02-19 | Pixel Instruments Corporation | Method, system, and program product for eliminating error contribution from production switchers with internal DVEs |
| US7400653B2 (en) * | 2004-06-18 | 2008-07-15 | Dolby Laboratories Licensing Corporation | Maintaining synchronization of streaming audio and video using internet protocol |
| KR100651894B1 (ko) * | 2004-07-23 | 2006-12-06 | 엘지전자 주식회사 | 영상기기 및 그 제어방법 |
| KR100617150B1 (ko) * | 2004-07-23 | 2006-09-01 | 엘지전자 주식회사 | 셋탑박스 |
| US20060071933A1 (en) | 2004-10-06 | 2006-04-06 | Sony Computer Entertainment Inc. | Application binary interface for multi-pass shaders |
| JP3968725B2 (ja) | 2004-11-22 | 2007-08-29 | 船井電機株式会社 | 光ディスク装置 |
| ES2308596T3 (es) * | 2004-12-15 | 2008-12-01 | Koninklijke Philips Electronics N.V. | Sincronizacion de audio con video retardado. |
| US7809452B2 (en) * | 2005-02-23 | 2010-10-05 | Leviton Manufacturing Co., Inc. | Delay management of presentation output system and method |
| JP2006245985A (ja) * | 2005-03-03 | 2006-09-14 | Pioneer Electronic Corp | 情報処理装置、情報処理方法及び表示装置 |
| JP4835044B2 (ja) * | 2005-06-06 | 2011-12-14 | 株式会社ケンウッド | 映像データ再生システム、音声出力装置、映像音声出力装置および同期調整方法 |
| US7636126B2 (en) * | 2005-06-22 | 2009-12-22 | Sony Computer Entertainment Inc. | Delay matching in audio/video systems |
| US7423693B2 (en) * | 2005-07-28 | 2008-09-09 | Cole James R | Video delay stabilization system and method |
| WO2007031918A2 (en) * | 2005-09-12 | 2007-03-22 | Nxp B.V. | Method of receiving a multimedia signal comprising audio and video frames |
| DE102005048894B4 (de) * | 2005-10-12 | 2008-03-27 | Technisat Digital Gmbh | Verfahren und Anordnung zur drahtlosen Übertragung |
| US7716043B2 (en) * | 2005-10-24 | 2010-05-11 | Lg Electronics Inc. | Removing time delays in signal paths |
| US7970222B2 (en) * | 2005-10-26 | 2011-06-28 | Hewlett-Packard Development Company, L.P. | Determining a delay |
| US7965859B2 (en) | 2006-05-04 | 2011-06-21 | Sony Computer Entertainment Inc. | Lighting control of a user environment via a display device |
| US7880746B2 (en) | 2006-05-04 | 2011-02-01 | Sony Computer Entertainment Inc. | Bandwidth management through lighting control of a user environment via a display device |
| US7948558B2 (en) * | 2006-09-29 | 2011-05-24 | The Directv Group, Inc. | Audio video timing measurement and synchronization |
| WO2008132811A1 (ja) * | 2007-04-17 | 2008-11-06 | Panasonic Corporation | 通信システム |
| CN101137066B (zh) * | 2007-05-11 | 2011-01-05 | 中兴通讯股份有限公司 | 一种多媒体数据流同步控制的方法及装置 |
| KR101116617B1 (ko) * | 2007-07-20 | 2012-03-07 | 삼성전자주식회사 | Ｉ２Ｓ（Ｉｎｔｅｒ－ＩＣ Ｓｏｕｎｄ） 형식의 오디오전송과 처리에 관한 방법 및 그 장치 |
| JP4958748B2 (ja) * | 2007-11-27 | 2012-06-20 | キヤノン株式会社 | 音声処理装置、映像処理装置及びそれらの制御方法 |
| EP2250768A1 (en) * | 2008-03-13 | 2010-11-17 | Telefonaktiebolaget L M Ericsson (PUBL) | Method for manually optimizing jitter, delay and synch levels in audio-video transmission |
| US9305550B2 (en) * | 2009-12-07 | 2016-04-05 | J. Carl Cooper | Dialogue detector and correction |
| US10786736B2 (en) | 2010-05-11 | 2020-09-29 | Sony Interactive Entertainment LLC | Placement of user information in a game space |
| US8848054B2 (en) * | 2010-07-29 | 2014-09-30 | Crestron Electronics Inc. | Presentation capture with automatically configurable output |
| US20120154679A1 (en) * | 2010-12-21 | 2012-06-21 | Comcast Cable Communications, Llc | User-controlled synchronization of audio and video |
| US8913104B2 (en) * | 2011-05-24 | 2014-12-16 | Bose Corporation | Audio synchronization for two dimensional and three dimensional video signals |
| US9342817B2 (en) | 2011-07-07 | 2016-05-17 | Sony Interactive Entertainment LLC | Auto-creating groups for sharing photos |
| US10178281B2 (en) * | 2014-07-28 | 2019-01-08 | Starkey Laboratories, Inc. | System and method for synchronizing audio and video signals for a listening system |
| US9615187B2 (en) * | 2014-12-18 | 2017-04-04 | Ross Video Limited | Audio signal verification for video/audio production equipment |
| CN106331562B (zh) | 2015-06-16 | 2020-04-24 | 南宁富桂精密工业有限公司 | 云端服务器、控制设备及音频视频同步方法 |
| CN106454471A (zh) * | 2016-08-17 | 2017-02-22 | 青岛海信电器股份有限公司 | 一种终端设备的音画同步方法及装置 |
| CN110177294A (zh) * | 2019-06-11 | 2019-08-27 | 亦非云互联网技术（上海）有限公司 | 播放器音视频同步方法及系统、存储介质及终端 |
| US11669295B2 (en) | 2020-06-18 | 2023-06-06 | Sony Group Corporation | Multiple output control based on user input |
| US11622197B2 (en) | 2020-08-28 | 2023-04-04 | Sony Group Corporation | Audio enhancement for hearing impaired in a shared listening environment |
| US20230367359A1 (en) * | 2020-09-14 | 2023-11-16 | Lg Electronics Inc. | Delay synchronization processing device and signal processing device including same |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4018990A (en) * | 1975-02-13 | 1977-04-19 | Consolidated Video Systems, Inc. | Digital video synchronizer |
| US4313135B1 (en) * | 1980-07-28 | 1996-01-02 | J Carl Cooper | Method and apparatus for preserving or restoring audio to video |
| GB2103457B (en) * | 1981-07-13 | 1985-01-09 | British Broadcasting Corp | Apparatus for processing a video signal and an associated sound signal |
| US4703355A (en) | 1985-09-16 | 1987-10-27 | Cooper J Carl | Audio to video timing equalizer method and apparatus |
| GB2195810B (en) | 1986-10-07 | 1990-10-10 | Sony Corp | Multichannel audio signal reproduction |
| US5323272A (en) * | 1992-07-01 | 1994-06-21 | Ampex Systems Corporation | Time delay control for serial digital video interface audio receiver buffer |
| DE69321558T2 (de) | 1992-11-17 | 1999-04-22 | Matsushita Electric Ind Co Ltd | Video- und Audiosignalmultiplex- und -trennvorrichtungen |
| US5387943A (en) | 1992-12-21 | 1995-02-07 | Tektronix, Inc. | Semiautomatic lip sync recovery system |
| JP3364281B2 (ja) * | 1993-07-16 | 2003-01-08 | パイオニア株式会社 | 時分割ビデオ及びオーディオ信号の同期方式 |
| US5946049A (en) * | 1993-07-26 | 1999-08-31 | Pixel Instruments Corp. | Apparatus and method for synchronizing multiple asynchronous signals |
| US5642171A (en) | 1994-06-08 | 1997-06-24 | Dell Usa, L.P. | Method and apparatus for synchronizing audio and video data streams in a multimedia system |
| US5874997A (en) | 1994-08-29 | 1999-02-23 | Futuretel, Inc. | Measuring and regulating synchronization of merged video and audio data |
| US5598352A (en) | 1994-09-30 | 1997-01-28 | Cirrus Logic, Inc. | Method and apparatus for audio and video synchronizing in MPEG playback systems |
| US5815634A (en) | 1994-09-30 | 1998-09-29 | Cirrus Logic, Inc. | Stream synchronization method and apparatus for MPEG playback system |
| FR2735320B1 (fr) | 1995-06-09 | 1997-09-05 | Sgs Thomson Microelectronics | Procede et dispositif de synchronisation d'informations visuelles avec des informations audio |
| US5570372A (en) * | 1995-11-08 | 1996-10-29 | Siemens Rolm Communications Inc. | Multimedia communications with system-dependent adaptive delays |
| US6330033B1 (en) * | 1995-12-07 | 2001-12-11 | James Carl Cooper | Pulse detector for ascertaining the processing delay of a signal |
| JPH09205618A (ja) * | 1996-01-29 | 1997-08-05 | Mitsubishi Electric Corp | 動画像音声伸張再生装置および動画像音声同期制御器 |
| JP3052824B2 (ja) * | 1996-02-19 | 2000-06-19 | 日本電気株式会社 | オーディオ再生時刻調整回路 |
| US6181383B1 (en) | 1996-05-29 | 2001-01-30 | Sarnoff Corporation | Method and apparatus for preserving synchronization of audio and video presentation when splicing transport streams |
| US5949410A (en) | 1996-10-18 | 1999-09-07 | Samsung Electronics Company, Ltd. | Apparatus and method for synchronizing audio and video frames in an MPEG presentation system |
| US6262776B1 (en) | 1996-12-13 | 2001-07-17 | Microsoft Corporation | System and method for maintaining synchronization between audio and video |
| JP3106987B2 (ja) * | 1997-01-09 | 2000-11-06 | 日本電気株式会社 | オーディオ・ビデオ同期再生装置 |
| JP3484908B2 (ja) * | 1997-01-27 | 2004-01-06 | 三菱電機株式会社 | ビットストリーム再生装置 |
| GB2326781B (en) * | 1997-05-30 | 2001-10-10 | British Broadcasting Corp | Video and audio signal processing |
| US6124895A (en) | 1997-10-17 | 2000-09-26 | Dolby Laboratories Licensing Corporation | Frame-based audio coding with video/audio data synchronization by dynamic audio frame alignment |
| IL123906A0 (en) * | 1998-03-31 | 1998-10-30 | Optibase Ltd | Method for synchronizing audio and video streams |
| AU5050199A (en) * | 1998-07-24 | 2000-02-14 | Leeds Technologies Limited | Video and audio synchronisation |
| US6016166A (en) | 1998-08-31 | 2000-01-18 | Lucent Technologies Inc. | Method and apparatus for adaptive synchronization of digital video and audio playback in a multimedia playback system |
| JP2000092348A (ja) * | 1998-09-10 | 2000-03-31 | Mitsubishi Electric Corp | フレームシンクロナイザ |
| JP2000112488A (ja) * | 1998-09-30 | 2000-04-21 | Fujitsu General Ltd | 音声変換装置 |
| US6480902B1 (en) * | 1999-05-25 | 2002-11-12 | Institute For Information Industry | Intermedia synchronization system for communicating multimedia data in a computer network |
| US6429902B1 (en) * | 1999-12-07 | 2002-08-06 | Lsi Logic Corporation | Method and apparatus for audio and video end-to-end synchronization |
| US7030930B2 (en) * | 2001-03-06 | 2006-04-18 | Ati Technologies, Inc. | System for digitized audio stream synchronization and method thereof |
-
2003
- 2003-01-22 US US10/348,626 patent/US7212247B2/en active Active
- 2003-01-22 EP EP03290153A patent/EP1341386A3/en not_active Ceased
- 2003-01-22 KR KR1020030004279A patent/KR100926469B1/ko active IP Right Grant
- 2003-01-30 JP JP2003021287A patent/JP4954431B2/ja not_active Expired - Lifetime
- 2003-01-30 CN CNB031034322A patent/CN100347664C/zh not_active Expired - Lifetime
- 2003-01-30 MX MXPA03000925A patent/MXPA03000925A/es unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US7212247B2 (en) | 2007-05-01 |
| JP2003228400A (ja) | 2003-08-15 |
| EP1341386A3 (en) | 2003-10-01 |
| KR100926469B1 (ko) | 2009-11-13 |
| KR20030065336A (ko) | 2003-08-06 |
| CN100347664C (zh) | 2007-11-07 |
| MXPA03000925A (es) | 2003-08-05 |
| CN1435996A (zh) | 2003-08-13 |
| EP1341386A2 (en) | 2003-09-03 |
| US20030142232A1 (en) | 2003-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4954431B2 (ja) | 可変遅延を与えるオーディオ／ビデオ・システム並びに方法 | |
| US7907212B2 (en) | Multiple path audio video synchronization | |
| EP1619902A2 (en) | Video apparatus and method for controlling the same | |
| KR101168612B1 (ko) | 디지털 방송수신기의 동기장치 및 방법 | |
| US20110069223A1 (en) | Video/audio data output device and method | |
| US6002449A (en) | Integrated television processor | |
| JP2002300128A (ja) | トランスポートストリームデコーダおよびそれを用いるデジタル放送受信装置 | |
| US20040061530A1 (en) | Clock conversion apparatus, clock conversion method, video display apparatus, and memory address setting method | |
| JP4741825B2 (ja) | 放送受信装置、放送受信方法及び放送受信プログラム | |
| JP4652323B2 (ja) | 固定レートサンプリングモードにおいて同期サンプリング設計を使用する方法 | |
| KR101324577B1 (ko) | 지연된 신호에 ａｖｃ를 적용하는 신호 처리장치 및 방법 | |
| JP2008289077A (ja) | 受信装置および方法、並びにプログラム | |
| KR100423129B1 (ko) | 디지털 방송수신기에서의 출력 타이밍 조절방법 | |
| US5278655A (en) | Automatic channel matching system and method thereof | |
| JP2006060699A (ja) | 信号処理装置 | |
| JP3861081B2 (ja) | クロック変換装置 | |
| JP2007295514A (ja) | データ受信装置 | |
| WO2014064781A1 (ja) | デジタル放送受信装置およびデジタル放送受信方法 | |
| JP2008177935A (ja) | 表示装置 | |
| US20040247287A1 (en) | Video signal output device and video signal output method | |
| JP3959000B2 (ja) | 信号処理回路 | |
| KR100653057B1 (ko) | 멀티미디어시스템 | |
| US20100129060A1 (en) | Digital broadcast receiving apparatus and method | |
| JP2008301087A (ja) | 映像音声同期装置 | |
| JP2007150809A (ja) | 情報再生装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060123 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061120 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20080318 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080415 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090206 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090206 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090717 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090723 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091021 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101203 |
|
| RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20101207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101207 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110104 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110401 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110826 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110831 |
|
| RD16 | Notification of change of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7431 Effective date: 20110908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110908 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120314 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4954431 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |