JP3861081B2 - クロック変換装置 - Google Patents
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Description
また、第1のカウンタ部と第2のカウンタ部を、リセット機能付きのカウンタとそのカウント値が上限値に達した時カウンタをリセットする比較回路とで実現できるため、第1のカウンタ部および第2のカウンタ部が小規模な回路構成で実現される。
また、上記第1のカウンタ回路部は、上記第1のクロックをカウントして、上記書き込みアドレスを作成する書き込みアドレスカウンタと、上記書き込みアドレスカウンタが出力した書き込みアドレスと設定可能な書き込み最大値とを比較し、当該書き込みアドレスと書き込み最大値とが等しくなった時に上記書き込みアドレスカウンタをリセットする書き込み最大値リミッタとを有するようにしたので、第1のカウンタ部を、リセット機能付きのカウンタとそのカウント値が上限値に達した時カウンタをリセットする比較回路とで実現できるため、第1のカウンタ部を小規模な回路構成で実現できる効果がある。
また、上記第2のカウンタ回路部は、上記第2のクロックをカウントし、複数回にわけて上記メモリに書き込まれた所定期間内分のデータの読み出しを可能とするように、上記メモリの読み出しアドレスを作成するようにしたので、上記第2のカウンタ回路部を第1のカウンタ回路部と同様の構成で実現できる効果がある。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は本実施の形態におけるクロック変換装置の構成を示すブロック図である。図1において、101は書き込みアドレス制御用の書き込みアドレスカウンタであり、水平同期パルス信号(書き込み開始基準信号)S101により第1のクロック(書き込み用クロック)S109のアップカウントを開始し、そのカウント値としてメモリ107の書き込みアドレスS102を出力し、次の水平同期パルス信号S101により一旦リセットされ、次のアップカウントを開始する。102は書き込みアドレス用の書き込み最大値リミッタ(最大値リミッタ回路)であり、書き込みアドレスS102が最大値制御信号S112による設定値に等しくなった場合、書き込みアドレスリセット信号S103により書き込みアドレスカウンタ101をリセットする。10はこれら書き込みアドレスカウンタ101および書き込み最大値リミッタ102からなる第1のカウンタ回路部であり、第1のクロックS109をカウントし、1水平周期(所定期間)、即ち1水平同期期間分のデータを複数回にわけてメモリ107に書き込みを可能とするようにメモリ107の書き込みアドレスS102を作成する。この書き込みアドレスS102は、図7に示すように、メモリ107のアドレスの所定の範囲内でアップカウントを繰り返すか、図4ないし図6,図8に示すように、1水平周期内の最後のアップカウントは所定のアドレスより狭い範囲内でアップカウントを行うように、そのアドレスを作成する。
図1において、S101は水平同期パルス信号で、書き込みアドレスの開始位置を決定する基準パルス(書き込み開始基準信号)である。水平同期パルス信号S101が入力されると、書き込みアドレスカウンタ101は初期状態であるアドレス値“0”にリセットされてその出力である書き込みアドレスS102がこの値“0”に更新され、第1のクロックS109が入力される毎に該書き込みアドレスS102がアップカウントしていく。ここで第1のクロックS109が第2のクロックS110より周波数が高くなるように設定した場合、補間回路106によりサンプリング点を間引きながらメモリ107へ書き込むため、この間引き処理が行なわれているサンプル時は書き込みアドレスカウンタ101はアップカウントを停止し、メモリ107にはデータを書き込まないようにしている。
図2(a)において、最初に水平同期パルスS101,読み出し基準パルスS104の値が“L”になると、セレクタ101a,104aは初期値発生回路102b,105bが出力した初期値を選択し、このセレクタ101a,104aの出力は、フリップフロップ101b,104bにより1クロック分遅延されて加算器101c,104cにフィードバックされ、このフィードバックされた値は加算器101c,104cにより電源電圧レベルの“1”と加算され、この加算値がセレクタ101a,104aに出力される。この時、水平同期パルスS101,読み出し基準パルスS104の値は“H”に変化した直後であるので、セレクタ101a,104aは加算値を選択し、この加算値がフリップフロップ101b,104bに出力される。このサイクルを1クロック毎に繰り返すことで、カウンタ101a,104aは1クロック毎にカウント値を“1”ずつ上昇させてゆく。
図9はこのように、異種クロックを用い、最大メモリアドレス数を“227”で構成した場合を示しており、NTSC方式において標準信号が入力され、第1のクロックS109として、色副搬送波周波数3.58MHzの4倍のサンプリング周波数(=14.3MHz)を使用し、第2のクロックS110として、色副搬送波周波数3.38MHzの4倍のサンプリング周波数(=13.5MHz)を使用し、水平方向の間引き処理がない場合の水平サンプリング点とメモリのライトアドレスとリードアドレスとの関係を示しており、遅延調整として、114×858/910=107の水平サンプリングポイント分を設定することで、図5の場合と同様に、例えばNTSC方式の非標準信号であるビデオテープレコーダを再生した場合に水平同期パルスが乱されて左右に最大107クロックのずれの発生までメモリの書き込みデータを読み出す際に、データの追い越し、追い越されが発生せずに標準信号を構成することができる。但し、910および858はそれぞれサンプリング周波数が14.3MHzおよび13.5MHzの場合の、IEEE ITU656において規定された水平サンプリング点の個数、114は最大メモリアドレス数“227”の半分の値である。なお、第1のクロックと第2のクロックとは上記の例に限るものではなく、また、第2のクロックの方が第1のクロックよりも周波数が高い場合であってもよい。また最大メモリアドレス数も“227”に限るものでもない。
図10は、実施の形態1によるクロック変換装置を有する映像表示装置を内蔵したテレビジョン受像機の構成を示すブロック図である。図10において、501は地上波アナログ放送用のアンテナ530に接続されたチューナ、502はデジタル放送入力533から入力されたRF入力等のデジタル放送信号をデコードするデジタル放送デコーダ、503はチューナ501からの映像復調信号,外部ビデオ入力531からのVCR,DVDプレーヤ等の再生映像信号,デジタル放送デコーダ502でデコードしたデジタル映像信号を選択するセレクタ、504はチューナ501からの音声復調信号,外部オーディオ入力532からのVCR,DVDプレーヤ等の再生音声信号,デジタル放送デコーダ502でデコードしたデジタル音声信号を選択するセレクタ、520はセレクタ503にて選択された映像信号を処理しモニタ(表示用デバイス)510に表示する映像表示装置、511はセレクタ504にて選択された音声信号を処理し、スピーカ512に出力する音声処理部である。
まず、セレクタ503,504で地上波アナログ放送の受信かVCR(Video Casette Recorder),DVD(Digital Versatile Disk)等のパッケージ系メディアの再生か、デジタル放送の受信かを選択する。まず、地上波アナログ放送の受信が選択されたものとする。アンテナ530により受信された地上波アナログTV放送は、チューナ501で所望のチャンネルが選局され、その復調出力としてのアナログコンボジットビデオ信号および音声復調信号が、それぞれセレクタ503および504を介して映像表示装置520および音声処理部511に入力される。
11 第2のカウンタ回路部
101 書き込みアドレスカウンタ
102 書き込み最大値リミッタ
103 遅延調整回路
104 読み出しアドレスカウンタ
101a,104a セレクタ
101b,104b フリップフロップ
101c,104c 加算器
101d,104d OR回路
102a,105a デコーダ
102b,105b 初期値発生回路
1021〜1024,1051〜1054 排他的論理和回路
1025,1055 NOR回路
103a 遅延調整用カウンタ
103b 遅延調整用デコーダ
105 読み出し最大値リミッタ
106 補間回路
107 書き込みと読み出しとが別々に制御できるメモリ
500 テレビジョン受像機
501 チューナ
502 デジタル放送デコーダ
503,504 セレクタ
505 第1の映像処理部
505a セレクタ
506 メモリ
507 第2の映像処理部
508 メモリ制御部
509 マイコン
510 モニタ
511 音声処理部
512 スピーカ
520 映像表示装置
550 クロック変換部
S1 放送方式を判別する判定ステップ
S2 放送方式毎に算出しておいたリミッタ値のテーブルサーチを行う検索ステップ
S3 リミッタ値をレジスタに設定する設定ステップ
S101 水平同期パルス
S102 書き込みアドレス
S104 読み出し基準パルス
S105 読み出しアドレス
S108 補間処理された映像信号
S109 第1のクロック
S110 第2のクロック
S111 出力信号
Claims (1)
- 第1のクロックに同期したデータを第2のクロックに同期したデータに変換するクロック変換装置であって、
1水平同期期間分のデータの記憶に要するアドレスよりも少ないアドレスを有し、書き込み用クロックと読み出し用クロックにより書き込み動作と読み出し動作が互いに独立して実行可能なメモリと、
上記第1のクロックをカウントして、上記メモリの書き込みアドレスを作成する書き込みアドレスカウンタと、上記書き込みアドレスカウンタが出力した書き込みアドレスと設定可能な書き込み最大値とを比較し、当該書き込みアドレスと書き込み最大値とが等しくなった時に上記書き込みアドレスカウンタをリセットする書き込み最大値リミッタとを有し、上記メモリの書き込み開始基準タイミングを示す書き込み開始基準信号の入力により上記第1のクロックのカウントを開始し、1水平同期期間分のデータを複数回にわけて上記メモリに書き込みを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返す、上記メモリの書き込みアドレスを作成する第1のカウンタ回路部と、
上記第2のクロックをカウントして、上記メモリの読み出しアドレスを作成する読み出しアドレスカウンタと、上記読み出しアドレスカウンタが出力した読み出しアドレスと設定可能な読み出し最大値とを比較し、当該読み出しアドレスと読み出し最大値とが等しくなった時に上記読み出しアドレスカウンタをリセットする読み出し最大値リミッタとを有し、上記メモリの読み出し開始基準タイミングを示す読み出し開始基準信号から上記第2のクロックをカウントし、複数回にわけて上記メモリに書き込まれた1水平同期期間分のデータの読み出しを可能とするように、上記メモリの所定のアドレスの範囲内で増加あるいは減少を繰り返す、上記メモリの読み出しアドレスを作成する第2のカウンタ回路部と、
上記書き込み開始基準信号を遅延し上記読み出し開始基準信号を生成する、遅延時間が調整可能な遅延調整回路とを備え、
上記書き込みアドレスの最大値の倍数が上記1水平同期期間内に上記第1のクロックでサンプリングされたデータのサンプル数の同数付近となる書き込みアドレスを用いて上記メモリに記憶し、
上記書き込みアドレスの最大値とその最大値とが等しい読み出しアドレスを用いる、
ことを特徴とするクロック変換装置。
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-
2003
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