JP2003228400A - 可変遅延を与えるオーディオ／ビデオ・システム並びに方法 - Google Patents
可変遅延を与えるオーディオ／ビデオ・システム並びに方法Info
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- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
Abstract
(57)【要約】
【課題】 可変量の遅延を信号経路に導入して、ビデオ
信号と対応するオーディオ信号など、２つの信号を正確
に同期させることのできるオーディオ／ビデオ・システ
ム（１００）を提供すること。 【解決手段】 オーディオ／ビデオ・システム（１０
０）は、第１のディジタル信号に第１の遅延を与えるた
めの第１の回路（５０）を備える。第２の回路（８０）
が、第２のディジタル信号に可変の第２の遅延を与え
て、第２のディジタル信号を第１のディジタル信号と時
間整合させる。第２の回路（８０）は、第２のディジタ
ル信号を選択的に記憶するため、且つ第２のディジタル
信号を先入れ先出し方式で出力して第２のディジタル信
号に可変の第２の遅延を与えるためのアドレス指定可能
なメモリ（８４）を備える。
信号と対応するオーディオ信号など、２つの信号を正確
に同期させることのできるオーディオ／ビデオ・システ
ム（１００）を提供すること。 【解決手段】 オーディオ／ビデオ・システム（１０
０）は、第１のディジタル信号に第１の遅延を与えるた
めの第１の回路（５０）を備える。第２の回路（８０）
が、第２のディジタル信号に可変の第２の遅延を与え
て、第２のディジタル信号を第１のディジタル信号と時
間整合させる。第２の回路（８０）は、第２のディジタ
ル信号を選択的に記憶するため、且つ第２のディジタル
信号を先入れ先出し方式で出力して第２のディジタル信
号に可変の第２の遅延を与えるためのアドレス指定可能
なメモリ（８４）を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、オーディ
オ／ビデオ・システムに関し、より詳細には、信号経路
に可変量の遅延を導入して、オーディオ信号とビデオ信
号を正確に同期させることのできるオーディオ／ビデオ
・システム並びに方法に関する。
オ／ビデオ・システムに関し、より詳細には、信号経路
に可変量の遅延を導入して、オーディオ信号とビデオ信
号を正確に同期させることのできるオーディオ／ビデオ
・システム並びに方法に関する。
【０００２】
【従来の技術】ディジタル・テレビジョン信号受信機な
どのオーディオ／ビデオ・システムは、ＭＰＥＧデコー
ディングなど様々なタイプのビデオ処理を採用すること
が多く、これらのビデオ処理は、ビデオ信号経路に処理
遅延を導入するものである。付随するオーディオ信号経
路をビデオ信号経路と同期させるためには、オーディオ
信号経路も同様の遅延を受けなければならない。このよ
うな遅延がオーディオ信号経路に与えられない場合、番
組（ｐｒｏｇｒａｍ：プログラム）視聴中にオーディオ
出力とビデオ出力が同期しないという点で、望ましくな
い同期問題が生じる。すなわち、適切な量の遅延がオー
ディオ信号経路に与えられない場合、番組視聴中にはっ
きりわかる「リップ・シンク」（ｌｉｐ ｓｙｎｃ：音
声同期、画面内の動きと音声が一致して再現される状
態）問題が生じることがある。
どのオーディオ／ビデオ・システムは、ＭＰＥＧデコー
ディングなど様々なタイプのビデオ処理を採用すること
が多く、これらのビデオ処理は、ビデオ信号経路に処理
遅延を導入するものである。付随するオーディオ信号経
路をビデオ信号経路と同期させるためには、オーディオ
信号経路も同様の遅延を受けなければならない。このよ
うな遅延がオーディオ信号経路に与えられない場合、番
組（ｐｒｏｇｒａｍ：プログラム）視聴中にオーディオ
出力とビデオ出力が同期しないという点で、望ましくな
い同期問題が生じる。すなわち、適切な量の遅延がオー
ディオ信号経路に与えられない場合、番組視聴中にはっ
きりわかる「リップ・シンク」（ｌｉｐ ｓｙｎｃ：音
声同期、画面内の動きと音声が一致して再現される状
態）問題が生じることがある。
【０００３】信号経路に遅延を導入する手法の１つは、
所望の遅延に対応する幾つかのフリップフロップまたは
他の遅延デバイスを直列に配置して使用するものであ
る。しかし、この手法は、遅延が一般に所定の用途に対
して固定であるという点で制限される。従って、この手
法は、様々な遅延の範囲を実現することができない。さ
らに、このような手法は、大きな遅延の実現には必ずし
も適するとは限らず、特に、ハードウェアおよび関連コ
ストを追加することを極力避けなければならない消費者
用電子機器の用途では適さないものである。
所望の遅延に対応する幾つかのフリップフロップまたは
他の遅延デバイスを直列に配置して使用するものであ
る。しかし、この手法は、遅延が一般に所定の用途に対
して固定であるという点で制限される。従って、この手
法は、様々な遅延の範囲を実現することができない。さ
らに、このような手法は、大きな遅延の実現には必ずし
も適するとは限らず、特に、ハードウェアおよび関連コ
ストを追加することを極力避けなければならない消費者
用電子機器の用途では適さないものである。
【０００４】信号処理方式が異なれば、ビデオ信号経路
に導入される遅延の量も異なる場合があり、従って、オ
ーディオ信号経路中にも対応する異なる量の遅延が必要
になる。例えば、あるチャネル（ｃｈａｎｎｅｌ）また
はソース（ｓｏｕｒｃｅ）上のあるビデオ・フォーマッ
トをデコードするときに導入される遅延は、別のチャネ
ルまたはソース上の別のビデオ・フォーマットをデコー
ドするときに導入される遅延とは異なる場合がある。
に導入される遅延の量も異なる場合があり、従って、オ
ーディオ信号経路中にも対応する異なる量の遅延が必要
になる。例えば、あるチャネル（ｃｈａｎｎｅｌ）また
はソース（ｓｏｕｒｃｅ）上のあるビデオ・フォーマッ
トをデコードするときに導入される遅延は、別のチャネ
ルまたはソース上の別のビデオ・フォーマットをデコー
ドするときに導入される遅延とは異なる場合がある。
【０００５】さらに、この２つの遅延の差が大きく、そ
のため広範囲の遅延をオーディオ信号経路に追加するこ
とが必要な場合もある。
のため広範囲の遅延をオーディオ信号経路に追加するこ
とが必要な場合もある。
【０００６】
【発明が解決しようとする課題】従って、ハードウェア
の必要条件を大きく増加させずに、前述の問題を回避
し、それにより広い遅延範囲を実現する遅延実現方法が
必要とされている。本発明は、これらおよび他の問題点
を解決しようとするものである。
の必要条件を大きく増加させずに、前述の問題を回避
し、それにより広い遅延範囲を実現する遅延実現方法が
必要とされている。本発明は、これらおよび他の問題点
を解決しようとするものである。
【０００７】
【課題を解決するための手段】本発明の一態様におい
て、オーディオ／ビデオ・システムを開示する。例示的
な一実施形態によると、このオーディオ／ビデオ・シス
テムは、第１のディジタル信号に第１の遅延を与えるた
めの第１の手段を備える。また、第２のディジタル信号
に可変の第２の遅延を与えて、第２のディジタル信号を
第１のディジタル信号と時間整合させるための第２の手
段を備える。第２の手段は、第２のディジタル信号を選
択的に記憶するため、且つ第２のディジタル信号を先入
れ先出し（ｆｉｒｓｔ−ｉｎ，ｆｉｒｓｔ−ｏｕｔ）方
式で出力して第２のディジタル信号に可変の第２の遅延
を与えるためのアドレス指定可能なメモリ手段を備え
る。
て、オーディオ／ビデオ・システムを開示する。例示的
な一実施形態によると、このオーディオ／ビデオ・シス
テムは、第１のディジタル信号に第１の遅延を与えるた
めの第１の手段を備える。また、第２のディジタル信号
に可変の第２の遅延を与えて、第２のディジタル信号を
第１のディジタル信号と時間整合させるための第２の手
段を備える。第２の手段は、第２のディジタル信号を選
択的に記憶するため、且つ第２のディジタル信号を先入
れ先出し（ｆｉｒｓｔ−ｉｎ，ｆｉｒｓｔ−ｏｕｔ）方
式で出力して第２のディジタル信号に可変の第２の遅延
を与えるためのアドレス指定可能なメモリ手段を備え
る。
【０００８】本発明の別の態様において、第１のディジ
タル信号を第２のディジタル信号と同期させる方法を開
示する。例示的な一実施形態によると、この方法は、第
１のディジタル信号に第１の遅延を与えるステップと、
第２のディジタル信号に可変の第２の遅延を与えて、第
２のディジタル信号を第１のディジタル信号と時間整合
させるステップとを含む。可変の第２の遅延は、第２の
ディジタル信号を選択的にアドレス指定可能なメモリ内
に記憶するステップと、第２のディジタル信号をアドレ
ス指定可能なメモリから先入れ先出し方式で出力するス
テップとを含むステップにより、第２のディジタル信号
に与えられる。
タル信号を第２のディジタル信号と同期させる方法を開
示する。例示的な一実施形態によると、この方法は、第
１のディジタル信号に第１の遅延を与えるステップと、
第２のディジタル信号に可変の第２の遅延を与えて、第
２のディジタル信号を第１のディジタル信号と時間整合
させるステップとを含む。可変の第２の遅延は、第２の
ディジタル信号を選択的にアドレス指定可能なメモリ内
に記憶するステップと、第２のディジタル信号をアドレ
ス指定可能なメモリから先入れ先出し方式で出力するス
テップとを含むステップにより、第２のディジタル信号
に与えられる。
【０００９】本発明の実施形態に関する以下の記述を添
付の図面と共に参照すると、本発明の前述のおよび他の
特徴および利点、並びにそれらを達成する方式がより明
らかになり、本発明がよりよく理解されるであろう。
付の図面と共に参照すると、本発明の前述のおよび他の
特徴および利点、並びにそれらを達成する方式がより明
らかになり、本発明がよりよく理解されるであろう。
【００１０】本明細書に述べる例示は、本発明の好まし
い実施形態を例示するものであり、このような例示は、
本発明の範囲を任意の態様において限定して解釈すべき
ではない。
い実施形態を例示するものであり、このような例示は、
本発明の範囲を任意の態様において限定して解釈すべき
ではない。
【００１１】
【発明の実施の形態】ここで図面、より具体的には図１
を参照すると、本発明により可変遅延を与えることので
きるオーディオ／ビデオ・システム１００の関連部分が
示してある。例示および説明だけの目的で、図１のオー
ディオ／ビデオ・システム１００は、テレビジョン信号
受信機の一部を表す。ただし、後に本明細書で説明する
ように、本発明は他のタイプのオーディオ／ビデオ・シ
ステムに適用することもできる。
を参照すると、本発明により可変遅延を与えることので
きるオーディオ／ビデオ・システム１００の関連部分が
示してある。例示および説明だけの目的で、図１のオー
ディオ／ビデオ・システム１００は、テレビジョン信号
受信機の一部を表す。ただし、後に本明細書で説明する
ように、本発明は他のタイプのオーディオ／ビデオ・シ
ステムに適用することもできる。
【００１２】図１に示すように、オーディオ／ビデオ・
システム１００は、信号入力端子１０、チューナ２０、
中間周波数（ＩＦ）処理回路３０、マルチプレクサ４
０、ビデオ処理回路５０、マルチプレクサ６０、オーデ
ィオ処理回路７０、およびオーディオ遅延回路８０を備
える。オーディオ／ビデオ・システム１００のこれらの
要素は、例えば、１つまたは複数の集積回路（ＩＣ）お
よび／または他のデバイスとして組み込んでもよい。
システム１００は、信号入力端子１０、チューナ２０、
中間周波数（ＩＦ）処理回路３０、マルチプレクサ４
０、ビデオ処理回路５０、マルチプレクサ６０、オーデ
ィオ処理回路７０、およびオーディオ遅延回路８０を備
える。オーディオ／ビデオ・システム１００のこれらの
要素は、例えば、１つまたは複数の集積回路（ＩＣ）お
よび／または他のデバイスとして組み込んでもよい。
【００１３】例示的な動作モードによると、信号入力端
子１０は、外部信号ソースから無線周波数（ＲＦ）入力
信号を受信する。例示的な一実施形態によると、ＲＦ入
力信号はオーディオ成分とビデオ成分を含み、例えば、
地上、ケーブル、衛星、または他のタイプのブロードキ
ャスト（ｂｒｏａｄｃａｓｔ）を介して供給されるもの
である。チューナ２０は、信号入力端子１０からＲＦ入
力信号を受け取り、それに対して信号同調動作を実行し
て、オーディオ成分とビデオ成分を有するアナログ出力
信号を生成する。
子１０は、外部信号ソースから無線周波数（ＲＦ）入力
信号を受信する。例示的な一実施形態によると、ＲＦ入
力信号はオーディオ成分とビデオ成分を含み、例えば、
地上、ケーブル、衛星、または他のタイプのブロードキ
ャスト（ｂｒｏａｄｃａｓｔ）を介して供給されるもの
である。チューナ２０は、信号入力端子１０からＲＦ入
力信号を受け取り、それに対して信号同調動作を実行し
て、オーディオ成分とビデオ成分を有するアナログ出力
信号を生成する。
【００１４】ＩＦ処理回路３０は、チューナ２０からア
ナログ出力信号を受け取り、それに対して周波数ダウン
コンバージョン（ｄｏｗｎ ｃｏｎｖｅｒｓｉｏｎ）を
実行して、周波数変換されたアナログのオーディオ信号
成分とビデオ信号成分を生成する。例示的な一実施形態
によると、ＩＦ処理回路３０は、ビデオ信号成分を０〜
５ＭＨｚの周波数帯で生成し、オーディオ信号成分を０
〜１００ｋＨｚの周波数帯で生成する。むろん、本発明
により他の周波数帯を利用することもできる。
ナログ出力信号を受け取り、それに対して周波数ダウン
コンバージョン（ｄｏｗｎ ｃｏｎｖｅｒｓｉｏｎ）を
実行して、周波数変換されたアナログのオーディオ信号
成分とビデオ信号成分を生成する。例示的な一実施形態
によると、ＩＦ処理回路３０は、ビデオ信号成分を０〜
５ＭＨｚの周波数帯で生成し、オーディオ信号成分を０
〜１００ｋＨｚの周波数帯で生成する。むろん、本発明
により他の周波数帯を利用することもできる。
【００１５】マルチプレクサ４０は、ＩＦ処理回路３０
からビデオ信号成分を受け取るが、１つまたは複数の外
部ソースから１つまたは複数の補助ビデオ入力を受け取
るようにも適合される。図１には明示していないが、マ
ルチプレクサ４０は、例えばプロセッサ（図示せず）か
ら供給される切換え制御信号を介して、特定のビデオ信
号を選択的に出力するように制御することもできる。
からビデオ信号成分を受け取るが、１つまたは複数の外
部ソースから１つまたは複数の補助ビデオ入力を受け取
るようにも適合される。図１には明示していないが、マ
ルチプレクサ４０は、例えばプロセッサ（図示せず）か
ら供給される切換え制御信号を介して、特定のビデオ信
号を選択的に出力するように制御することもできる。
【００１６】ビデオ処理回路５０は、マルチプレクサ４
０からアナログ・ビデオ信号出力を受け取り、それに対
して１つまたは複数のビデオ処理機能を実行する。例示
的な一実施形態によると、ビデオ処理回路５０は、アナ
ログ・ビデオ信号をベースバンド・ディジタル・ビデオ
・ビットストリーム（ｂａｓｅｂａｎｄ ｄｉｇｉｔａ
ｌ ｖｉｄｅｏ ｂｉｔｓｔｒｅａｍ）に復調し、この
ビデオ・ビットストリームに対して、ＭＰＥＧデコーデ
ィング（ｄｅｃｏｄｉｎｇ）および／または他の機能な
ど、１つまたは複数のディジタル処理機能（ｄｉｇｉｔ
ａｌ ｐｒｏｃｅｓｓｉｎｇ ｆｕｎｃｔｉｏｎ）を実
行する。このようなディジタル処理機能に続いて、処理
したビデオ・ビットストリームを再びアナログ・フォー
マットに変換し、次の処理に向けて出力する。
０からアナログ・ビデオ信号出力を受け取り、それに対
して１つまたは複数のビデオ処理機能を実行する。例示
的な一実施形態によると、ビデオ処理回路５０は、アナ
ログ・ビデオ信号をベースバンド・ディジタル・ビデオ
・ビットストリーム（ｂａｓｅｂａｎｄ ｄｉｇｉｔａ
ｌ ｖｉｄｅｏ ｂｉｔｓｔｒｅａｍ）に復調し、この
ビデオ・ビットストリームに対して、ＭＰＥＧデコーデ
ィング（ｄｅｃｏｄｉｎｇ）および／または他の機能な
ど、１つまたは複数のディジタル処理機能（ｄｉｇｉｔ
ａｌ ｐｒｏｃｅｓｓｉｎｇ ｆｕｎｃｔｉｏｎ）を実
行する。このようなディジタル処理機能に続いて、処理
したビデオ・ビットストリームを再びアナログ・フォー
マットに変換し、次の処理に向けて出力する。
【００１７】図１に示すように、ビデオ処理回路５０
は、１つまたは複数の処理機能を実行することにより、
ビデオ信号経路に処理遅延ΔＴを導入する。具体的に
は、ビデオ処理回路５０のディジタル処理機能は、ビデ
オ・ビットストリームに処理遅延を与えるが、この処理
遅延は、本明細書に述べるように、オーディオ出力信号
とビデオ出力信号との適切な時間整合（すなわち同期）
を達成するために、対応するオーディオ・ビットストリ
ーム中で補償されなければならない。後で図２を参照し
ながら、シリアル・データ遅延の概念に関して、さらに
詳細に本明細書で説明する。
は、１つまたは複数の処理機能を実行することにより、
ビデオ信号経路に処理遅延ΔＴを導入する。具体的に
は、ビデオ処理回路５０のディジタル処理機能は、ビデ
オ・ビットストリームに処理遅延を与えるが、この処理
遅延は、本明細書に述べるように、オーディオ出力信号
とビデオ出力信号との適切な時間整合（すなわち同期）
を達成するために、対応するオーディオ・ビットストリ
ーム中で補償されなければならない。後で図２を参照し
ながら、シリアル・データ遅延の概念に関して、さらに
詳細に本明細書で説明する。
【００１８】マルチプレクサ６０は、ＩＦ処理回路３０
からオーディオ信号成分を受け取るが、マルチプレクサ
４０に供給される補助ビデオ入力に対応する１つまたは
複数の補助オーディオ入力を受け取るようにも適合され
る。マルチプレクサ６０もまた、例えばプロセッサ（図
示せず）から供給される切換え制御信号を介して、特定
のオーディオ信号を選択的に出力するように制御するこ
とができる。
からオーディオ信号成分を受け取るが、マルチプレクサ
４０に供給される補助ビデオ入力に対応する１つまたは
複数の補助オーディオ入力を受け取るようにも適合され
る。マルチプレクサ６０もまた、例えばプロセッサ（図
示せず）から供給される切換え制御信号を介して、特定
のオーディオ信号を選択的に出力するように制御するこ
とができる。
【００１９】オーディ処理回路７０は、マルチプレクサ
６０からアナログ・オーディオ信号出力を受け取り、そ
れに対して１つまたは複数のオーディオ処理機能を実行
する。例示的な一実施形態によると、オーディオ処理回
路７０は、アナログ・オーディオ信号をＩ２Ｓ（ｉｎｔ
ｅｒ−ＩＣ ｓｏｕｎｄ）仕様に準拠するディジタル・
オーディオ・ビットストリームに変換し、このオーディ
オ・ビットストリームに対して、音量制御、高音制御、
低音制御、トーン制御、および／または他の機能など、
１つまたは複数のディジタル処理機能を実行する。ただ
し、これらのディジタル処理機能の実行前または実行後
に、オーディオ・ビットストリームはオーディオ遅延回
路８０に直列に入力され、オーディオ遅延回路８０は、
所定の遅延をオーディオ・ビットストリームに与えて、
このオーディオ・ビットストリームを、ビデオ処理回路
５０によって処理された対応するビデオ・ビットストリ
ームと時間整合させる。このようにして、得られるオー
ディオ出力信号と対応するビデオ出力信号との同期を達
成することができ、それにより、前述の番組視聴中の
「リップ・シンク」問題を回避することができる。
６０からアナログ・オーディオ信号出力を受け取り、そ
れに対して１つまたは複数のオーディオ処理機能を実行
する。例示的な一実施形態によると、オーディオ処理回
路７０は、アナログ・オーディオ信号をＩ２Ｓ（ｉｎｔ
ｅｒ−ＩＣ ｓｏｕｎｄ）仕様に準拠するディジタル・
オーディオ・ビットストリームに変換し、このオーディ
オ・ビットストリームに対して、音量制御、高音制御、
低音制御、トーン制御、および／または他の機能など、
１つまたは複数のディジタル処理機能を実行する。ただ
し、これらのディジタル処理機能の実行前または実行後
に、オーディオ・ビットストリームはオーディオ遅延回
路８０に直列に入力され、オーディオ遅延回路８０は、
所定の遅延をオーディオ・ビットストリームに与えて、
このオーディオ・ビットストリームを、ビデオ処理回路
５０によって処理された対応するビデオ・ビットストリ
ームと時間整合させる。このようにして、得られるオー
ディオ出力信号と対応するビデオ出力信号との同期を達
成することができ、それにより、前述の番組視聴中の
「リップ・シンク」問題を回避することができる。
【００２０】具体的には、オーディオ遅延回路８０は、
オーディオ処理回路７０からオーディオ・ビットストリ
ーム（ＳＤＩ）を直列に受け取り、所定の遅延をそれに
与えて出力オーディオ・ビットストリーム（ＳＤＯ）を
生成する。これは、受け取ったオーディオ・ビットスト
リーム（ＳＤＩ）の遅延バージョン（ｄｅｌａｙｅｄｖ
ｅｒｓｉｏｎ）である。後で図３に関して本明細書で説
明するが、オーディオ遅延回路８０は、受け取ったオー
ディオ・ビットストリーム（ＳＤＩ）に所定の遅延を与
えて、それにより遅延した出力オーディオ・ビットスト
リーム（ＳＤＯ）を生成するように、遅延選択信号を介
してプログラム可能であり、クロック信号（ＳＣＬＫ）
に従ってクロック制御される。図１に示すように、遅延
した出力オーディオ・ビットストリーム（ＳＤＯ）は、
オーディオ処理回路７０に戻され、そこで場合によって
処理され（このような処理が遅延の前に実行されない場
合）、アナログ・フォーマットに変換され、次の処理に
向けて左（Ｌ）チャネルと右（Ｒ）チャネルのオーディ
オ出力信号として出力される。
オーディオ処理回路７０からオーディオ・ビットストリ
ーム（ＳＤＩ）を直列に受け取り、所定の遅延をそれに
与えて出力オーディオ・ビットストリーム（ＳＤＯ）を
生成する。これは、受け取ったオーディオ・ビットスト
リーム（ＳＤＩ）の遅延バージョン（ｄｅｌａｙｅｄｖ
ｅｒｓｉｏｎ）である。後で図３に関して本明細書で説
明するが、オーディオ遅延回路８０は、受け取ったオー
ディオ・ビットストリーム（ＳＤＩ）に所定の遅延を与
えて、それにより遅延した出力オーディオ・ビットスト
リーム（ＳＤＯ）を生成するように、遅延選択信号を介
してプログラム可能であり、クロック信号（ＳＣＬＫ）
に従ってクロック制御される。図１に示すように、遅延
した出力オーディオ・ビットストリーム（ＳＤＯ）は、
オーディオ処理回路７０に戻され、そこで場合によって
処理され（このような処理が遅延の前に実行されない場
合）、アナログ・フォーマットに変換され、次の処理に
向けて左（Ｌ）チャネルと右（Ｒ）チャネルのオーディ
オ出力信号として出力される。
【００２１】図２を参照すると、シリアル・データ遅延
の概念を一般的に示す図２００が示してある。図２に示
すように、１ビットのシリアル・データ入力（シリアル
・データ・イン（ＳＤＩ））が、Ｘ段の遅延を受けて、
１ビットのシリアル・データ出力（シリアル・データ・
アウト（ＳＤＯ））が生成される。ＳＤＯはＳＤＩの遅
延バージョンである。ここで、遅延量Δｔは、遅延の段
数を適用可能なクロック周波数で割った数に等しい。例
えば、クロック周波数が１．５ＭＨｚで遅延が５６Ｋ段
と仮定すると、遅延Δｔは３７．３ミリ秒に等しい。本
明細書でさらに詳細に説明するが、本発明は、シリアル
・データ遅延の概念を利用して、オーディオ出力信号と
ビデオ出力信号が正確に時間整合できるようにする。
の概念を一般的に示す図２００が示してある。図２に示
すように、１ビットのシリアル・データ入力（シリアル
・データ・イン（ＳＤＩ））が、Ｘ段の遅延を受けて、
１ビットのシリアル・データ出力（シリアル・データ・
アウト（ＳＤＯ））が生成される。ＳＤＯはＳＤＩの遅
延バージョンである。ここで、遅延量Δｔは、遅延の段
数を適用可能なクロック周波数で割った数に等しい。例
えば、クロック周波数が１．５ＭＨｚで遅延が５６Ｋ段
と仮定すると、遅延Δｔは３７．３ミリ秒に等しい。本
明細書でさらに詳細に説明するが、本発明は、シリアル
・データ遅延の概念を利用して、オーディオ出力信号と
ビデオ出力信号が正確に時間整合できるようにする。
【００２２】次に、図３を参照すると、図１のオーディ
オ遅延回路８０をさらに詳細に示すものである。図３に
示すように、オーディオ遅延回路８０は、シリアル−パ
ラレル変換器８２、ランダム・アクセス・メモリ（ＲＡ
Ｍ）８４、アドレス発生器（ａｄｄｒｅｓｓ ｇｅｎｅ
ｒａｔｏｒ）８６、およびパラレル−シリアル変換器８
８を備える。オーディオ遅延回路８０のこれらの要素
は、例えば１つまたは複数のＩＣに組み込んでもよい。
オ遅延回路８０をさらに詳細に示すものである。図３に
示すように、オーディオ遅延回路８０は、シリアル−パ
ラレル変換器８２、ランダム・アクセス・メモリ（ＲＡ
Ｍ）８４、アドレス発生器（ａｄｄｒｅｓｓ ｇｅｎｅ
ｒａｔｏｒ）８６、およびパラレル−シリアル変換器８
８を備える。オーディオ遅延回路８０のこれらの要素
は、例えば１つまたは複数のＩＣに組み込んでもよい。
【００２３】例示的な動作モードによると、シリアル−
パラレル変換器８２は、オーディオ処理回路７０（図１
参照）から１ビットのシリアル・オーディオ・ビットス
トリーム（ＳＤＩ）を受け取り、クロック信号（ＳＣＬ
Ｋ）に従ってクロック制御されて、シリアル・ビットス
トリーム（ＳＤＩ）を３２ビットのパラレル信号に変換
する。例示的な一実施形態によると、この３２ビットの
パラレル信号はＩ２Ｓオーディオ仕様に準拠し、１６ビ
ットは左（Ｌ）チャネル・オーディオ・サンプルを表
し、他の１６ビットは右（Ｒ）チャネル・オーディオ・
サンプルを表す。ただし、当然のことながら、本発明の
原理は他のオーディオ仕様および／またはプロトコルに
適用することができる。また、例示的な一実施形態によ
ると、クロック信号（ＳＣＬＫ）は周波数１．５ＭＨｚ
を呈するが、他の周波数を利用することもできる。例え
ば、クロック信号（ＳＣＬＫ）に周波数３．０７ＭＨｚ
を利用することもできる。
パラレル変換器８２は、オーディオ処理回路７０（図１
参照）から１ビットのシリアル・オーディオ・ビットス
トリーム（ＳＤＩ）を受け取り、クロック信号（ＳＣＬ
Ｋ）に従ってクロック制御されて、シリアル・ビットス
トリーム（ＳＤＩ）を３２ビットのパラレル信号に変換
する。例示的な一実施形態によると、この３２ビットの
パラレル信号はＩ２Ｓオーディオ仕様に準拠し、１６ビ
ットは左（Ｌ）チャネル・オーディオ・サンプルを表
し、他の１６ビットは右（Ｒ）チャネル・オーディオ・
サンプルを表す。ただし、当然のことながら、本発明の
原理は他のオーディオ仕様および／またはプロトコルに
適用することができる。また、例示的な一実施形態によ
ると、クロック信号（ＳＣＬＫ）は周波数１．５ＭＨｚ
を呈するが、他の周波数を利用することもできる。例え
ば、クロック信号（ＳＣＬＫ）に周波数３．０７ＭＨｚ
を利用することもできる。
【００２４】シリアル−パラレル変換器８２によって生
成された３２ビットのパラレル信号は、アドレス発生器
８６の制御の下でＲＡＭ８４に対して書込みおよび読取
りされて、書込み／読取り動作の間に所定の遅延が生成
される。アドレス発生器８６はアドレス・カウンタ（図
示せず）を有し、アドレス・カウンタは、ＲＡＭ８４
の、データの書込みおよび読取りが行われる部分を定め
る。例示的な一実施形態によると、ＲＡＭ８４は、３２
行（ｒｏｗ）、１７６０列（ｃｏｌｕｍｎ）のアドレス
指定可能なメモリ・セルを含み、アドレス発生器８６の
制御の下に先入れ先出し方式で動作する。
成された３２ビットのパラレル信号は、アドレス発生器
８６の制御の下でＲＡＭ８４に対して書込みおよび読取
りされて、書込み／読取り動作の間に所定の遅延が生成
される。アドレス発生器８６はアドレス・カウンタ（図
示せず）を有し、アドレス・カウンタは、ＲＡＭ８４
の、データの書込みおよび読取りが行われる部分を定め
る。例示的な一実施形態によると、ＲＡＭ８４は、３２
行（ｒｏｗ）、１７６０列（ｃｏｌｕｍｎ）のアドレス
指定可能なメモリ・セルを含み、アドレス発生器８６の
制御の下に先入れ先出し方式で動作する。
【００２５】アドレス発生器８６は、遅延選択信号の論
理状態に基づいて所定の遅延を制御するようにプログラ
ムされる。例示的な一実施形態によると、遅延選択信号
は、プロセッサ（図示せず）によって生成される３ビッ
トの信号であり、ＩＣ間バスを介してアドレス発生器８
６に供給される。後で述べるように、遅延選択信号の生
成は、異なる様々な方式で制御することができる。
理状態に基づいて所定の遅延を制御するようにプログラ
ムされる。例示的な一実施形態によると、遅延選択信号
は、プロセッサ（図示せず）によって生成される３ビッ
トの信号であり、ＩＣ間バスを介してアドレス発生器８
６に供給される。後で述べるように、遅延選択信号の生
成は、異なる様々な方式で制御することができる。
【００２６】例示的な一実施形態によると、遅延選択信
号の生成は、所望の遅延選択を示すユーザ入力に基づい
て制御することができる。例えば、ユーザは、（例えば
オンスクリーン・メニューに応答してリモート・コント
ロールを介して）オーディオ／ビデオ・システム１００
に入力を供給することができ、これによりプロセッサ
（図示せず）は、特定の論理状態の遅延選択信号を生成
する。このようにして、ユーザは、例えば、番組視聴中
にオーディオ出力信号とビデオ出力信号との間に所望の
程度の時間整合が存在するようになるまで、遅延期間を
選択的にインクリメント（ｉｎｃｒｅｍｅｎｔ：増加）
および／またはデクリメント（ｄｅｃｒｅｍｅｎｔ：減
少）させることができる。
号の生成は、所望の遅延選択を示すユーザ入力に基づい
て制御することができる。例えば、ユーザは、（例えば
オンスクリーン・メニューに応答してリモート・コント
ロールを介して）オーディオ／ビデオ・システム１００
に入力を供給することができ、これによりプロセッサ
（図示せず）は、特定の論理状態の遅延選択信号を生成
する。このようにして、ユーザは、例えば、番組視聴中
にオーディオ出力信号とビデオ出力信号との間に所望の
程度の時間整合が存在するようになるまで、遅延期間を
選択的にインクリメント（ｉｎｃｒｅｍｅｎｔ：増加）
および／またはデクリメント（ｄｅｃｒｅｍｅｎｔ：減
少）させることができる。
【００２７】別の例示的な実施形態によると、遅延選択
信号の生成は、オーディオ／ビデオ入力ソースに基づい
て制御することもできる。例えば、オーディオ／ビデオ
・システム１００は、種々のオーディオ／ビデオ・ソー
スからの補助入力（図１参照）を選択することに対応す
ることができる。このようなソースは、異なるオーディ
オ／ビデオ・タイミング方式を有する場合があり、その
ため補償が必要である。従って、オーディオ／ビデオ・
システム１００は、プロセッサ（図示せず）を利用し
て、選択されたオーディオ／ビデオ入力ソースに基づい
て、遅延選択信号を生成してその論理状態を制御するこ
とができる。例えば、プロセッサ中でルックアップ・テ
ーブルを使用して、選択されたオーディオ／ビデオ入力
ソースに基づいて遅延を最も適切なレベルに設定するこ
とができる。
信号の生成は、オーディオ／ビデオ入力ソースに基づい
て制御することもできる。例えば、オーディオ／ビデオ
・システム１００は、種々のオーディオ／ビデオ・ソー
スからの補助入力（図１参照）を選択することに対応す
ることができる。このようなソースは、異なるオーディ
オ／ビデオ・タイミング方式を有する場合があり、その
ため補償が必要である。従って、オーディオ／ビデオ・
システム１００は、プロセッサ（図示せず）を利用し
て、選択されたオーディオ／ビデオ入力ソースに基づい
て、遅延選択信号を生成してその論理状態を制御するこ
とができる。例えば、プロセッサ中でルックアップ・テ
ーブルを使用して、選択されたオーディオ／ビデオ入力
ソースに基づいて遅延を最も適切なレベルに設定するこ
とができる。
【００２８】別の例示的な実施形態によると、遅延選択
信号の生成は、測定された遅延に基づいて制御すること
ができる。例えば、オーディオ／ビデオ・システム１０
０は、オーディオ信号とビデオ信号との間の遅延を測定
して、測定した遅延を表す出力信号をプロセッサ（図示
せず）に供給する回路（図示せず）を採用することがで
きる。次いで、プロセッサは、この出力信号に基づい
て、遅延選択信号を生成してその論理状態を制御するこ
とができる。このようにすると、オーディオ／ビデオ・
システム１００は、どんなユーザ遅延選択からも、また
は選択された入力ソースからも独立して、遅延を自動制
御することができる。遅延選択信号の生成はまた、本明
細書に明記したこれらの方式以外の方式で制御すること
もできる。
信号の生成は、測定された遅延に基づいて制御すること
ができる。例えば、オーディオ／ビデオ・システム１０
０は、オーディオ信号とビデオ信号との間の遅延を測定
して、測定した遅延を表す出力信号をプロセッサ（図示
せず）に供給する回路（図示せず）を採用することがで
きる。次いで、プロセッサは、この出力信号に基づい
て、遅延選択信号を生成してその論理状態を制御するこ
とができる。このようにすると、オーディオ／ビデオ・
システム１００は、どんなユーザ遅延選択からも、また
は選択された入力ソースからも独立して、遅延を自動制
御することができる。遅延選択信号の生成はまた、本明
細書に明記したこれらの方式以外の方式で制御すること
もできる。
【００２９】アドレス発生器８６は、遅延選択信号を内
部に記憶し、遅延選択信号の論理状態に基づいてＲＡＭ
８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）
を設定して、特定の遅延を生成する。すなわち、アドレ
ス発生器８６は、遅延選択信号の論理状態に基づいて、
ＲＡＭ８４の、シリアル−パラレル変換器８２からの３
２ビット・パラレル信号の書込みおよび読取りが行われ
る部分（すなわちアドレス）を選択的に定める。データ
の書込みおよび読取りが行われるＲＡＭ８４の部分を定
めることにより、書込み／読取り動作の間に所望の遅延
が生成される。以下の表１に、遅延選択信号（３ビット
信号とする）についての取り得る論理状態、およびこれ
らの論理状態に対応する例示的な遅延量を例示する。
部に記憶し、遅延選択信号の論理状態に基づいてＲＡＭ
８４についてのアドレス・カウンタ限界（ｌｉｍｉｔ）
を設定して、特定の遅延を生成する。すなわち、アドレ
ス発生器８６は、遅延選択信号の論理状態に基づいて、
ＲＡＭ８４の、シリアル−パラレル変換器８２からの３
２ビット・パラレル信号の書込みおよび読取りが行われ
る部分（すなわちアドレス）を選択的に定める。データ
の書込みおよび読取りが行われるＲＡＭ８４の部分を定
めることにより、書込み／読取り動作の間に所望の遅延
が生成される。以下の表１に、遅延選択信号（３ビット
信号とする）についての取り得る論理状態、およびこれ
らの論理状態に対応する例示的な遅延量を例示する。
【表１】
【００３０】表１に示すように、本発明の例示的な一実
施形態では、４．７ミリ秒刻みで遅延を生成し、最大遅
延は３７．６ミリ秒である。具体的には、表１に示す最
大遅延は、ちょうど２つのビデオ・フィールドに亘る遅
延に対応する。先に本明細書で説明したように、アドレ
ス発生器８６は、遅延選択信号の論理状態に基づいて、
ＲＡＭ８４の、データの書込みおよび読取りが行われる
部分を定め、書込み／読取り動作の間に特定の遅延が生
成される。やはり、先に本明細書で説明したように、遅
延は、遅延の段数を適用可能なクロック周波数で割った
数に等しい（図２の説明を参照）。
施形態では、４．７ミリ秒刻みで遅延を生成し、最大遅
延は３７．６ミリ秒である。具体的には、表１に示す最
大遅延は、ちょうど２つのビデオ・フィールドに亘る遅
延に対応する。先に本明細書で説明したように、アドレ
ス発生器８６は、遅延選択信号の論理状態に基づいて、
ＲＡＭ８４の、データの書込みおよび読取りが行われる
部分を定め、書込み／読取り動作の間に特定の遅延が生
成される。やはり、先に本明細書で説明したように、遅
延は、遅延の段数を適用可能なクロック周波数で割った
数に等しい（図２の説明を参照）。
【００３１】表１に示した例示的な実施形態によると、
４．７ミリ秒の遅延を生成するためには、アドレス発生
器８６は、ＲＡＭ８４の１７６０列のうち２２０列（す
なわち１／８）だけに対してデータの書込みおよび読取
りが行われるように、ＲＡＭ８４についてのアドレス・
カウンタ限界（ｌｉｍｉｔ）を設定する。すなわち、遅
延の段数（すなわち３２行×２２０列＝７０４０段）を
適用可能なクロック周波数（すなわち１．５ＭＨｚ）で
割った数は、４．７ミリ秒に等しい。同様に、９．４ミ
リ秒の遅延を生成するには、アドレス発生器８６は、Ｒ
ＡＭ８４の１７６０列のうち４４０列（すなわち１／
４）だけに対してデータの書込みおよび読取りが行われ
るように、ＲＡＭ８４についてのアドレス・カウンタ限
界を設定する。すなわち、遅延の段数（すなわち３２行
×４４０列＝１４０８０段）を適用可能なクロック周波
数（すなわち１．５ＭＨｚ）で割った数は、９．４ミリ
秒に等しい。このようにして、最大遅延３７．６ミリ秒
を生成するときだけ、ＲＡＭ８４全体（すなわち３２行
１７６０列のすべて）に対して書込みおよび読取りを行
う。
４．７ミリ秒の遅延を生成するためには、アドレス発生
器８６は、ＲＡＭ８４の１７６０列のうち２２０列（す
なわち１／８）だけに対してデータの書込みおよび読取
りが行われるように、ＲＡＭ８４についてのアドレス・
カウンタ限界（ｌｉｍｉｔ）を設定する。すなわち、遅
延の段数（すなわち３２行×２２０列＝７０４０段）を
適用可能なクロック周波数（すなわち１．５ＭＨｚ）で
割った数は、４．７ミリ秒に等しい。同様に、９．４ミ
リ秒の遅延を生成するには、アドレス発生器８６は、Ｒ
ＡＭ８４の１７６０列のうち４４０列（すなわち１／
４）だけに対してデータの書込みおよび読取りが行われ
るように、ＲＡＭ８４についてのアドレス・カウンタ限
界を設定する。すなわち、遅延の段数（すなわち３２行
×４４０列＝１４０８０段）を適用可能なクロック周波
数（すなわち１．５ＭＨｚ）で割った数は、９．４ミリ
秒に等しい。このようにして、最大遅延３７．６ミリ秒
を生成するときだけ、ＲＡＭ８４全体（すなわち３２行
１７６０列のすべて）に対して書込みおよび読取りを行
う。
【００３２】表１は、本発明の好ましい例示的な一実施
形態を示しているが、ＲＡＭ８４の構成および／または
サイズ、遅延選択信号を表すビットの数、および／また
はクロック信号（ＳＣＬＫ）の周波数などのパラメータ
を調整することにより、表１に示した遅延量とは異なる
遅延量を生成することができることを理解されたい。
形態を示しているが、ＲＡＭ８４の構成および／または
サイズ、遅延選択信号を表すビットの数、および／また
はクロック信号（ＳＣＬＫ）の周波数などのパラメータ
を調整することにより、表１に示した遅延量とは異なる
遅延量を生成することができることを理解されたい。
【００３３】パラレル−シリアル変換器８８は、ＲＡＭ
８４から読み取られた、遅延した３２ビットのパラレル
信号を受け取り、クロック信号（ＳＣＬＫ）に従ってク
ロック制御されて、パラレル信号を１ビットのシリアル
・ビットストリーム（ＳＤＯ）に変換し、これを出力し
てオーディオ処理回路７０（図１参照）に戻す。先に本
明細書で説明したように、オーディオ処理回路７０は、
オーディオ遅延回路８０によってオーディオ・ビットス
トリームに遅延が与えられる前に、オーディオ・ビット
ストリームを処理する場合がある（例えば音量制御、高
音制御、低音制御、トーン制御、および／または他の機
能）。その場合、オーディオ処理回路７０は、遅延した
オーディオ・ビットストリーム（ＳＤＯ）をアナログ・
フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）チ
ャネルのオーディオ出力信号として出力して、次の処理
に移す。
８４から読み取られた、遅延した３２ビットのパラレル
信号を受け取り、クロック信号（ＳＣＬＫ）に従ってク
ロック制御されて、パラレル信号を１ビットのシリアル
・ビットストリーム（ＳＤＯ）に変換し、これを出力し
てオーディオ処理回路７０（図１参照）に戻す。先に本
明細書で説明したように、オーディオ処理回路７０は、
オーディオ遅延回路８０によってオーディオ・ビットス
トリームに遅延が与えられる前に、オーディオ・ビット
ストリームを処理する場合がある（例えば音量制御、高
音制御、低音制御、トーン制御、および／または他の機
能）。その場合、オーディオ処理回路７０は、遅延した
オーディオ・ビットストリーム（ＳＤＯ）をアナログ・
フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）チ
ャネルのオーディオ出力信号として出力して、次の処理
に移す。
【００３４】あるいは、オーディオ・ビットストリーム
が遅延の前にディジタル処理されない場合、オーディオ
処理回路７０は、遅延したオーディオ・ビットストリー
ム（ＳＤＯ）に対してこのような処理機能を実行し、次
いで得られたオーディオ・ビットストリームをアナログ
・フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）
チャネルのオーディオ出力信号として出力して、次の処
理に移す。このようにして、左（Ｌ）チャネルと右
（Ｒ）チャネルのオーディオ出力信号を、ビデオ処理回
路５０（図１参照）から出力される対応するビデオ信号
出力と正確に同期させることができる。
が遅延の前にディジタル処理されない場合、オーディオ
処理回路７０は、遅延したオーディオ・ビットストリー
ム（ＳＤＯ）に対してこのような処理機能を実行し、次
いで得られたオーディオ・ビットストリームをアナログ
・フォーマットに変換し、左（Ｌ）チャネルと右（Ｒ）
チャネルのオーディオ出力信号として出力して、次の処
理に移す。このようにして、左（Ｌ）チャネルと右
（Ｒ）チャネルのオーディオ出力信号を、ビデオ処理回
路５０（図１参照）から出力される対応するビデオ信号
出力と正確に同期させることができる。
【００３５】図４を参照すると、本発明を実施するため
の例示的なステップを示すフローチャート４００が示し
てある。例示および説明のために、図４のステップは、
図１および図３のオーディオ遅延回路８０に関して述べ
る。従って、図４のステップは例示的なものに過ぎず、
本発明を任意の形態において制限するものではない。
の例示的なステップを示すフローチャート４００が示し
てある。例示および説明のために、図４のステップは、
図１および図３のオーディオ遅延回路８０に関して述べ
る。従って、図４のステップは例示的なものに過ぎず、
本発明を任意の形態において制限するものではない。
【００３６】ステップ４０１で、オーディオ遅延回路８
０のシリアル−パラレル変換器８２は、オーディオ処理
回路７０からの入力として１ビットのオーディオ・ビッ
トストリーム（ＳＤＩ）を受け取り、クロック信号（Ｓ
ＣＬＫ）に従ってクロック制御されて、入力シリアル・
ビットストリーム（ＳＤＩ）を３２ビットのパラレル信
号に変換する。ステップ４０２で、アドレス発生器８６
は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４に
ついてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定
する。先に本明細書で述べたように、遅延選択信号の生
成は、異なる様々な方式で制御することができる。やは
り、先に本明細書で説明したように、ＲＡＭ８４につい
てのアドレス・カウンタ限界を設定することにより、Ｒ
ＡＭ８４の、３２ビットのパラレル信号の書込みおよび
読取りが行われる部分を制御する。従って、ＲＡＭ８４
についてのアドレス・カウンタ限界を設定することによ
り、書込み／読取り動作の間に所望の遅延が達成され
る。
０のシリアル−パラレル変換器８２は、オーディオ処理
回路７０からの入力として１ビットのオーディオ・ビッ
トストリーム（ＳＤＩ）を受け取り、クロック信号（Ｓ
ＣＬＫ）に従ってクロック制御されて、入力シリアル・
ビットストリーム（ＳＤＩ）を３２ビットのパラレル信
号に変換する。ステップ４０２で、アドレス発生器８６
は、遅延選択信号の論理状態に基づいて、ＲＡＭ８４に
ついてのアドレス・カウンタ限界（ｌｉｍｉｔ）を設定
する。先に本明細書で述べたように、遅延選択信号の生
成は、異なる様々な方式で制御することができる。やは
り、先に本明細書で説明したように、ＲＡＭ８４につい
てのアドレス・カウンタ限界を設定することにより、Ｒ
ＡＭ８４の、３２ビットのパラレル信号の書込みおよび
読取りが行われる部分を制御する。従って、ＲＡＭ８４
についてのアドレス・カウンタ限界を設定することによ
り、書込み／読取り動作の間に所望の遅延が達成され
る。
【００３７】次に、ステップ４０３で、アドレス発生器
８６のアドレス・カウンタ限度に基づいて３２ビットの
パラレル信号の書込みおよび読取りをＲＡＭ８４に対し
て行って、所望の遅延を生成する。例えば、１４．１ミ
リ秒の遅延を生成するには、アドレス発生器８６は、Ｒ
ＡＭ８４の１７６０列のうち６６０列（すなわち３／
８）だけに対して３２ビットのパラレル信号の書込みお
よび読取りが行われるように、ＲＡＭ８４についてのア
ドレス・カウンタ限界を設定する。同様に、３７．６ミ
リ秒の遅延を生成するには、アドレス発生器８６は、Ｒ
ＡＭ８４の１７６０列すべてに対して３２ビットのパラ
レル信号の書込みおよび読取りが行われるように、ＲＡ
Ｍ８４についてのアドレス・カウンタ限界を設定する。
先に本明細書で説明したように、３２ビットのパラレル
信号は、ＲＡＭ８４に対して先入れ先出し方式で書き込
まれ読み取られる。
８６のアドレス・カウンタ限度に基づいて３２ビットの
パラレル信号の書込みおよび読取りをＲＡＭ８４に対し
て行って、所望の遅延を生成する。例えば、１４．１ミ
リ秒の遅延を生成するには、アドレス発生器８６は、Ｒ
ＡＭ８４の１７６０列のうち６６０列（すなわち３／
８）だけに対して３２ビットのパラレル信号の書込みお
よび読取りが行われるように、ＲＡＭ８４についてのア
ドレス・カウンタ限界を設定する。同様に、３７．６ミ
リ秒の遅延を生成するには、アドレス発生器８６は、Ｒ
ＡＭ８４の１７６０列すべてに対して３２ビットのパラ
レル信号の書込みおよび読取りが行われるように、ＲＡ
Ｍ８４についてのアドレス・カウンタ限界を設定する。
先に本明細書で説明したように、３２ビットのパラレル
信号は、ＲＡＭ８４に対して先入れ先出し方式で書き込
まれ読み取られる。
【００３８】次いで、ステップ４０４で、パラレル−シ
リアル変換器８８は、ＲＡＭ８４から読み取られた遅延
済みの３２ビット・パラレル信号を受け取り、クロック
信号（ＳＣＬＫ）に従ってクロック制御されて、パラレ
ル信号を１ビットのシリアル・ビットストリーム（ＳＤ
Ｏ）に変換し、これを出力してオーディオ処理回路７０
に戻す。
リアル変換器８８は、ＲＡＭ８４から読み取られた遅延
済みの３２ビット・パラレル信号を受け取り、クロック
信号（ＳＣＬＫ）に従ってクロック制御されて、パラレ
ル信号を１ビットのシリアル・ビットストリーム（ＳＤ
Ｏ）に変換し、これを出力してオーディオ処理回路７０
に戻す。
【００３９】本明細書で述べたように、オーディオ・ビ
ットストリームに所定の遅延を与え、オーディオ・ビッ
トストリームを対応するビデオ・ビットストリームに時
間整合させる。このようにして、得られるオーディオ出
力信号と対応するビデオ出力信号との同期を達成するこ
とができ、それにより、前述の番組視聴中の「リップ・
シンク」問題を回避することができる。ただし、本発明
の原理は、この例示的な実施形態に限定されるものでは
なく、ある信号を別の信号と時間整合させる状況に一般
に適用することができる。例えば、本発明を利用して、
ビデオ信号経路に遅延を導入し、対応するオーディオ信
号経路中の処理遅延を補償することもできる。
ットストリームに所定の遅延を与え、オーディオ・ビッ
トストリームを対応するビデオ・ビットストリームに時
間整合させる。このようにして、得られるオーディオ出
力信号と対応するビデオ出力信号との同期を達成するこ
とができ、それにより、前述の番組視聴中の「リップ・
シンク」問題を回避することができる。ただし、本発明
の原理は、この例示的な実施形態に限定されるものでは
なく、ある信号を別の信号と時間整合させる状況に一般
に適用することができる。例えば、本発明を利用して、
ビデオ信号経路に遅延を導入し、対応するオーディオ信
号経路中の処理遅延を補償することもできる。
【００４０】本発明は、表示デバイス付きまたは表示デ
バイスなしの様々なオーディオ／ビデオ・システムに特
に適用可能である。従って、本明細書で使用する「オー
ディオ／ビデオ・システム」という語句は、様々なタイ
プのシステムまたは装置を含むものである。これらに
は、表示デバイスを備えるテレビジョン・セットまたは
モニタや、セットトップ・ボックス、ビデオ・カセット
・レコーダ（「ＶＣＲ」）、ディジタル多用途ディスク
（「ＤＶＤ」）プレーヤ、ビデオ・ゲーム・ボックス、
パーソナル・ビデオ・レコーダ（「ＰＶＲ」）または他
のオーディオ／ビデオ・システムなど、表示デバイスを
備えない場合のあるシステムまたは装置が含まれるが、
これらに限定されない。
バイスなしの様々なオーディオ／ビデオ・システムに特
に適用可能である。従って、本明細書で使用する「オー
ディオ／ビデオ・システム」という語句は、様々なタイ
プのシステムまたは装置を含むものである。これらに
は、表示デバイスを備えるテレビジョン・セットまたは
モニタや、セットトップ・ボックス、ビデオ・カセット
・レコーダ（「ＶＣＲ」）、ディジタル多用途ディスク
（「ＤＶＤ」）プレーヤ、ビデオ・ゲーム・ボックス、
パーソナル・ビデオ・レコーダ（「ＰＶＲ」）または他
のオーディオ／ビデオ・システムなど、表示デバイスを
備えない場合のあるシステムまたは装置が含まれるが、
これらに限定されない。
【００４１】好ましい設計を有するものとして本発明を
述べたが、本発明は、本開示の趣旨および範囲の内でさ
らに変更することもできる。従って、本明細書は、本発
明の一般原理を用いた本発明のどんな変形、使用、適合
もカバーするものである。さらに、本明細書は、本発明
の関係する技術分野における周知のまたは慣例の実施に
含まれ、且つ本発明の特許請求の範囲に含まれる、本開
示からの逸脱もカバーするものとする。
述べたが、本発明は、本開示の趣旨および範囲の内でさ
らに変更することもできる。従って、本明細書は、本発
明の一般原理を用いた本発明のどんな変形、使用、適合
もカバーするものである。さらに、本明細書は、本発明
の関係する技術分野における周知のまたは慣例の実施に
含まれ、且つ本発明の特許請求の範囲に含まれる、本開
示からの逸脱もカバーするものとする。
【００４２】以下に本発明の実施態様を例示する。
（１）第１のディジタル信号に第１の遅延を与えるため
の第１の手段（５０）と、第２のディジタル信号に可変
の第２の遅延を与えて、前記第２のディジタル信号を前
記第１のディジタル信号と時間整合させるための第２の
手段（８０）とを備えるオーディオ／ビデオ・システム
（１００）であって、前記第２の手段（８０）が、前記
第２のディジタル信号を選択的に記憶するため、且つ前
記第２のディジタル信号を先入れ先出し方式で出力して
前記第２のディジタル信号に前記可変の第２の遅延を与
えるためのアドレス指定可能なメモリ手段（８４）を備
える、オーディオ／ビデオ・システム（１００）。 （２）前記第１のディジタル信号がビデオ・データを含
む、（１）に記載のオーディオ／ビデオ・システム（１
００）。 （３）前記第２のディジタル信号がオーディオ・データ
を含む、（１）に記載のオーディオ／ビデオ・システム
（１００）。 （４）前記第２の手段（８０）がさらに、前記アドレス
指定可能なメモリ手段（８４）についてのアドレス・カ
ウンタ限界を設定することによって前記可変の第２の遅
延を制御するためのアドレス生成手段（８６）を備え
る、（１）に記載のオーディオ／ビデオ・システム（１
００）。 （５）前記可変の第２の遅延がユーザ遅延選択に基づい
て制御される、（１）に記載のオーディオ／ビデオ・シ
ステム（１００）。 （６）前記可変の第２の遅延が、前記第１および第２の
ディジタル信号に関連する入力ソースに基づいて制御さ
れる、（１）に記載のオーディオ／ビデオ・システム
（１００）。 （７）前記可変の第２の遅延が、測定された遅延に基づ
いて制御される、（１）に記載のオーディオ／ビデオ・
システム（１００）。 （８）ディジタル・ビデオ信号に第１の遅延を与えるよ
うに動作可能なビデオ回路（５０）と、ディジタル・オ
ーディオ信号に可変の第２の遅延を与えて、前記ディジ
タル・オーディオ信号を前記ディジタル・ビデオ信号と
時間整合させるように動作可能なオーディオ回路（８
０）とを備えるオーディオ／ビデオ・システム（１０
０）であって、前記オーディオ回路（８０）が、前記デ
ィジタル・オーディオ信号を選択的に記憶するように、
且つ前記ディジタル・オーディオ信号を先入れ先出し方
式で出力して前記ディジタル・オーディオ信号に前記可
変の第２の遅延を与えるように動作可能なアドレス指定
可能なメモリ（８４）を備える、オーディオ／ビデオ・
システム（１００）。 （９）前記オーディオ回路（８０）がさらに、前記アド
レス指定可能なメモリ（８４）についてのアドレス・カ
ウンタ限界を設定することによって前記可変の第２の遅
延を制御するように動作可能なアドレス発生器（８６）
を備える、（８）に記載のオーディオ／ビデオ・システ
ム（１００）。 （１０）前記可変の第２の遅延がユーザ遅延選択に基づ
いて制御される、（８）に記載のオーディオ／ビデオ・
システム（１００）。 （１１）前記可変の第２の遅延が、前記ディジタル・ビ
デオ信号および前記ディジタル・オーディオ信号に関連
する入力ソースに基づいて制御される、（８）に記載の
オーディオ／ビデオ・システム（１００）。 （１２）前記可変の第２の遅延が、測定された遅延に基
づいて制御される、（８）に記載のオーディオ／ビデオ
・システム（１００）。 （１３）第１のディジタル信号を第２のディジタル信号
と同期させる方法であって、前記第１のディジタル信号
に第１の遅延を与えるステップと、前記第２のディジタ
ル信号に可変の第２の遅延を与えて、前記第２のディジ
タル信号を前記第１のディジタル信号と同期させるステ
ップとを含み、前記可変の第２の遅延が、前記第２のデ
ィジタル信号を選択的にアドレス指定可能なメモリ（８
４）内に記憶するステップと、前記第２のディジタル信
号を前記アドレス指定可能なメモリ（８４）から先入れ
先出し方式で出力するステップとを含むステップによ
り、前記第２のディジタル信号に与えられる方法。 （１４）前記第１のディジタル信号がビデオ・データを
含む、（１３）に記載の方法。 （１５）前記第２のディジタル信号がオーディオ・デー
タを含む、（１３）に記載の方法。 （１６）前記アドレス指定可能なメモリ手段（８４）に
ついてのアドレス・カウンタ限界を設定することによっ
て前記可変の第２の遅延を制御するステップをさらに含
む、（１３）に記載の方法。 （１７）前記可変の第２の遅延がユーザ遅延選択に基づ
いて制御される、（１３）に記載の方法。 （１８）前記可変の第２の遅延が、前記第１および第２
のディジタル信号に関連する入力ソースに基づいて制御
される、（１３）に記載の方法。 （１９）前記可変の第２の遅延が、測定された遅延に基
づいて制御される、（１３）に記載の方法。
の第１の手段（５０）と、第２のディジタル信号に可変
の第２の遅延を与えて、前記第２のディジタル信号を前
記第１のディジタル信号と時間整合させるための第２の
手段（８０）とを備えるオーディオ／ビデオ・システム
（１００）であって、前記第２の手段（８０）が、前記
第２のディジタル信号を選択的に記憶するため、且つ前
記第２のディジタル信号を先入れ先出し方式で出力して
前記第２のディジタル信号に前記可変の第２の遅延を与
えるためのアドレス指定可能なメモリ手段（８４）を備
える、オーディオ／ビデオ・システム（１００）。 （２）前記第１のディジタル信号がビデオ・データを含
む、（１）に記載のオーディオ／ビデオ・システム（１
００）。 （３）前記第２のディジタル信号がオーディオ・データ
を含む、（１）に記載のオーディオ／ビデオ・システム
（１００）。 （４）前記第２の手段（８０）がさらに、前記アドレス
指定可能なメモリ手段（８４）についてのアドレス・カ
ウンタ限界を設定することによって前記可変の第２の遅
延を制御するためのアドレス生成手段（８６）を備え
る、（１）に記載のオーディオ／ビデオ・システム（１
００）。 （５）前記可変の第２の遅延がユーザ遅延選択に基づい
て制御される、（１）に記載のオーディオ／ビデオ・シ
ステム（１００）。 （６）前記可変の第２の遅延が、前記第１および第２の
ディジタル信号に関連する入力ソースに基づいて制御さ
れる、（１）に記載のオーディオ／ビデオ・システム
（１００）。 （７）前記可変の第２の遅延が、測定された遅延に基づ
いて制御される、（１）に記載のオーディオ／ビデオ・
システム（１００）。 （８）ディジタル・ビデオ信号に第１の遅延を与えるよ
うに動作可能なビデオ回路（５０）と、ディジタル・オ
ーディオ信号に可変の第２の遅延を与えて、前記ディジ
タル・オーディオ信号を前記ディジタル・ビデオ信号と
時間整合させるように動作可能なオーディオ回路（８
０）とを備えるオーディオ／ビデオ・システム（１０
０）であって、前記オーディオ回路（８０）が、前記デ
ィジタル・オーディオ信号を選択的に記憶するように、
且つ前記ディジタル・オーディオ信号を先入れ先出し方
式で出力して前記ディジタル・オーディオ信号に前記可
変の第２の遅延を与えるように動作可能なアドレス指定
可能なメモリ（８４）を備える、オーディオ／ビデオ・
システム（１００）。 （９）前記オーディオ回路（８０）がさらに、前記アド
レス指定可能なメモリ（８４）についてのアドレス・カ
ウンタ限界を設定することによって前記可変の第２の遅
延を制御するように動作可能なアドレス発生器（８６）
を備える、（８）に記載のオーディオ／ビデオ・システ
ム（１００）。 （１０）前記可変の第２の遅延がユーザ遅延選択に基づ
いて制御される、（８）に記載のオーディオ／ビデオ・
システム（１００）。 （１１）前記可変の第２の遅延が、前記ディジタル・ビ
デオ信号および前記ディジタル・オーディオ信号に関連
する入力ソースに基づいて制御される、（８）に記載の
オーディオ／ビデオ・システム（１００）。 （１２）前記可変の第２の遅延が、測定された遅延に基
づいて制御される、（８）に記載のオーディオ／ビデオ
・システム（１００）。 （１３）第１のディジタル信号を第２のディジタル信号
と同期させる方法であって、前記第１のディジタル信号
に第１の遅延を与えるステップと、前記第２のディジタ
ル信号に可変の第２の遅延を与えて、前記第２のディジ
タル信号を前記第１のディジタル信号と同期させるステ
ップとを含み、前記可変の第２の遅延が、前記第２のデ
ィジタル信号を選択的にアドレス指定可能なメモリ（８
４）内に記憶するステップと、前記第２のディジタル信
号を前記アドレス指定可能なメモリ（８４）から先入れ
先出し方式で出力するステップとを含むステップによ
り、前記第２のディジタル信号に与えられる方法。 （１４）前記第１のディジタル信号がビデオ・データを
含む、（１３）に記載の方法。 （１５）前記第２のディジタル信号がオーディオ・デー
タを含む、（１３）に記載の方法。 （１６）前記アドレス指定可能なメモリ手段（８４）に
ついてのアドレス・カウンタ限界を設定することによっ
て前記可変の第２の遅延を制御するステップをさらに含
む、（１３）に記載の方法。 （１７）前記可変の第２の遅延がユーザ遅延選択に基づ
いて制御される、（１３）に記載の方法。 （１８）前記可変の第２の遅延が、前記第１および第２
のディジタル信号に関連する入力ソースに基づいて制御
される、（１３）に記載の方法。 （１９）前記可変の第２の遅延が、測定された遅延に基
づいて制御される、（１３）に記載の方法。
【図１】本発明により可変遅延を供給することのできる
オーディオ／ビデオ・システムの関連部分の図である。
オーディオ／ビデオ・システムの関連部分の図である。
【図２】シリアル・データ遅延の概念を一般的に示す図
である。
である。
【図３】図１のオーディオ遅延回路の詳細をさらに供給
する図である。
する図である。
【図４】本発明を実施するための例示的なステップを示
すフローチャートである。
すフローチャートである。
１００ オーディオ／ビデオ・システム
１０ 信号入力端子
２０ チューナ
３０ 中間周波数（ＩＦ）処理回路
４０、６０ マルチプレクサ
５０ ビデオ処理回路
７０ オーディオ処理回路
８０ オーディオ遅延回路
８２ シリアル−パラレル変換器８２
８４ ＲＡＭ
８６ アドレス発生器
８８ パラレル−シリアル変換器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 デイビツド ローレンス アルビーン
アメリカ合衆国 インデイアナ州 インデ
イアナポリス ブロードウエイ・ストリー
ト 5768
Ｆターム(参考） 5C026 DA00
5D045 BA02
Claims (19)
- 【請求項１】 第１のディジタル信号に第１の遅延を与
えるための第１の手段と、 第２のディジタル信号に可変の第２の遅延を与えて、前
記第２のディジタル信号を前記第１のディジタル信号と
時間整合させるための第２の手段とを備えるオーディオ
／ビデオ・システムであって、前記第２の手段が、前記
第２のディジタル信号を選択的に記憶するため、且つ前
記第２のディジタル信号を先入れ先出し方式で出力して
前記第２のディジタル信号に前記可変の第２の遅延を与
えるためのアドレス指定可能なメモリ手段を備える、オ
ーディオ／ビデオ・システム。 - 【請求項２】 前記第１のディジタル信号がビデオ・デ
ータを含む、請求項１に記載のオーディオ／ビデオ・シ
ステム。 - 【請求項３】 前記第２のディジタル信号がオーディオ
・データを含む、請求項１に記載のオーディオ／ビデオ
・システム。 - 【請求項４】 前記第２の手段がさらに、前記アドレス
指定可能なメモリ手段についてのアドレス・カウンタ限
界を設定することによって前記可変の第２の遅延を制御
するためのアドレス生成手段を備える、請求項１に記載
のオーディオ／ビデオ・システム。 - 【請求項５】 前記可変の第２の遅延がユーザ遅延選択
に基づいて制御される、請求項１に記載のオーディオ／
ビデオ・システム。 - 【請求項６】 前記可変の第２の遅延が、前記第１およ
び第２のディジタル信号に関連する入力ソースに基づい
て制御される、請求項１に記載のオーディオ／ビデオ・
システム。 - 【請求項７】 前記可変の第２の遅延が、測定された遅
延に基づいて制御される、請求項１に記載のオーディオ
／ビデオ・システム。 - 【請求項８】 ディジタル・ビデオ信号に第１の遅延を
与えるように動作可能なビデオ回路と、 ディジタル・オーディオ信号に可変の第２の遅延を与え
て、前記ディジタル・オーディオ信号を前記ディジタル
・ビデオ信号と時間整合させるように動作可能なオーデ
ィオ回路とを備えるオーディオ／ビデオ・システムであ
って、前記オーディオ回路が、前記ディジタル・オーデ
ィオ信号を選択的に記憶するように、且つ前記ディジタ
ル・オーディオ信号を先入れ先出し方式で出力して前記
ディジタル・オーディオ信号に前記可変の第２の遅延を
与えるように動作可能なアドレス指定可能なメモリを備
える、オーディオ／ビデオ・システム。 - 【請求項９】 前記オーディオ回路がさらに、前記アド
レス指定可能なメモリについてのアドレス・カウンタ限
界を設定することによって前記可変の第２の遅延を制御
するように動作可能なアドレス発生器を備える、請求項
８に記載のオーディオ／ビデオ・システム。 - 【請求項１０】 前記可変の第２の遅延がユーザ遅延選
択に基づいて制御される、請求項８に記載のオーディオ
／ビデオ・システム。 - 【請求項１１】 前記可変の第２の遅延が、前記ディジ
タル・ビデオ信号および前記ディジタル・オーディオ信
号に関連する入力ソースに基づいて制御される、請求項
８に記載のオーディオ／ビデオ・システム。 - 【請求項１２】 前記可変の第２の遅延が、測定された
遅延に基づいて制御される、請求項８に記載のオーディ
オ／ビデオ・システム。 - 【請求項１３】 第１のディジタル信号を第２のディジ
タル信号と同期させる方法であって、 前記第１のディジタル信号に第１の遅延を与えるステッ
プと、 前記第２のディジタル信号に可変の第２の遅延を与え
て、前記第２のディジタル信号を前記第１のディジタル
信号と同期させるステップとを含み、 前記可変の第２の遅延が、 前記第２のディジタル信号を選択的にアドレス指定可能
なメモリ内に記憶するステップと、 前記第２のディジタル信号を前記アドレス指定可能なメ
モリから先入れ先出し方式で出力するステップとを含む
ステップにより、前記第２のディジタル信号に与えられ
る方法。 - 【請求項１４】 前記第１のディジタル信号がビデオ・
データを含む、請求項１３に記載の方法。 - 【請求項１５】 前記第２のディジタル信号がオーディ
オ・データを含む、請求項１３に記載の方法。 - 【請求項１６】 前記アドレス指定可能なメモリ手段に
ついてのアドレス・カウンタ限界を設定することによっ
て前記可変の第２の遅延を制御するステップをさらに含
む、請求項１３に記載の方法。 - 【請求項１７】 前記可変の第２の遅延がユーザ遅延選
択に基づいて制御される、請求項１３に記載の方法。 - 【請求項１８】 前記可変の第２の遅延が、前記第１お
よび第２のディジタル信号に関連する入力ソースに基づ
いて制御される、請求項１３に記載の方法。 - 【請求項１９】 前記可変の第２の遅延が、測定された
遅延に基づいて制御される、請求項１３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35405602P | 2002-01-31 | 2002-01-31 | |
| US60/354,056 | 2002-01-31 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003228400A true JP2003228400A (ja) | 2003-08-15 |
| JP2003228400A5 JP2003228400A5 (ja) | 2006-03-09 |
| JP4954431B2 JP4954431B2 (ja) | 2012-06-13 |
Family
ID=27663284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003021287A Expired - Lifetime JP4954431B2 (ja) | 2002-01-31 | 2003-01-30 | 可変遅延を与えるオーディオ／ビデオ・システム並びに方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7212247B2 (ja) |
| EP (1) | EP1341386A3 (ja) |
| JP (1) | JP4954431B2 (ja) |
| KR (1) | KR100926469B1 (ja) |
| CN (1) | CN100347664C (ja) |
| MX (1) | MXPA03000925A (ja) |
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| KR20030065336A (ko) | 2003-08-06 |
| US20030142232A1 (en) | 2003-07-31 |
| EP1341386A2 (en) | 2003-09-03 |
| CN1435996A (zh) | 2003-08-13 |
| MXPA03000925A (es) | 2003-08-05 |
| US7212247B2 (en) | 2007-05-01 |
| CN100347664C (zh) | 2007-11-07 |
| JP4954431B2 (ja) | 2012-06-13 |
| EP1341386A3 (en) | 2003-10-01 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061120 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20080318 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080415 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090206 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090206 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090717 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090723 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20101207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101207 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110104 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110401 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110826 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110831 |
|
| RD16 | Notification of change of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7431 Effective date: 20110908 |
|
| A521 | Request for written amendment filed |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| R371 | Transfer withdrawn |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
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