JP3959000B2 - 信号処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、オーディオディジタル/アナログ変換器(DAC)用の信号生成回路(以下、DAC用信号生成回路と称する)とディジタルオーディオインターフェース(IEC60958準拠)用の信号生成回路(以下、IEC用信号生成回路と称する)の両方を有する信号処理回路に関し、特にDVDプレーヤ、ディジタル放送のチューナ等の機器において、サンプリング周波数の切り替え機能を有する信号処理回路に関する。
【0002】
【従来の技術】
近年のマルチメディア技術の進展により、ディジタル化された映像、音声やデータといった複数のメディアを統合的に扱ったDVDプレーヤやディジタルTV放送用チューナ等に代表される応用機器が普及し始めている。
【0003】
このDVDプレーヤやディジタルTV用チューナ等の機器において、オーディオDACによって変換されたアナログオーディオ信号が出力され、またディジタルオーディオインターフェース(IEC60958準拠)により、周辺機器へディジタルのままオーディオ信号が伝達される。
【0004】
以下、従来の信号処理回路とその動作について、図8、図9および図10を用いて説明する。
【0005】
図8は、従来の信号処理回路の構成を示すブロック図である。図8において、1はDAC用信号生成回路、2はIEC用信号生成回路、3は、DAC用信号生成回路1またはIEC用信号生成回路2にオーディオデータを供給する第1のオーディオデータ供給手段、84は、初期化制御信号INITや、出力信号のサンプリング周波数を指示する動作速度制御信号SCを出力して、DAC用信号生成回路1やIEC用信号生成回路2を制御する制御手段、5は、IEC信号とDAC用信号のサンプリング周波数が異なる時に、IEC用信号生成回路2にオーディオデータを供給する第2のオーディオデータ供給手段、6はカウント信号を生成するカウンタ、87は、カウンタ6からのカウント信号を受けて、DAC用信号生成回路1に対する第1の制御信号を生成する第1の制御信号生成回路、88は、カウンタ6からのカウント信号を受けて、IEC用信号生成回路2に対する第2の制御信号を生成する第2の制御信号生成回路である。
【0006】
DAC用信号生成回路1は、データラッチ回路11と、パラレル/シリアル変換回路12と、出力クロック生成回路13とで構成される。データラッチ回路11は、第1のオーディオデータ供給手段から供給されるオーディオデータをDAC用信号生成回路1やIEC用信号処理回路2の処理タイミングに同期させる。パラレル/シリアル変換回路12は、データラッチ回路11から供給されるオーディオデータをDAC用の1ビットのシリアル信号に変換して、DAC用信号として出力する。出力クロック生成回路13は、パラレル/シリアル変換回路12から出力されるDAC用シリアルデータと同時にDACに供給する左右指示信号やシリアルデータラッチ用のシリアルクロックを生成する。
【0007】
IEC用信号生成回路2は、IEC用補助情報生成手段21と、IEC用パラレル/シリアル変換回路22と、IEC用バイフェーズ変換/ヘッダ付加回路23とで構成される。IEC用補助情報生成手段21は、IEC60958規格のバリディティフラグ、ユーザビット、チャンネルステータス等の補助情報を生成する。IEC用パラレル/シリアル変換回路22は、データラッチ回路11からの信号または第2のオーディオデータ供給手段5からの信号に、IEC用補助情報生成手段21からの補助情報を付加して、パラレル/シリアル変換を行う。IEC用バイフェーズ変調/ヘッダ付加回路23は、IEC用パラレル/シリアル変換回路22からの出力信号をバイフェーズ変調し、IEC60958規格のプリアンブルと呼ばれるヘッダを付加して、IEC用信号として出力する。
【0008】
図9は、DAC用信号とIEC用信号の両方のサンプリング周波数が変化した場合の各部信号のタイミングチャートである。図9において、S91は第1のオーディオデータ供給手段3から供給されるオーディオデータ、S92は制御手段84が認識しているオーディオデータ、S93は制御手段84から出力される初期化制御信号(図8のINIT)、S94はDAC用信号生成回路1から出力されるDAC用信号、S95はIEC用信号生成回路2から出力されるIEC用信号、S96はIEC用信号S95を受けた周辺機器であるIEC用レシーバ(不図示)が出力する音声信号である。
【0009】
図9において、期間T1では、第1のオーディオデータ供給手段3から供給されるオーディオデータS91のサンプリング周波数はfsAであり、期間T2以降fsBに変化する。オーディオデータS91のサンプリング周波数の変化により、制御手段84が認識しているオーディオデータS92のサンプリング周波数は、期間T2だけ遅れて期間T3以降fsBに変化する。
【0010】
制御手段84は、サンプリング周波数の変化に応じてクロックを供給する位相同期ループ回路(PLL)の発振周波数の変更を行い、PLLの発振周波数が安定するのを待つ。PLLの発振周波数が安定した後、制御手段84は、カウンタ6、第1の制御信号生成回路87、第2の制御信号生成回路88に初期化制御信号S93を送信し、DAC用信号生成回路1とIEC用信号生成回路2を初期化する。
【0011】
この結果、期間T4以降、DAC用信号S94とIEC用信号S95は共にサンプリング周波数がfsBで出力されるが、IEC用信号S95を受けた周辺機器であるIEC用レシーバは、サンプリング周波数の変化を検知し、レシーバの出力用クロックの切り替えによる遅延で、期間T5から音声信号S96を出力する。
【0012】
図10は、DAC用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャートである。図10において、S101は第1のオーディオデータ供給手段3から供給されるオーディオデータ、S102は制御手段84が認識しているオーディオデータ、S103は制御手段84から出力される初期化制御信号(図8のINIT)、S104はDAC用信号生成回路1から出力されるDAC用信号、S105はIEC用信号生成回路2から出力されるIEC用信号、S106はIEC用信号S105を受けた周辺機器であるIEC用レシーバ(不図示)が出力する音声信号である。
【0013】
図10において、期間T1では、第1のオーディオデータ供給手段3から供給されるオーディオデータS101のサンプリング周波数はfsAであり、期間T2以降fsBに変化する。オーディオデータS101のサンプリング周波数の変化により、制御手段84が認識しているオーディオデータS102のサンプリング周波数は、期間T2だけ遅れて期間T3以降fsBに変化する。
【0014】
制御手段84は、サンプリング周波数の変化に応じてクロックを供給する位相同期ループ回路(PLL)の発振周波数の変更を行い、PLLの発振周波数が安定するのを待つ。PLLの発振周波数が安定した後、制御手段84は、カウンタ6、第1の制御信号生成回路87、第2の制御信号生成回路88に初期化制御信号S103を送信し、DAC用信号生成回路1とIEC用信号生成回路2を初期化する。
【0015】
この結果、期間T4以降、DAC用信号S104はサンプリング周波数がfsBで出力され、IEC用信号S105はサンプリング周波数がfsAのままで出力される。IEC用信号S105を受けた周辺機器であるIEC用レシーバは、ロック待ちによる遅延で、期間T5から音声信号S106を出力する。
【0016】
【発明が解決しようとする課題】
近年、オーディオは高音質の追求に伴い、可聴帯域よりも高い周波数帯域の再生が求められており、サンプリング周波数の高速化に対応したアプリケーションが提案されてきている。
【0017】
高速のサンプリング周波数を有するオーディオデータ(以降、ハイサンプリングデータと呼ぶ)の再生時に、アナログオーディオ信号は、オーディオDACが対応していれば出力することが可能であるが、ディジタルオーディオインターフェース(IEC60958準拠)によるIEC用信号は、現在のところ存在する周辺機器がハイサンプリングデータに未対応のものが多いことや、高音質ソースの著作権保護のために、IEC用信号のみ、ソースの1/2や1/4等にサンプリング周波数を変換して出力することが求められている。
【0018】
ところが、従来の信号処理回路では、DAC用信号生成回路とIEC用信号生成回路において、サンプリング周波数の設定が共通で、独立した設定を行うことができないため、IEC用信号のみ、DAC用信号のサンプリング周波数の1/2や1/4等に変換して出力することはできなかった。
【0019】
そのため、ハイサンプリング時に、ハイサンプリングデータに対応していない周辺機器での音声出力や録音は不可能であり、周辺機器がハイサンプリングデータに対応している場合は、ソースのオリジナルデータがそのままオーディオデジタルデータとして出力されるため、著作権保護には適さないという問題を有していた。
【0020】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、DAC用信号とIEC用信号のサンプリング周波数を独立に設定できる信号処理回路を提供することにある。
【0021】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る信号処理回路は、並列ディジタルオーディオデータが入力され、ディジタル/アナログ変換器(DAC)用の第1の直列ディジタルオーディオデータをDAC用信号として出力するDAC用信号生成回路と、並列ディジタルオーディオデータが入力され、IEC60958準拠のデジタルオーディオインターフェース用の第2の直列ディジタルオーディオデータをIEC用信号として出力するIEC用信号生成回路と、DAC用信号生成回路に対して第1の制御信号を供給する第1の制御信号生成回路と、IEC用信号生成回路に対して第2の制御信号を供給する第2の制御信号生成回路と、第1の制御信号生成回路に供給する第1の動作速度制御信号(SC1)に基づいて、DAC用信号生成回路から出力されるDAC用信号のサンプリング周波数を制御し、第2の制御信号生成回路に供給する第2の動作速度制御信号(SC2)に基いて、IEC用信号生成回路から出力されるIEC用信号のサンプリング周波数を制御する制御手段とを備えたことを特徴とする。
【0022】
この構成によれば、DAC用信号とIEC用信号のサンプリング周波数を独立に設定することができる。
【0023】
本発明に係る信号処理回路において、制御手段は、DAC用信号のサンプリング周波数をIEC用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする。
【0024】
この構成によれば、DAC用信号がハイサンプリングデータである場合に、DAC用信号のサンプリング周波数の1/2や1/4等となる一般的なサンプリング周波数に変換したオーディオデータをIEC用信号として出力する機能を有するので、ハイサンプリングデータに対応していない周辺機器での音声出力や録音が可能になるという利便性を提供することができる。また、ソースがハイサンプリングデータの場合は、IEC用信号のサンプリング周波数をソースのオリジナルデータとは異なる周波数に変換することにより、著作権保護に適した信号処理回路を実現することができる。
【0025】
また、本発明に係る信号処理回路において、制御手段は、IEC用信号のサンプリング周波数をDAC用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする。
【0026】
この構成によれば、IEC用信号がハイサンプリングデータである場合に、IEC用信号のサンプリング周波数の1/2や1/4等となる一般的なサンプリング周波数に変換したオーディオデータをDAC用信号として出力する機能を有するので、本発明の信号処理回路を搭載するDVDプレーヤやデジタルTV用チューナにおいて、ハイサンプリングに対応していない廉価なDACの選択が可能になり、上記機器の開発でのコストダウンを達成できる。
【0027】
また、本発明に係る信号処理回路において、制御手段は、第1の制御信号生成回路に供給する第1の初期化制御信号(INIT1)に基づいて、DAC用信号生成回路を初期化し、第2の制御信号生成回路に供給する第2の初期化制御信号(INIT2)に基づいて、IEC用信号生成回路を初期化することを特徴とする。
【0028】
この構成によれば、DAC用信号生成回路の初期化とIEC用信号生成回路の初期化を独立に行うことができる。これにより、DAC用信号のサンプリング周波数とIEC用信号のサンプリング周波数の一方のみが変化し、他方は変化しない場合でも、サンプリング周波数が変化した方の信号生成回路のみを初期化し、変化しない方の信号の連続性を保つことができるので、IEC信号が入力される周辺機器において、音声途切れ等がない再生が可能になるという利便性を提供することができる。
【0029】
また、本発明に係る信号処理回路において、DAC用信号生成回路およびIEC用信号生成回路は、入力される並列ディジタルオーディオデータを、それぞれの回路の動作タイミングに合わせて保持する機能を有することを特徴とする。
【0030】
この構成によれば、DAC用信号生成回路とIEC用信号生成回路の一方のみが初期化された場合に、DAC用信号生成回路とIEC用信号生成回路が同一のオーディオデータを出力する際に相互の位相のずれがあっても、データの取り違えなく、DAC用信号とIEC用信号の出力が可能になるという利便性を提供することができる。
【0031】
また、本発明に係る信号処理回路において、制御手段は、第1および第2の制御信号生成回路に共通に供給する同時初期化制御信号(INIT)に基づいて、DAC用信号生成回路およびIEC用信号生成回路を同時に初期化し、DAC用信号とIEC用信号の位相を合わせることを特徴とする。
【0032】
この構成によれば、DAC用信号とIEC用信号の出力タイミングを合わせることができる。これにより、サンプリング周波数が変化するDAC用信号生成回路とIEC用信号生成回路の両方の初期化が必要な場合、両回路の初期化が同一タイミングであることを保証できる同時初期化制御信号(INIT)により、初期化指示設定タイミングの制約がなく、制御の簡素性を提供することができる。
【0033】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。
【0034】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る信号処理回路の構成例を示すブロック図である。図6に示す従来例では、制御手段84が第1の制御信号生成回路87と第2の制御信号生成回路88に共通の動作速度制御信号SCを供給していた。これに対して、本実施形態では、制御手段4が、第1の制御信号生成回路7および第2の制御信号生成回路8にそれぞれ第1および第2の動作速度制御信号を供給する、という点が従来例と異なる。なお、図1において、図6に示す従来例と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。
【0035】
図1において、SC1は、DAC用信号のサンプリング周波数を指示する第1の動作速度制御信号、SC2は、IEC用信号のサンプリング周波数を指示する第2の動作速度制御信号である。
【0036】
DAC用信号のサンプリング周波数のみを変更する場合は、第1の動作速度制御信号SC1により、第1の制御信号生成回路7を介して動作速度を制御することによって、IEC用信号生成回路2の動作速度を変更することなく、DAC用信号生成回路1の動作速度を変更することができる。
【0037】
また、IEC用信号のサンプリング周波数のみを変更する場合は、第2の動作速度制御信号SC2により、第2の制御信号生成回路8を介して動作速度を制御することによって、DAC用信号生成回路1の動作速度を変更することなく、IEC用信号生成回路2の動作速度を変更することができる。
【0038】
(第2の実施形態)
第1の実施形態によって、DAC用信号生成回路1とIEC用信号生成回路2のどちらか一方のみのサンプリング周波数を変更することができる。しかしながら、サンプリング周波数を変更した場合はその信号生成回路の初期化を行う必要があるが、第1の実施形態による信号処理回路では、DAC用信号生成回路1とIEC用信号生成回路2に対する初期化制御信号INITが共通であるため、どちらか一方のみのサンプリング周波数が変化した場合でも、初期化は両方の信号生成回路に対して行われてしまう。
【0039】
そのため、例えば、DAC用信号のサンプリング周波数のみが変化して、IEC用信号のサンプリング周波数が変化しない場合に、IEC用信号も、初期化によって不連続が発生して、IEC用信号を受ける周辺機器でロックがはずれてしまい、ロックの復帰まで、周辺機器からの音声出力又は周辺機器での録音等において、音声が途切れてしまうという問題がある。
【0040】
そこで、本発明の第2の実施形態では、DAC用信号とIEC用信号のうち、一方のサンプリング周波数のみが変化し、他方のサンプリング周波数は変化しない場合でも、サンプリング周波数が変化した方の信号生成回路のみを初期化し、サンプリング周波数が変化しない方の信号の連続性を保つことにより、音声途切れ等がない再生を行うことが可能な信号処理回路を実現する。
【0041】
図2は、本発明の第2の実施形態に係る信号処理回路の構成例を示すブロック図である。図1に示す第1の実施形態では、制御手段4が、1つの初期化制御信号INITをカウンタ回路6、第1の制御信号生成回路7、第2の制御信号生成回路8に供給していた。これに対して、本実施形態では、図2に示すように、制御手段4’が、同時に初期化を行うための同時初期化制御信号INITをカウンタ回路6、第1の制御信号生成回路7’、第2の制御信号生成回路8’に供給すると共に、第1の制御信号生成回路7’および第2の制御信号生成回路8’にそれぞれ第1および第2の初期化制御信号を供給する、という点が従来例と異なる。なお、図2において、第1の実施形態と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。
【0042】
図2において、INIT1は、DAC用信号生成回路1に対してのみ初期化を行うための第1の初期化制御信号、INIT2は、IEC用信号生成回路2に対してのみ初期化を行うための第2の初期化制御信号である。
【0043】
DAC用信号作成回路1のみの初期化を行う場合は、第1の初期化制御信号INIT1に基いて初期化を行うことによって、IEC用信号生成回路2を初期化することなく、DAC用信号生成回路1を初期化することができる。
【0044】
また、IEC用信号作成回路2のみの初期化を行う場合は、第2の初期化制御信号INIT2に基いて初期化を行うことによって、DAC用信号生成回路1を初期化することなく、IEC用信号生成回路2を初期化することができる。
【0045】
次に、DAC用信号のみサンプリング周波数が変化し、DAC用信号生成回路1を初期化する場合について、図3を参照して説明する。
【0046】
図3は、本実施形態においてDAC用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャートである。図3において、S31は第1のオーディオデータ供給手段3から供給されるオーディオデータ、S32は制御手段4’が認識しているオーディオデータ、S33は制御手段4’から出力される第1の初期化制御信号(図2のINIT1)、S34はDAC用信号生成回路1から出力されるDAC用信号、S35はIEC用信号生成回路2から出力されるIEC用信号、S36はIEC用信号S35を受けた周辺機器であるIEC用レシーバ(不図示)が出力する音声信号である。
【0047】
図3において、期間T1では、第1のオーディオデータ供給手段3から供給されるオーディオデータS31のサンプリング周波数はfsAであり、期間T2以降fsBに変化する。オーディオデータS31のサンプリング周波数変化により、制御手段4’が認識しているオーディオデータS32のサンプリング周波数は、期間T2だけ遅れて期間T3以降fsBに変化する。
【0048】
制御手段4’は、サンプリング周波数の変化に応じてクロックを供給する位相同期ループ回路(PLL)の発振周波数の変更を行い、PLLの発振周波数が安定するのを待つ。PLLの発振周波数が安定した後、制御手段4’は、第1の制御信号生成回路7’に第1の初期化制御信号S33を送信し、DAC用信号生成回路1のみを初期化する。
【0049】
この結果、期間T4以降、DAC用信号S34はサンプリング周波数がfsBで出力され、IEC用信号S35はサンプリング周波数がfsAのままで出力される。IEC用信号S35を受けた周辺機器であるIEC用レシーバは、レシーバの出力用クロックの切り替えによる遅延が発生せず、期間T4から音声信号S36を出力することができる。
【0050】
(第3の実施形態)
第2の実施形態によって、DAC用信号生成回路1とIEC用信号生成回路2のどちらか一方のみの初期化を行うことができる。しかしながら、初期化を行った場合は、初期化された信号生成回路では、初期化されていない信号生成回路や入力データに対して位相が異なってしまい、入力データを取り違えるという問題がある。
【0051】
本発明の第3の実施形態では、DAC用信号生成回路1とIEC用信号生成回路2のどちらか一方のみの初期化を行った場合でも、入力データをそれぞれの位相に合わせて再度ラッチすることにより、入力データを取り違えることがない信号処理回路を実現する。
【0052】
図4は、本発明の第3の実施形態に係る信号処理回路の構成例を示すブロック図である。本実施形態が第2の実施形態と異なるのは、DAC用信号生成回路1およびIEC用信号生成回路2に含まれるラッチ構成にある。なお、図4において、図2に示す第2の実施形態と同様の構成および機能を有する部分については、同一の符号を付して説明を省略する。
【0053】
第2の実施形態による信号処理回路では、DAC用信号生成回路1とIEC用信号生成回路のいずれかを初期化した場合、DAC用信号とIEC用信号の相対的な位相にずれが生じる。
【0054】
図5は、第2の実施形態におけるDAC用信号生成回路1のみを初期化した場合の各部信号のタイミングチャートである。図5において、ADはDAC用信号生成回路1とIEC用信号生成回路2の両方に入力される32ビット並列のオーディオデータ、CDおよびCIは、それぞれ、DAC用信号生成回路1およびIEC用信号生成回路2において32ビット並列のオーディオデータADを1ビット直列のオーディオデータに変換する際などに使用される第1および第2の内部カウンタ(不図示)の出力信号である第1および第2のカウント値である。RDおよびRIは、それぞれ、DAC用信号生成回路1およびIEC用信号生成回路2における第1および第2の内部カウンタに対する第1および第2の初期化制御信号で、図4に示す第1の初期化制御信号INIT1および第2の初期化制御信号INIT2と等価である。
【0055】
図5において、期間T10では、第1および第2の内部カウンタからそれぞれ出力される第1のカウント値CDと第2のカウント値CIは同じであるが、時点t10で、第1の初期化制御信号RDのみアクティブとなるため、期間T11では、第1のカウント値CDは0に初期化され、第2のカウント値CIは継続してカウントアップするため、両者の値にずれが生じている。そのため、オーディオデータADを直列に変換した値が異なってしまう。初期化が完了した次のデータDn+1を見ると、第2のカウント値CIが0から31までの期間(T10+T11)ではDn+1が保持されているため、直列への変換は正しく行われるが、第1のカウント値CDは第2のカウント値CIに比べて3遅くカウントアップしているため、28までカウントすると、オーディオデータADはDn+2に変化してしまい、正しい値を取得できないことになる。
【0056】
図6は、本実施形態においてDAC用信号生成回路1のみを初期化した場合の各部信号のタイミングチャートである。なお、図6において、図5に示す第2の実施形態と同じ信号名については、同一の記号を付している。
【0057】
図6において、ADDおよびADIは、それぞれ、DAC用信号生成回路1およびIEC用信号生成回路2に入力されるオーディオデータADを、第1のカウント値CDおよび第2のカウント値CIの位相に合わせてラッチし直した第1および第2のオーディオデータである。
【0058】
入力オーディオデータADにおいて期間T20、T21、T22の間保持されているデータDnは、第1のオーディオデータADDでは期間T22、T23、T24の間に、第2のオーディオデータADIでは期間T21、T22、T23の間に、再度ラッチされるので、それぞれの内部カウンタから出力される第1のカウント値CDおよび第2のカウント値と同位相となり、第1のオーディオデータADDおよび第2のオーディオデータADIを直列に変換しても、出力するタイミングは変化するが、データ値が異なることはない。このように、信号生成回路の一方にのみ初期化を行っても、カウント値とラッチしたデータとが同位相で動作するため、正しいデータ出力を保証することができる。
【0059】
(第4の実施形態)
第3の実施形態によって、DAC用信号生成回路1とIEC用信号生成回路2のどちらか一方のみの初期化を行った場合に、入力データを取り違えるという問題は解決することができる。しかしながら、第1の初期化制御信号INIT1と第2の初期化制御信号INIT2が、それぞれ、DAC用信号生成回路1とIEC用信号生成回路に対して独立であるため、DAC用信号とIEC用信号の位相が異なってしまうと、合わせることができないという問題がある。
【0060】
本発明の第4の実施形態では、DAC用信号生成回路1とIEC用信号生成回路2のどちらか一方のみの初期化を行った場合でも、入力データをそれぞれの位相に合わせて再度ラッチすることにより、入力データを取り違えることがない信号処理回路を実現する。
【0061】
なお、本実施形態による信号処理回路の構成は、図4に示す第3の実施形態の構成と同じであるが、制御手段4’による動作速度制御および初期化制御方法が異なる。これは、DAC用信号とIEC用信号の両方のサンプリング周波数を変更する場合は、第1の動作速度制御信号SC1と第2の動作速度制御信号SC2を変更し、PLLの安定後に、同時初期化制御信号INITによって同時に、DAC用信号生成回路1とIEC用信号生成回路の両方を初期化することにより実現できる。
【0062】
DAC用信号生成回路1とIEC用信号生成回路2のいずれかを初期化した場合、DAC用信号生成回路1の第1のカウント値CDとIEC用信号生成回路2の第2のカウント値の位相がずれた場合でも、その両方を同一タイミングで初期化することにより、第1のカウント値CDと第2のカウント値CI、また第1のオーディオデータADDと第2のオーディオデータADIの相対的な位相を合わせることができる。
【0063】
図7は、本実施形態においてDAC用信号生成回路1のみを初期化した場合の各部信号のタイミングチャートである。なお、図7において、図6に示す第3の実施形態と同じ信号名については、同一の記号を付している。
【0064】
図7において、RCは同時初期化制御信号(図4のINIT)である。期間T30、T31、T32の間は、第1のカウント値CDと第2のカウント値CI、また第1のオーディオデータADDと第2のオーディオデータADIの相対的な位相がずれているが、時点t30で、同時初期化制御信号RCにより初期化を行ったため、期間T33では、第1のカウント値CDと第2のカウント値CI、また第1のオーディオデータADDと第2のオーディオデータADIの相対的な位相が合っている。これにより、DAC用信号とIEC用信号の出力タイミングを合わせることができる。
【0065】
【発明の効果】
以上説明したように、本発明によれば、DAC用信号とIEC信号のサンプリング周波数を独立に設定できる信号処理回路を実現することが可能になる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る信号処理回路の構成例を示すブロック図
【図2】 本発明の第2の実施形態に係る信号処理回路の構成例を示すブロック図
【図3】 第2の実施形態においてDAC用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャート
【図4】 本発明の第3の実施形態に係る信号処理回路の構成例を示すブロック図
【図5】 第2の実施形態においてDAC用信号生成回路のみを初期化した場合の各部信号のタイミングチャート
【図6】 第3の実施形態においてDAC用信号生成回路のみを初期化した場合の各部信号のタイミングチャート
【図7】 本発明の第4の実施形態に係る信号処理回路においてDAC用信号生成回路とIEC用信号生成回路を同時に初期化した場合の各部信号のタイミングチャート
【図8】 従来の信号処理回路の構成例を示すブロック図
【図9】 従来の信号処理回路においてDAC用信号とIEC信号の両方のサンプリング周波数が変化した場合の各部信号のタイミングチャート
【図10】 従来の信号処理回路においてDAC用信号のみサンプリング周波数が変化した場合の各部信号のタイミングチャート
【符号の説明】
1 DAC用信号生成回路
11 データラッチ回路
12 パラレル/シリアル変換回路
13 出力クロック生成回路
2 IEC用信号生成回路
21 IEC用補助情報生成手段
22 IEC用パラレル/シリアル変換回路
23 IEC用バイフェーズ変換/ヘッダ付加回路
3 第1のオーディオデータ供給手段
4、4’ 制御手段
5 第2のオーディオデータ供給手段
6 カウンタ
7、7’ 第1の制御信号生成回路
8、8’ 第2の制御信号生成回路
INIT1 第1の初期化制御信号
INIT2 第2の初期化制御信号
INIT 同時初期化制御信号
SC1 第1の動作速度制御信号
SC2 第2の動作速度制御信号
Claims (6)
- 並列ディジタルオーディオデータが入力され、ディジタル/アナログ変換器(DAC)用の第1の直列ディジタルオーディオデータをDAC用信号として出力するDAC用信号生成回路と、
前記並列ディジタルオーディオデータが入力され、IEC60958準拠のデジタルオーディオインターフェース用の第2の直列ディジタルオーディオデータをIEC用信号として出力するIEC用信号生成回路と、
前記DAC用信号生成回路に対して第1の制御信号を供給する第1の制御信号生成回路と、
前記IEC用信号生成回路に対して第2の制御信号を供給する第2の制御信号生成回路と、
前記第1の制御信号生成回路に供給する第1の動作速度制御信号に基づいて、前記DAC用信号生成回路から出力される前記DAC用信号のサンプリング周波数を制御し、前記第2の制御信号生成回路に供給する第2の動作速度制御信号に基いて、前記IEC用信号生成回路から出力される前記IEC用信号のサンプリング周波数を制御する制御手段とを備えたことを特徴とする信号処理回路。 - 前記制御手段は、前記DAC用信号のサンプリング周波数を前記IEC用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする請求項1記載の信号処理回路。
- 前記制御手段は、前記IEC用信号のサンプリング周波数を前記DAC用信号のサンプリング周波数の整数倍に設定可能であることを特徴とする請求項1記載の信号処理回路。
- 前記制御手段は、前記第1の制御信号生成回路に供給する第1の初期化制御信号に基づいて、前記DAC用信号生成回路を初期化し、前記第2の制御信号生成回路に供給する第2の初期化制御信号に基づいて、前記IEC用信号生成回路を初期化することを特徴とする請求項1から3のいずれか一項記載の信号処理回路。
- 前記DAC用信号生成回路および前記IEC用信号生成回路は、入力される前記並列ディジタルオーディオデータを、それぞれの回路の動作タイミングに合わせて保持する機能を有することを特徴とする請求項4記載の信号処理回路。
- 前記制御手段は、前記第1および第2の制御信号生成回路に共通に供給する同時初期化制御信号に基づいて、前記DAC用信号生成回路および前記IEC用信号生成回路を同時に初期化し、前記DAC用信号と前記IEC用信号の位相を合わせることを特徴とする請求項5記載の信号処理回路。
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