JP4952005B2 - 半導体素子およびその製造方法 - Google Patents
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Description
本発明は半導体素子およびその製造方法に関し、特に量子ドットを用いた半導体素子およびその製造方法に関する。
近年、光通信素子の高性能化に向け、量子ドットを利得媒質に用いることが提案されている。そのような素子は、特に、量子ドットの不均一広がりによる広帯域性を利用した、波長多重通信の中継器として機能する半導体増幅器等への応用が期待されている。
半導体素子に量子ドットを用いるには、光ファイバを通過した光のように偏波方向が定まっていない光等に対して、信号光の偏波に依存せずに十分な利得を有することが必要となる。そこで、光の偏波に依存せずに十分な利得を有する量子ドット構造を得るためには、量子ドットの高さを横方向のサイズと同程度にすることが必要とされている。このような形状の１つに、Ｓｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｖ（Ｓ−Ｋ）成長様式で自己形成した扁平な形状の量子ドットを量子力学的に結合する程度の間隔で複数段積層したコラムナ量子ドットが提案されている。
しかし、コラムナ量子ドットを通常の量子ドットが積層可能な膜厚４０ｎｍ程度のスペーサ層で積層すると、結晶性が悪化し、発光強度が低下することが確認されている。結晶性の悪化の原因は、コラムナ量子ドットは、基板と格子整合するように圧縮歪みを受けるが、この歪みは、積層数に比例して蓄積されていく。その結果、歪みが大きくなりすぎ、成長可能な膜厚（臨界膜厚）を超えたために、結晶に転位の発生を伴った歪み緩和が発生したことによる。
そこで、量子ドットの積層による結晶性の悪化を防ぐ方法として次の図６に示すような構造の量子ドットが提案されている（例えば、特許文献１参照）。図６はコラムナ量子ドットの構成図である。図６のコラムナ量子ドット４００は、基板４０２に量子ドット層４０１が積層され、その上に、歪み特性を有する材料により構成されるバリア層４２０を用いて、量子ドットとバリア層を数回重ねた歪み補償構造が一般的なコラムナ量子ドットに対して提案されている。
特開２００３−１９７９００号公報
しかし、上記歪み補償構造を適用した場合、歪み特性を有する材料により構成されるバリア層が量子ドットに接する部分まで覆っており、結晶全体の残留歪みを補償するだけでなく、量子ドット内部の局所的な歪み分布を変えてしまう。量子ドット内部の局所歪みは偏波特性や発光波長を決める要素である。このため、量子ドット内の歪み分布の変化によって、偏波特性や偏波波長が不適切に変化してしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、良好な結晶性をもち、偏波に依存せずに十分な利得を有する、量子ドットを利用した半導体素子およびその製造方法を提供することを目的とする。
本発明では上記課題を解決するために、量子ドットを用いた半導体素子において、第１バリア層上に形成され、量子ドット層が第２バリア層を介して積層された多層量子ドットと、前記多層量子ドットの最上層の量子ドット層上に形成され、前記最上層の量子ドット層の局所歪みを維持する第３バリア層と、前記第３バリア層上に形成され、引っ張り歪みを示す第４バリア層と、を備えた量子ドット構造を有することを特徴とする半導体素子が提供される。
このような半導体素子によれば、多層量子ドット層からの積層によって生じる歪みの蓄積は、引っ張り歪み特性を有する材料で構成されるような第４バリア層によって補償される。そして、第３バリア層は、第４バリア層の歪みが量子ドット層に直接及ぶことを抑制し、局所的な歪みを効果的に打ち消すことを可能とする。
また、本発明では、量子ドットを用いた半導体素子の製造方法において、第１バリア層上に量子ドット層が第２バリア層を介して積層された多層量子ドットを形成する工程と、形成された前記多層量子ドットの最上層の量子ドット層上に前記最上層の量子ドット層の局所歪みを維持する第３バリア層を形成する工程と、形成された前記第３バリア層上に引っ張り歪みを示す第４バリア層を形成する工程と、を有することを特徴とする半導体素子の製造方法が提供される。
このような半導体素子の製造方法によれば、第１バリア層上に量子ドット層が第２バリア層を介して積層された多層量子ドット層の形成後、この最上層の量子ドット層の局所歪みを維持する第３バリア層が形成され、さらに、第３バリア層上に、引っ張り歪みを示す第４バリア層が形成される。よって、第３バリア層は、第４バリア層の引っ張り歪みが量子ドット層に直接及ぶことを抑制し、局所的な歪みを維持することが可能となり、第４バリア層が多層量子ドットの残留歪みを補償することを可能とする。
本発明では、多層量子ドットの最上層の量子ドット層上に、その局所歪みを維持する第３バリア層を形成し、さらに、第３バリア層の上に多層量子ドットの残留歪みを補償する引っ張り歪みを示す第４バリア層を形成するようにしたので、偏波に依存せずに十分な利得を有する、量子ドットを利用した半導体素子を実現することができる。
また、本発明では、多層量子ドット形成後、その最上層の量子ドット層の局所歪みを維持する第３バリア層を形成する工程と、第３バリア層上に、多層量子ドットの残留歪みを補償する引っ張り歪みを示す第４バリア層を形成する工程を有するようにしたので、良好な結晶性を保持することが可能となり、偏波に依存せずに十分な利得を有する、量子ドットを利用した半導体素子を実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は量子ドット構造の構成例である。図１の量子ドット構造１００は、基板１０２に必要に応じてバッファ層を介し、第１バリア層１１０が積層している。そして、第１バリア層１１０に、量子ドット層１０１と第２バリア層１２０を３回繰り返し、その上に量子ドット層１０１ａを積層した、コラムナ量子ドットが積層され、続いて、スペーサ層として、圧縮歪み材料で構成される第３バリア層１３０および引っ張り歪み材料で構成される第４バリア層１４０が積層している。尚、量子ドット層１０１と１０１ａは同じ性質である。このように、図１の量子ドット構造１００は、コラムナ量子ドットの積層において、スペーサ層がコラムナ量子ドットの上に下から順に２層構造で構成されている。
図１は量子ドット構造の構成例である。図１の量子ドット構造１００は、基板１０２に必要に応じてバッファ層を介し、第１バリア層１１０が積層している。そして、第１バリア層１１０に、量子ドット層１０１と第２バリア層１２０を３回繰り返し、その上に量子ドット層１０１ａを積層した、コラムナ量子ドットが積層され、続いて、スペーサ層として、圧縮歪み材料で構成される第３バリア層１３０および引っ張り歪み材料で構成される第４バリア層１４０が積層している。尚、量子ドット層１０１と１０１ａは同じ性質である。このように、図１の量子ドット構造１００は、コラムナ量子ドットの積層において、スペーサ層がコラムナ量子ドットの上に下から順に２層構造で構成されている。
コラムナ量子ドットを構成する量子ドット層１０１、１０１ａおよび第２バリア層１２０の積層によって生じる圧縮歪みの蓄積は、引っ張り歪み材料で構成される第４バリア層１４０によって補償される。一方、量子ドット層１０１ａの上面に接している第３バリア層１３０は、第４バリア層１４０の引っ張り歪みが量子ドット層１０１ａに直接及ぶことを抑制するための層である。このため、第３バリア層１３０は、無歪みの層で十分に効果を得られるが、局所的な歪みの上層への伝播は膜厚に反比例するため、第３バリア層１３０が薄い場合は、圧縮歪み材料で構成される層にすることによって、局所的な歪みを効果的に打ち消すことができる。
また、コラムナ量子ドットの臨界膜厚は、各層の歪み量と膜厚の積の和で決まることが知られている。よって、第２バリア層１２０を引っ張り歪み材料とすると、第４バリア層１４０の歪み量を少なくすることができる。このため、第３バリア層１３０および第４バリア層１４０の歪み量の違いによって生じるバンド不連続を小さく抑えることができるため、第３バリア層１３０および第４バリア層１４０にバンドギャップの等しい材料を用いた場合、第３バリア層１３０中および第４バリア層１４０中に無駄なキャリアが溜まることがなく、量子ドット層１０１、１０１ａに均一にキャリアを注入することができる。
尚、第４バリア層１４０に、第１バリア層１１０と量子ドット層１０１と第２バリア層１２０を繰り返し積層し最上層に量子ドット層１０１ａを積層したコラムナ量子ドットを繰り返し積層することで、利得を向上することができる。
図２は量子ドット構造の効果を示す実験結果の図である。図２は、横軸が波長、縦軸が発光強度を示している。尚、図２中の（Ａ）、（Ｂ）および（Ｃ）は以下の通りである。図２の実験では、以下の材料を用いて、２種類の半導体素子を作成しそれぞれの場合について発光強度を測定した。基板にインジウムリン（ＩｎＰ（００１））を用い、ＩｎＰ（厚さ：１００ｎｍ）をバッファ層とした。第１バリア層にインジウムガリウム砒素リン（ＩｎＧａＡｓＰ）（厚さ：５０ｎｍ）を成長した上に、量子ドット層にインジウム砒素（ＩｎＡｓ）、第２バリア層にＩｎＧａＡｓＰ（平坦膜厚換算：０．８ｎｍ）を７回繰り返して、コラムナ量子ドット（７重コラムナ量子ドット）を構成した。更に、スペーサ層として、４０ｎｍのＩｎＧａＡｓＰで４積層した積層コラムナ量子ドット構造において、（Ａ）無歪み材料で構成される層のみでスペーサ層を構成した場合と、（Ｂ）第３バリア層に無歪み材料（１０ｎｍ）および第４バリア層に引っ張り歪み材料（歪み量：−０．５％、厚さ：２０ｎｍ）の２層スペーサ層で構成した場合を比較した。尚、歪み量の符号は、圧縮歪みの場合プラス（＋）、引っ張り歪みの場合をマイナス（−）とする。また、比較のために、（Ｃ）１層の７重コラムナ量子ドット（以下、単層と呼ぶ）の発光強度についても示している。図２によれば、（Ａ）の場合、既述の通り積層による歪みの蓄積によって結晶性が悪くなるため、（Ｃ）の場合よりも発光強度が低下したが、（Ｂ）の場合では発光強度が改善されたことが示された。（Ｂ）の発光強度の改善から、積層コラムナ量子ドット構造に第３バリア層および第４バリア層の形成により良好な結晶性が得られたことが確認できた。
図３は量子ドット構造における残留歪みエネルギーの評価結果を示す図である。図３は、横軸は量子ドット構造の積層数、縦軸は歪み量と膜厚の積を示している。量子ドット構造１００は、原理的には各層の歪みの向きが重要であり、層の膜厚や歪み量によらず歪み補償構造の効果が生じる。そこで、膜厚や歪み量と歪み補償構造との関係から、特に高い効果が得られる歪み補償構造を求めるために、量子ドット構造の積層数および残留歪みの異なるコラムナ量子ドット構造を作製し、その結晶性を評価した。尚、単位面積当たりの残留歪みエネルギーは、基板に対する量子ドットの歪み量と平坦膜厚換算の厚さ（ｎｍ）との積およびバリア層の歪み量と膜厚（ｎｍ）の積で求めることができる。図３において、○印は、結晶性の悪化が見られなかったもの、△印は、積層の影響があるが、単層のコラムナ量子ドットと同程度の発光強度を示すもの、×印は、単層のコラムナ量子ドットと比較して発光強度が低いものを示している。単位面積当たりの残留歪みエネルギーの評価結果が、特に０．６２以下を満たす条件の構造が良好であることを確認した。単位面積当たりの残留歪みエネルギーの評価例として、図２で発光特性の改善を示した構造について以下に計算する。ＩｎＰ基板に対するＩｎＡｓ量子ドットの歪み量は０．０３１２、量子ドットの膜厚は平坦膜厚換算で０．８ｎｍ、第２バリア層の歪み量は０、膜厚は平坦膜厚換算で０．８ｎｍ、コラムナ量子ドット部分の層数は７、第４バリア層の歪み量は−０．０００５、膜厚は２０ｎｍ、コラムナ量子ドットの積層数は４であるから、
｛（０．０３１２×０．８＋０×０．８）×７＋（−０．０００５×２０）｝×４＝０．２９９＜０．６２
となる。
｛（０．０３１２×０．８＋０×０．８）×７＋（−０．０００５×２０）｝×４＝０．２９９＜０．６２
となる。
上記のような構造を有する量子ドット構造１００は、以下のような手法・材料を用いて形成することができる。例えば、有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ−Ｐｈａｓｅ Ｅｐｉａｔｉｘｙ：ＭＯＣＶＤ）法により、ＩｎＰ（１００）基板１０２を反応室において、５０Ｔｏｒｒ、ホスフィン（ＰＨ３）雰囲気で６００℃〜６５０℃に加熱する。温度が安定した後、ＰＨ３を供給したままトリメチルインジウム（ＴＭＩｎ）を供給することにより、ＩｎＰバッファ層を１００ｎｍ成長する。その後、ＰＨ３雰囲気で、４８０℃〜５５０℃まで降温する。温度が安定した後、ＰＨ３を供給したままＴＭＩｎ、トリエチルガリウム（ＴＥＧａ）、アルシン（ＡｓＨ３）を供給することにより第１バリア層１１０であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ層を１００ｎｍ成長する。第１バリア層ＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ１１０の組成は、例えばｘ＝０．８５、ｙ＝０．６７、波長１．１μｍで無歪みのバリア層となる。その後、４３０℃〜４５０℃まで降温する。温度が安定した後、ＴＭＩｎとＡｓＨ３を供給することにより量子ドット層であるＩｎＡｓを形成する。供給条件は、例えばIII族原料（ＴＭＩｎ）の流量をＶ族原料とIII族原料の供給比（Ｖ／III比）が５〜２０で、III族原料を平坦層厚換算で１〜４ＭＬ相当供給すればよい。これより、高さ１ｎｍ〜３ｎｍの量子ドット層１０１、１０１ａが形成される。量子ドット層１０１、１０１ａの形成後、ＴＭＩｎ、ＴＥＧａ、ＡｓＨ３、ＰＨ３を供給することにより第２バリア層１２０であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ層を、例えば１ｎｍ成長する。第２バリア層１２０であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙの組成は、例えばｘ＝０．６６、ｙ＝０．５６とし、波長１．１μｍで１％の引っ張り歪みを有するバリア層となる。その後、量子ドット層１０１、１０１ａと第２バリア層１２０を繰り返して成長することによりコラムナ量子ドットを形成する。コラムナ量子ドットを形成した後、第３バリア層であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙ層を例えば１０ｎｍ成長する。第３バリア層１３０であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙの組成は、例えば、ｘ＝０．８５、ｙ＝０．６７とし、波長１．１μｍで無歪みのバリア層となる。その後、ＰＨ３雰囲気で基板温度を４８０℃まで上昇させる。その後、第４バリア層１４０であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙを例えば２０ｎｍ成長する。第４バリア層１４０であるＩｎｘＧａ１−ｘＡｓ１−ｙＰｙの組成は、例えばｘ＝０．７５、ｙ＝０．６２とし、波長１．１μｍで０．５％の引っ張り歪みを有するバリア層となる。この工程を繰り返すことにより膜厚４０ｎｍの積層コラムナ量子ドットが形成される。
以下に、上記構成を有する量子ドット構造の適用例について説明する。
まず量子ドット半導体素子の第１の構成例について説明する。
図４は量子ドット半導体素子の第１の構成例である。図４のコラムナ量子ドットを有する埋め込み型の半導体光増幅器２００は、ＩｎＰ基板２２０上に、ｎ−ＩｎＰクラッド層２３０がメサ型に配置され、その中に積層コラムナ量子ドット構造２４０が搭載されている。ｎ−ＩｎＰクラッド層２３０およびｎ−ＩｎＰブロック層２６０はｐ−ＩｎＰ埋め込み層２５０により覆われており、ｐ−ＩｎＰ埋め込み層２５０上にｐ−ＩｎＧａＡｓコンタクト層２７０が積層されている。この第１の構成例は、例えば、以下のように作製することが可能である。ＩｎＰ基板２２０上に、ｎ―ＩｎＰクラッド層２３０を例えば３００ｎｍ〜５００ｎｍ、エピタキシャル成長する。ｎ型不純物濃度は、例えば５×１０１７ｃｍ−３である。ｎ−ＩｎＰクラッド層２３０の上に、量子ドット構造の構成例で示した積層コラムナ量子ドット構造２４０を活性層として形成する。その後、リソグラフィー、エッチングによって、メサを形成する。メサを埋めるようにｐ−ＩｎＰ埋め込み層２５０を成長した後、ｎ−ＩｎＰブロック層２６０を形成する。その後、ｐ−ＩｎＰクラッド層２３０ａを例えば２μｍ〜３μｍ成長する。ｐ−ＩｎＰクラッド層２３０ａの不純物濃度は、例えば１×１０１８ｃｍ−３である。ｐ−ＩｎＰクラッド層２３０ａの上にｐ−ＩｎＧａＡｓコンタクト層２７０を成長する。不純物濃度は，例えば１×１０１９ｃｍ−３である。その後、ｎ側電極２１０、ｐ側電極２１０ａを形成する。光の出射する軸方向の端面は、へき開によってキャビティを形成する。また、キャビティの両端面には、反射防止膜を形成する。
まず量子ドット半導体素子の第１の構成例について説明する。
図４は量子ドット半導体素子の第１の構成例である。図４のコラムナ量子ドットを有する埋め込み型の半導体光増幅器２００は、ＩｎＰ基板２２０上に、ｎ−ＩｎＰクラッド層２３０がメサ型に配置され、その中に積層コラムナ量子ドット構造２４０が搭載されている。ｎ−ＩｎＰクラッド層２３０およびｎ−ＩｎＰブロック層２６０はｐ−ＩｎＰ埋め込み層２５０により覆われており、ｐ−ＩｎＰ埋め込み層２５０上にｐ−ＩｎＧａＡｓコンタクト層２７０が積層されている。この第１の構成例は、例えば、以下のように作製することが可能である。ＩｎＰ基板２２０上に、ｎ―ＩｎＰクラッド層２３０を例えば３００ｎｍ〜５００ｎｍ、エピタキシャル成長する。ｎ型不純物濃度は、例えば５×１０１７ｃｍ−３である。ｎ−ＩｎＰクラッド層２３０の上に、量子ドット構造の構成例で示した積層コラムナ量子ドット構造２４０を活性層として形成する。その後、リソグラフィー、エッチングによって、メサを形成する。メサを埋めるようにｐ−ＩｎＰ埋め込み層２５０を成長した後、ｎ−ＩｎＰブロック層２６０を形成する。その後、ｐ−ＩｎＰクラッド層２３０ａを例えば２μｍ〜３μｍ成長する。ｐ−ＩｎＰクラッド層２３０ａの不純物濃度は、例えば１×１０１８ｃｍ−３である。ｐ−ＩｎＰクラッド層２３０ａの上にｐ−ＩｎＧａＡｓコンタクト層２７０を成長する。不純物濃度は，例えば１×１０１９ｃｍ−３である。その後、ｎ側電極２１０、ｐ側電極２１０ａを形成する。光の出射する軸方向の端面は、へき開によってキャビティを形成する。また、キャビティの両端面には、反射防止膜を形成する。
次に、量子ドット半導体素子の第２の適用例について説明する。
図５は量子ドット半導体素子の第２の構成例である。図５はコラムナ量子ドットを有するリッジ型の半導体光増幅器３００であり、ｎ−ＩｎＰ基板３２０に、ｎ−ＩｎＰクラッド層３３０を積層し、その上に積層コラムナ量子ドット構造３５０が搭載されている。続いて、ｐ−ＩｎＰクラッド層３３０ａ、ｐ−ＩｎＧａＡｓコンタクト層３７０が積層されている。この第２の構成例は、例えば、以下のように作製することが可能である。ｎ−ＩｎＰ基板３２０上に、ｎ−ＩｎＰクラッド層３３０、積層コラムナ量子ドット構造３５０、ｐ−ＩｎＰクラッド層３３０ａ、ｐ−ＩｎＧａＡｓコンタクト層３７０を成長した後、リソグラフィー、エッチングによって、メサを形成する。その後、ｎ側電極３１０、ｐ側電極３１０ａを形成する。光の出射する軸方向の端面は、へき開によってキャビティを形成する。また、キャビティの両端面には、反射防止膜を形成する。
図５は量子ドット半導体素子の第２の構成例である。図５はコラムナ量子ドットを有するリッジ型の半導体光増幅器３００であり、ｎ−ＩｎＰ基板３２０に、ｎ−ＩｎＰクラッド層３３０を積層し、その上に積層コラムナ量子ドット構造３５０が搭載されている。続いて、ｐ−ＩｎＰクラッド層３３０ａ、ｐ−ＩｎＧａＡｓコンタクト層３７０が積層されている。この第２の構成例は、例えば、以下のように作製することが可能である。ｎ−ＩｎＰ基板３２０上に、ｎ−ＩｎＰクラッド層３３０、積層コラムナ量子ドット構造３５０、ｐ−ＩｎＰクラッド層３３０ａ、ｐ−ＩｎＧａＡｓコンタクト層３７０を成長した後、リソグラフィー、エッチングによって、メサを形成する。その後、ｎ側電極３１０、ｐ側電極３１０ａを形成する。光の出射する軸方向の端面は、へき開によってキャビティを形成する。また、キャビティの両端面には、反射防止膜を形成する。
上記２つの適用例では、本発明を有する半導体光増幅器が作成され、偏波が定まっていないような光に対して、十分な利得を有することが可能となる。
尚、これらの適用例では、埋め込み型とリッジ型の代表的な半導体光増幅器の構造を示したが、活性層部以外の製造法、構造は他の公知の製造法、構成であってもよい。
尚、これらの適用例では、埋め込み型とリッジ型の代表的な半導体光増幅器の構造を示したが、活性層部以外の製造法、構造は他の公知の製造法、構成であってもよい。
（付記１） 量子ドットを用いた半導体素子において、
第１バリア層上に形成され、量子ドット層が第２バリア層を介して積層された多層量子ドットと、
前記多層量子ドットの最上層の量子ドット層上に形成され、前記最上層の量子ドット層の局所歪みを維持する第３バリア層と、
前記第３バリア層上に形成され、前記多層量子ドットの残留歪みを補償する第４バリア層と、
を備えた量子ドット構造を有することを特徴とする半導体素子。
第１バリア層上に形成され、量子ドット層が第２バリア層を介して積層された多層量子ドットと、
前記多層量子ドットの最上層の量子ドット層上に形成され、前記最上層の量子ドット層の局所歪みを維持する第３バリア層と、
前記第３バリア層上に形成され、前記多層量子ドットの残留歪みを補償する第４バリア層と、
を備えた量子ドット構造を有することを特徴とする半導体素子。
（付記２） 前記第３バリア層は、前記最上層の量子ドット層を覆うように形成されることを特徴とする付記１記載の半導体素子。
（付記３） 前記第３バリア層は、無歪みまたは圧縮歪みを示す層であることを特徴とする付記１記載の半導体素子。
（付記３） 前記第３バリア層は、無歪みまたは圧縮歪みを示す層であることを特徴とする付記１記載の半導体素子。
（付記４） 前記第４バリア層は、引っ張り歪みを示す層であることを特徴とする付記１記載の半導体素子。
（付記５） 前記第２バリア層は、前記第２バリア層を挟む前記量子ドット層が量子力学的に結合する膜厚であることを特徴とする付記１記載の半導体素子。
（付記５） 前記第２バリア層は、前記第２バリア層を挟む前記量子ドット層が量子力学的に結合する膜厚であることを特徴とする付記１記載の半導体素子。
（付記６） 前記第２バリア層は、引っ張り歪みを示す層であることを特徴とする付記１記載の半導体素子。
（付記７） 前記量子ドット構造が複数積層された構造を有することを特徴とする付記１記載の半導体素子。
（付記７） 前記量子ドット構造が複数積層された構造を有することを特徴とする付記１記載の半導体素子。
（付記８） 前記量子ドット構造の残留歪みエネルギーの評価結果が０．６２以下であることを特徴とする付記１記載の半導体素子。
（付記９） 少なくとも１層の前記量子ドット構造が、前記第１バリア層側に形成された第１クラッド層と前記第４バリア層側に形成された第２クラッド層の間に挟まれた構造を有することを特徴とする付記１記載の半導体素子の製造方法。
（付記９） 少なくとも１層の前記量子ドット構造が、前記第１バリア層側に形成された第１クラッド層と前記第４バリア層側に形成された第２クラッド層の間に挟まれた構造を有することを特徴とする付記１記載の半導体素子の製造方法。
（付記１０） 前記第１クラッド層と少なくとも１層の前記量子ドット構造との積層構造のメサが前記第２クラッド層によって埋め込まれた構造を有することを特徴とする付記９記載の半導体素子。
（付記１１） 前記第１クラッド層と少なくとも１層の前記量子ドット構造と前記第２クラッド層との積層構造における前記第２クラッド層にメサが形成されていることを特徴とする付記９記載の半導体素子。
（付記１２） 量子ドットを用いた半導体素子の製造方法において、
第１バリア層上に量子ドット層が第２バリア層を介して積層された多層量子ドットを形成する工程と、
形成された前記多層量子ドットの最上層の量子ドット層上に前記最上層の量子ドット層の局所歪みを維持する第３バリア層を形成する工程と、
形成された前記第３バリア層上に前記多層量子ドットの残留歪みを補償する第４バリア層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
第１バリア層上に量子ドット層が第２バリア層を介して積層された多層量子ドットを形成する工程と、
形成された前記多層量子ドットの最上層の量子ドット層上に前記最上層の量子ドット層の局所歪みを維持する第３バリア層を形成する工程と、
形成された前記第３バリア層上に前記多層量子ドットの残留歪みを補償する第４バリア層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
（付記１３） 前記第３バリア層を形成する工程においては、前記第３バリア層を前記最上層の量子ドット層を覆うように形成することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１４） 前記第４バリア層を形成する工程においては、前記第４バリア層を、引っ張り歪みを示す層で形成することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１５） 前記多層量子ドットを形成する工程においては、前記第２バリア層を、前記第２バリア層を挟む前記量子ドット層が量子力学的に結合する膜厚で形成することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１５） 前記多層量子ドットを形成する工程においては、前記第２バリア層を、前記第２バリア層を挟む前記量子ドット層が量子力学的に結合する膜厚で形成することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１６） 前記多層量子ドットを形成する工程においては、前記第２バリア層を、引っ張り歪みを示す層で形成することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１７） 前記第４バリア層を形成する工程後に、前記第１バリア層を形成する工程を有することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１８） 前記第１バリア層上に前記多層量子ドットを形成する工程前に、第１クラッド層を形成する工程を有し、前記第１クラッド層上に前記第１バリア層を形成して前記多層量子ドットを形成し、前記第４バリア層を形成する工程後に、第２クラッド層を形成する工程を有することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１８） 前記第１バリア層上に前記多層量子ドットを形成する工程前に、第１クラッド層を形成する工程を有し、前記第１クラッド層上に前記第１バリア層を形成して前記多層量子ドットを形成し、前記第４バリア層を形成する工程後に、第２クラッド層を形成する工程を有することを特徴とする付記１２記載の半導体素子の製造方法。
（付記１９） 前記第４バリア層を形成する工程後、前記第２クラッド層を形成する工程前に、
前記第１クラッド層と、前記第１バリア層、前記多層量子ドット、前記第３バリア層および前記第４バリア層を含む構造との積層構造にメサを形成する工程を有し、
前記第２クラッド層を形成する工程においては、
形成された前記メサを埋め込むように前記第２クラッド層を形成することを特徴とする付記１８記載の半導体素子の製造方法。
前記第１クラッド層と、前記第１バリア層、前記多層量子ドット、前記第３バリア層および前記第４バリア層を含む構造との積層構造にメサを形成する工程を有し、
前記第２クラッド層を形成する工程においては、
形成された前記メサを埋め込むように前記第２クラッド層を形成することを特徴とする付記１８記載の半導体素子の製造方法。
（付記２０） 前記第２クラッド層を形成する工程後に、
前記第１クラッド層と、前記第１バリア層、前記多層量子ドット、前記第３バリア層および前記第４バリア層を含む構造と、前記第２クラッド層との積層構造における前記第２クラッド層に、メサを形成する工程を有することを特徴とする付記１８記載の半導体素子の製造方法。
前記第１クラッド層と、前記第１バリア層、前記多層量子ドット、前記第３バリア層および前記第４バリア層を含む構造と、前記第２クラッド層との積層構造における前記第２クラッド層に、メサを形成する工程を有することを特徴とする付記１８記載の半導体素子の製造方法。
１００ 量子ドット構造
１０１，１０１ａ 量子ドット層
１０２ 基板
１１０ 第１バリア層
１２０ 第２バリア層
１３０ 第３バリア層
１４０ 第４バリア層
１０１，１０１ａ 量子ドット層
１０２ 基板
１１０ 第１バリア層
１２０ 第２バリア層
１３０ 第３バリア層
１４０ 第４バリア層
Claims (9)
- 量子ドットを用いた半導体素子において、
第１バリア層上に形成され、量子ドット層が第２バリア層を介して積層された多層量子ドットと、
前記多層量子ドットの最上層の量子ドット層上に形成され、前記最上層の量子ドット層の局所歪みを維持する第３バリア層と、
前記第３バリア層上に形成され、引っ張り歪みを示す第４バリア層と、
を備えた量子ドット構造を有することを特徴とする半導体素子。 - 前記第３バリア層は、無歪みまたは圧縮歪みを示す層であることを特徴とする請求項１記載の半導体素子。
- 少なくとも１層の前記量子ドット構造が、前記第１バリア層側に形成された第１クラッド層と前記第４バリア層側に形成された第２クラッド層の間に挟まれた構造を有することを特徴とする請求項１記載の半導体素子。
- 前記第１クラッド層と少なくとも１層の前記量子ドット構造との積層構造のメサが前記第２クラッド層によって埋め込まれた構造を有することを特徴とする請求項３記載の半導体素子。
- 前記第１クラッド層と少なくとも１層の前記量子ドット構造と前記第２クラッド層との積層構造における前記第２クラッド層にメサが形成されていることを特徴とする請求項３記載の半導体素子。
- 量子ドットを用いた半導体素子の製造方法において、
第１バリア層上に量子ドット層が第２バリア層を介して積層された多層量子ドットを形成する工程と、
形成された前記多層量子ドットの最上層の量子ドット層上に前記最上層の量子ドット層の局所歪みを維持する第３バリア層を形成する工程と、
形成された前記第３バリア層上に引っ張り歪みを示す第４バリア層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。 - 前記第１バリア層上に前記多層量子ドットを形成する工程前に、
第１クラッド層を形成する工程を有し、
前記第１クラッド層上に前記第１バリア層を形成して前記多層量子ドットを形成し、
前記第４バリア層を形成する工程後に、
第２クラッド層を形成する工程を有することを特徴とする請求項６記載の半導体素子の製造方法。 - 前記第４バリア層を形成する工程後、前記第２クラッド層を形成する工程前に、
前記第１クラッド層と、前記第１バリア層、前記多層量子ドット、前記第３バリア層および前記第４バリア層を含む構造との積層構造にメサを形成する工程を有し、
前記第２クラッド層を形成する工程においては、
形成された前記メサを埋め込むように前記第２クラッド層を形成することを特徴とする請求項７記載の半導体素子の製造方法。 - 前記第２クラッド層を形成する工程後に、
前記第１クラッド層と、前記第１バリア層、前記多層量子ドット、前記第３バリア層および前記第４バリア層を含む構造と、前記第２クラッド層との積層構造における前記第２クラッド層に、メサを形成する工程を有することを特徴とする請求項７記載の半導体素子の製造方法。
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