JP2007242748A - 半導体素子およびその製造方法 - Google Patents
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Abstract
【解決手段】第1バリア層110の上に量子ドット層101と第2バリア層120を繰り返し形成し、この最上層に量子ドット層101aを積層し、この量子ドット層101aの局所歪みを保持する第3バリア層130と、第2バリア層120からの圧縮歪みを補償する第4バリア層140を形成し、量子ドット構造100を構成する。これによって、多層量子ドット層からの積層によって生じる圧縮歪みの蓄積は、引っ張り歪み材料で構成される第4バリア層140によって補償される。そして、第3バリア層130は、第4バリア層140の引っ張り歪みが量子ドット層101aに直接及ぶことを抑制し、局所的な歪みを効果的に打ち消すことが可能となり、偏波に依存せずに十分な利得を有する、量子ドットを利用した半導体素子を実現することができる。
【選択図】図1
Description
図1は量子ドット構造の構成例である。図1の量子ドット構造100は、基板102に必要に応じてバッファ層を介し、第1バリア層110が積層している。そして、第1バリア層110に、量子ドット層101と第2バリア層120を3回繰り返し、その上に量子ドット層101aを積層した、コラムナ量子ドットが積層され、続いて、スペーサ層として、圧縮歪み材料で構成される第3バリア層130および引っ張り歪み材料で構成される第4バリア層140が積層している。尚、量子ドット層101と101aは同じ性質である。このように、図1の量子ドット構造100は、コラムナ量子ドットの積層において、スペーサ層がコラムナ量子ドットの上に下から順に2層構造で構成されている。
{(0.0312×0.8+0×0.8)×7+(−0.0005×20)}×4=0.299<0.62
となる。
まず量子ドット半導体素子の第1の構成例について説明する。
図4は量子ドット半導体素子の第1の構成例である。図4のコラムナ量子ドットを有する埋め込み型の半導体光増幅器200は、InP基板220上に、n−InPクラッド層230がメサ型に配置され、その中に積層コラムナ量子ドット構造240が搭載されている。n−InPクラッド層230およびn−InPブロック層260はp−InP埋め込み層250により覆われており、p−InP埋め込み層250上にp−InGaAsコンタクト層270が積層されている。この第1の構成例は、例えば、以下のように作製することが可能である。InP基板220上に、n―InPクラッド層230を例えば300nm〜500nm、エピタキシャル成長する。n型不純物濃度は、例えば5×1017cm−3である。n−InPクラッド層230の上に、量子ドット構造の構成例で示した積層コラムナ量子ドット構造240を活性層として形成する。その後、リソグラフィー、エッチングによって、メサを形成する。メサを埋めるようにp−InP埋め込み層250を成長した後、n−InPブロック層260を形成する。その後、p−InPクラッド層230aを例えば2μm〜3μm成長する。p−InPクラッド層230aの不純物濃度は、例えば1×1018cm−3である。p−InPクラッド層230aの上にp−InGaAsコンタクト層270を成長する。不純物濃度は,例えば1×1019cm−3である。その後、n側電極210、p側電極210aを形成する。光の出射する軸方向の端面は、へき開によってキャビティを形成する。また、キャビティの両端面には、反射防止膜を形成する。
図5は量子ドット半導体素子の第2の構成例である。図5はコラムナ量子ドットを有するリッジ型の半導体光増幅器300であり、n−InP基板320に、n−InPクラッド層330を積層し、その上に積層コラムナ量子ドット構造350が搭載されている。続いて、p−InPクラッド層330a、p−InGaAsコンタクト層370が積層されている。この第2の構成例は、例えば、以下のように作製することが可能である。n−InP基板320上に、n−InPクラッド層330、積層コラムナ量子ドット構造350、p−InPクラッド層330a、p−InGaAsコンタクト層370を成長した後、リソグラフィー、エッチングによって、メサを形成する。その後、n側電極310、p側電極310aを形成する。光の出射する軸方向の端面は、へき開によってキャビティを形成する。また、キャビティの両端面には、反射防止膜を形成する。
尚、これらの適用例では、埋め込み型とリッジ型の代表的な半導体光増幅器の構造を示したが、活性層部以外の製造法、構造は他の公知の製造法、構成であってもよい。
第1バリア層上に形成され、量子ドット層が第2バリア層を介して積層された多層量子ドットと、
前記多層量子ドットの最上層の量子ドット層上に形成され、前記最上層の量子ドット層の局所歪みを維持する第3バリア層と、
前記第3バリア層上に形成され、前記多層量子ドットの残留歪みを補償する第4バリア層と、
を備えた量子ドット構造を有することを特徴とする半導体素子。
(付記3) 前記第3バリア層は、無歪みまたは圧縮歪みを示す層であることを特徴とする付記1記載の半導体素子。
(付記5) 前記第2バリア層は、前記第2バリア層を挟む前記量子ドット層が量子力学的に結合する膜厚であることを特徴とする付記1記載の半導体素子。
(付記7) 前記量子ドット構造が複数積層された構造を有することを特徴とする付記1記載の半導体素子。
(付記9) 少なくとも1層の前記量子ドット構造が、前記第1バリア層側に形成された第1クラッド層と前記第4バリア層側に形成された第2クラッド層の間に挟まれた構造を有することを特徴とする付記1記載の半導体素子の製造方法。
第1バリア層上に量子ドット層が第2バリア層を介して積層された多層量子ドットを形成する工程と、
形成された前記多層量子ドットの最上層の量子ドット層上に前記最上層の量子ドット層の局所歪みを維持する第3バリア層を形成する工程と、
形成された前記第3バリア層上に前記多層量子ドットの残留歪みを補償する第4バリア層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
(付記15) 前記多層量子ドットを形成する工程においては、前記第2バリア層を、前記第2バリア層を挟む前記量子ドット層が量子力学的に結合する膜厚で形成することを特徴とする付記12記載の半導体素子の製造方法。
(付記18) 前記第1バリア層上に前記多層量子ドットを形成する工程前に、第1クラッド層を形成する工程を有し、前記第1クラッド層上に前記第1バリア層を形成して前記多層量子ドットを形成し、前記第4バリア層を形成する工程後に、第2クラッド層を形成する工程を有することを特徴とする付記12記載の半導体素子の製造方法。
前記第1クラッド層と、前記第1バリア層、前記多層量子ドット、前記第3バリア層および前記第4バリア層を含む構造との積層構造にメサを形成する工程を有し、
前記第2クラッド層を形成する工程においては、
形成された前記メサを埋め込むように前記第2クラッド層を形成することを特徴とする付記18記載の半導体素子の製造方法。
前記第1クラッド層と、前記第1バリア層、前記多層量子ドット、前記第3バリア層および前記第4バリア層を含む構造と、前記第2クラッド層との積層構造における前記第2クラッド層に、メサを形成する工程を有することを特徴とする付記18記載の半導体素子の製造方法。
101,101a 量子ドット層
102 基板
110 第1バリア層
120 第2バリア層
130 第3バリア層
140 第4バリア層
Claims (10)
- 量子ドットを用いた半導体素子において、
第1バリア層上に形成され、量子ドット層が第2バリア層を介して積層された多層量子ドットと、
前記多層量子ドットの最上層の量子ドット層上に形成され、前記最上層の量子ドット層の局所歪みを維持する第3バリア層と、
前記第3バリア層上に形成され、前記多層量子ドットの残留歪みを補償する第4バリア層と、
を備えた量子ドット構造を有することを特徴とする半導体素子。 - 前記第3バリア層は、無歪みまたは圧縮歪みを示す層であることを特徴とする請求項1記載の半導体素子。
- 前記第4バリア層は、引っ張り歪みを示す層であることを特徴とする請求項1記載の半導体素子。
- 少なくとも1層の前記量子ドット構造が、前記第1バリア層側に形成された第1クラッド層と前記第4バリア層側に形成された第2クラッド層の間に挟まれた構造を有することを特徴とする請求項1記載の半導体素子。
- 前記第1クラッド層と少なくとも1層の前記量子ドット構造との積層構造のメサが前記第2クラッド層によって埋め込まれた構造を有することを特徴とする請求項4記載の半導体素子。
- 前記第1クラッド層と少なくとも1層の前記量子ドット構造と前記第2クラッド層との積層構造における前記第2クラッド層にメサが形成されていることを特徴とする請求項4記載の半導体素子。
- 量子ドットを用いた半導体素子の製造方法において、
第1バリア層上に量子ドット層が第2バリア層を介して積層された多層量子ドットを形成する工程と、
形成された前記多層量子ドットの最上層の量子ドット層上に前記最上層の量子ドット層の局所歪みを維持する第3バリア層を形成する工程と、
形成された前記第3バリア層上に前記多層量子ドットの残留歪みを補償する第4バリア層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。 - 前記第1バリア層上に前記多層量子ドットを形成する工程前に、
第1クラッド層を形成する工程を有し、
前記第1クラッド層上に前記第1バリア層を形成して前記多層量子ドットを形成し、
前記第4バリア層を形成する工程後に、
第2クラッド層を形成する工程を有することを特徴とする請求項7記載の半導体素子の製造方法。 - 前記第4バリア層を形成する工程後、前記第2クラッド層を形成する工程前に、
前記第1クラッド層と、前記第1バリア層、前記多層量子ドット、前記第3バリア層および前記第4バリア層を含む構造との積層構造にメサを形成する工程を有し、
前記第2クラッド層を形成する工程においては、
形成された前記メサを埋め込むように前記第2クラッド層を形成することを特徴とする請求項8記載の半導体素子の製造方法。 - 前記第2クラッド層を形成する工程後に、
前記第1クラッド層と、前記第1バリア層、前記多層量子ドット、前記第3バリア層および前記第4バリア層を含む構造と、前記第2クラッド層との積層構造における前記第2クラッド層に、メサを形成する工程を有することを特徴とする請求項8記載の半導体素子の製造方法。
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