JP4922036B2 - 量子ドット半導体デバイス - Google Patents
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Description
本発明は、例えば光通信システムにおいて用いられる量子ドット半導体デバイスに関し、特に量子ドットを用いた半導体光増幅器（ＳＯＡ；Semiconductor Optical Amplifier）に用いて好適の量子ドット半導体デバイスに関する。
近年、半導体光増幅器や半導体レーザは、小型で消費電力が小さいため、光通信の分野で大きな注目を集めている。
一方、半導体光増幅器や半導体レーザなどの半導体デバイスにおいては、さらなる低消費電力化を図るために、アンクールド化が必要である。
しかしながら、量子井戸を活性層に用いた量子井戸半導体デバイスにおいてアンクールド化を図るのは困難である。
一方、半導体光増幅器や半導体レーザなどの半導体デバイスにおいては、さらなる低消費電力化を図るために、アンクールド化が必要である。
しかしながら、量子井戸を活性層に用いた量子井戸半導体デバイスにおいてアンクールド化を図るのは困難である。
つまり、量子井戸半導体デバイスは、利得帯域が連続的であり、キャリア分布の温度依存性があるため、動作温度によって利得が大きく変化してしまう。一方、十分なキャリアを注入するために注入電流を増加すると、消費電力が大きくなってしまう。また、注入電流の増加によって素子温度が上昇してしまうため、注入電流の増加にも限界がある。このため、量子井戸半導体デバイスにおいてアンクールド化を図るのは難しい。
一方、量子ドットを活性層に用いた半導体デバイスについては、従来のデバイスが温度に敏感でアンクールド化を図るのに望ましくないため、活性層にｐ型不純物を含ませることで、フェルミエネルギを高エネルギ側にシフトさせ、デバイス温度の変化によるキャリア分布の変化量を小さくし、利得の温度特性を改善することが提案されている（例えば特許文献１参照）。
また、量子ドット半導体デバイスにおいて、量子ドットの基底準位へのキャリアの緩和を促進するために、活性層にｐ型不純物を含ませることも提案されている（例えば特許文献２参照）。
ところで、量子ドット半導体デバイスについては、広帯域のＷＤＭ（Wavelength Division Multiplexing）信号を一括して増幅できように、利得帯域の広くすべく、複数の量子ドットの大きさが不均一であることを利用することが提案されている（特許文献３参照）。
米国特許６８５９４７７号明細書
特開２００３−２３２１９号公報
特開２００３−１２４５７４号公報
ところで、量子ドット半導体デバイスについては、広帯域のＷＤＭ（Wavelength Division Multiplexing）信号を一括して増幅できように、利得帯域の広くすべく、複数の量子ドットの大きさが不均一であることを利用することが提案されている（特許文献３参照）。
ところで、量子ドット半導体デバイスにおいてアンクールド化を図るためには、半導体材料のエネルギギャップの温度依存性を補償すべく、温度が変化しても動作波長における利得が変化しないようにすることが必要である。
しかしながら、上記の特許文献１，２のように、量子ドット半導体デバイスにおいて、活性層にｐ型不純物を含ませたとしても、半導体材料のエネルギギャップの温度依存性を補償することはできない。つまり、半導体材料のエネルギギャップが温度依存性を持つため、活性層にｐ型不純物を含ませただけでは十分に性能を向上させることができず、所望の性能までは得られない。
しかしながら、上記の特許文献１，２のように、量子ドット半導体デバイスにおいて、活性層にｐ型不純物を含ませたとしても、半導体材料のエネルギギャップの温度依存性を補償することはできない。つまり、半導体材料のエネルギギャップが温度依存性を持つため、活性層にｐ型不純物を含ませただけでは十分に性能を向上させることができず、所望の性能までは得られない。
また、上記の特許文献３では、量子ドットの成長時にその大きさが自然に不均一になるのを利用しているだけであり、これを精密に制御することはできない。このため、温度が変化すると動作波長における利得が変化してしまうことになる。
本発明は、このような課題に鑑み創案されたもので、温度が変化しても動作波長における利得が変化しないようにした、量子ドット半導体デバイスを提供することを目的とする。
本発明は、このような課題に鑑み創案されたもので、温度が変化しても動作波長における利得が変化しないようにした、量子ドット半導体デバイスを提供することを目的とする。
このため、本発明の量子ドット半導体デバイスは、複数の量子ドットを積層させてなる複合量子ドットと、複合量子ドットの側面に接するように形成されたサイドバリア層とを備える複数の量子ドット層を有する活性層を備え、活性層の利得スペクトルが２５℃から８５℃までの動作温度範囲における利得スペクトルのシフト量に対応した平坦利得帯域を持つように、各量子ドット層を構成する量子ドットの積層数及びサイドバリア層の歪みの大きさが設定されていることを特徴としている。
したがって、本発明の量子ドット半導体デバイスによれば、温度が変化しても動作波長における利得が変化しないようにすることができるという利点がある。
以下、図面により、本発明の実施の形態にかかる量子ドット半導体デバイスについて、図１〜図１０を参照しながら説明する。
本実施形態にかかる量子ドット半導体デバイスは、量子ドット半導体光増幅器（以下、量子ドットＳＯＡという）である。
本量子ドットＳＯＡは、図２に示すように、半導体基板（ここではｎ型ＩｎＰ基板）１０上に、量子ドット（ここではＩｎＡｓ量子ドット）１がＩｎＧａＡｓＰ層（サイドバリア層３，バリア層５）で埋め込まれている活性層（量子ドット活性層）１１を備えるものとして構成される。
本実施形態にかかる量子ドット半導体デバイスは、量子ドット半導体光増幅器（以下、量子ドットＳＯＡという）である。
本量子ドットＳＯＡは、図２に示すように、半導体基板（ここではｎ型ＩｎＰ基板）１０上に、量子ドット（ここではＩｎＡｓ量子ドット）１がＩｎＧａＡｓＰ層（サイドバリア層３，バリア層５）で埋め込まれている活性層（量子ドット活性層）１１を備えるものとして構成される。
つまり、本量子ドットＳＯＡは、図２に示すように、半導体基板１０上に、必要に応じてバッファ層（図示せず）、下側クラッド層（ここではｎ型ＩｎＰ層；図示せず）、量子ドット活性層１１、上側クラッド層（ここではｐ型ＩｎＰ層）１２、電流狭窄層（ここではｐ型ＩｎＰ埋込層１３及びｎ型ＩｎＰ埋込層１４）、コンタクト層（ここではｐ型ＩｎＰ層；図示せず）、電極（ｐ側電極）１５を備える埋込導波路型量子ドットＳＯＡとして構成される。
なお、図示していないが、基板裏面側には電極（ｎ側電極）が形成されており、さらに、両端面にはＡＲ（Anti-Reflection）コート膜（反射防止膜）が形成されている。また、端面反射を低減するために、導波路コアとしての量子ドット活性層１１を斜めに形成して斜め導波路を構成している。
本実施形態では、量子ドット活性層１１は、図１に示すように、複数（ここでは２つ）の量子ドット層４Ａ，４Ｂと、量子ドット層４Ａ，４Ｂの上下に設けられたバリア層（ここではＩｎＧａＡｓＰバリア層）５とを備え、複数の量子ドット層４Ａ，４Ｂがバリア層５を介して積層された構造になっている。
本実施形態では、量子ドット活性層１１は、図１に示すように、複数（ここでは２つ）の量子ドット層４Ａ，４Ｂと、量子ドット層４Ａ，４Ｂの上下に設けられたバリア層（ここではＩｎＧａＡｓＰバリア層）５とを備え、複数の量子ドット層４Ａ，４Ｂがバリア層５を介して積層された構造になっている。
ここでは、各量子ドット層４Ａ，４Ｂは、図１に示すように、複数の量子ドット（ここではＩｎＡｓ量子ドット）１を積層させてなる複合量子ドット（コラムナ量子ドット）２と、複合量子ドット２の側面に接するように形成されたサイドバリア層３（ここではＩｎＧａＡｓＰサイドバリア層６Ａ，６Ｃ及びＩｎＡｓウェッティング層６Ｂ）とを備えるものとして構成される。
なお、図１では、簡略化して、一の量子ドット層４Ａは、３つの量子ドット１を積層させたものを示し、他の量子ドット層４Ｂは、５つの量子ドット１を積層させたものを示しているが、実際には、後述するように、一の量子ドット層４Ａは、１１個の量子ドット１を積層させており、他の量子ドット層４Ｂは、１３個の量子ドット１を積層させている。
また、本実施形態では、サイドバリア層３を、ウェッティング層（ここではＩｎＡｓウェッティング層）６Ｂを含むものとして構成しているが、これに限られるものではなく、ウェッティング層が形成されないような成長条件で量子ドットを形成するようにして、ウェッティング層を含まないものとして構成しても良い。
また、本実施形態では、サイドバリア層３を、ウェッティング層（ここではＩｎＡｓウェッティング層）６Ｂを含むものとして構成しているが、これに限られるものではなく、ウェッティング層が形成されないような成長条件で量子ドットを形成するようにして、ウェッティング層を含まないものとして構成しても良い。
さらに、量子ドット活性層１１は、一部にｐ型不純物を含むものとして構成される。量子ドット活性層１１を構成する量子ドット１がｐ型不純物を含むようにしても良いし、サイドバリア層３がｐ型不純物を含むようにしても良いし、バリア層５がｐ型不純物を含むようにしても良い。なお、活性層１１はｐ型不純物を含まないものとして構成しても良い。
ところで、アンクールド化を図るためには、温度が変化しても動作波長（ここでは１．５５μｍ）における利得が変化しないようにする必要がある。
例えば、平坦利得帯域が広すぎる利得スペクトルを持つ量子井戸半導体光増幅器（量子井戸ＳＯＡ）や量子ドットＳＯＡの場合は、図３に示すように、キャリアを十分に注入できず、キャリア分布の温度依存性によって、例えば温度が２５℃から８５℃に変化すると、半導体材料のエネルギギャップが変化し、その波長（エネルギギャップ波長）が約３０ｎｍ移動してしまい、動作波長における利得が変化してしまう。なお、図３中、模様を付している領域はキャリアで満たされている領域である。
例えば、平坦利得帯域が広すぎる利得スペクトルを持つ量子井戸半導体光増幅器（量子井戸ＳＯＡ）や量子ドットＳＯＡの場合は、図３に示すように、キャリアを十分に注入できず、キャリア分布の温度依存性によって、例えば温度が２５℃から８５℃に変化すると、半導体材料のエネルギギャップが変化し、その波長（エネルギギャップ波長）が約３０ｎｍ移動してしまい、動作波長における利得が変化してしまう。なお、図３中、模様を付している領域はキャリアで満たされている領域である。
この場合、十分なキャリアを注入するために注入電流を増加することが考えられるが、注入電流を増加すると消費電力が上がってしまう。また、注入電流の増加によって素子温度が上昇してしまうため、注入電流の増加にも限界がある。
したがって、平坦利得帯域が広すぎる利得スペクトルを持つ量子井戸ＳＯＡや量子ドットＳＯＡにおいてアンクールド化を図るのは難しい。
したがって、平坦利得帯域が広すぎる利得スペクトルを持つ量子井戸ＳＯＡや量子ドットＳＯＡにおいてアンクールド化を図るのは難しい。
また、例えば、平坦利得帯域が狭すぎる利得スペクトルを持つ量子ドットＳＯＡの場合は、図４に示すように、例えば温度が２５℃から８５℃に変化すると、半導体材料のエネルギギャップが変化し、その波長（エネルギギャップ波長）が約３０ｎｍ移動してしまい、動作波長における利得が変化してしまう。なお、図４中、模様を付している領域はキャリアで満たされている領域である。
なお、図５（Ａ）に示すように、エネルギギャップ波長の異なる複数の量子井戸層（ここでは１ｓｔＱＷ，２ｎｄＱＷの２層）を積層させたとしても、図５（Ｂ）に示すように、１層目の量子井戸層の利得（状態数）と２層目の量子井戸層の利得（状態数）とが重ね合わされて利得が増えるだけであり、上述したように、アンクールド化を図るのは難しい。
そこで、本実施形態では、複合量子ドット２とサイドバリア層３とからなる複数の量子ドット層４Ａ，４Ｂを積層して構成された活性層１１を備えるものとし、量子ドット１の積層数とサイドバリア層３の歪みの大きさの組み合わせを複数種類用意して各量子ドット層４Ａ，４Ｂに割り当てることで、活性層１１の利得帯域（利得スペクトル）及びその中心波長、さらには、偏波特性を所望の値に任意に設定できるようにしている。
ここでは、複数の量子ドット１を積層させて複合量子ドット２を形成するようにしているため、ドットの高さとサイドバリア層３の歪みの大きさを正確に制御でき、各量子ドット層４Ａ，４Ｂの利得帯域及びその中心波長、さらには、偏波特性を所望の値に正確に設定できる。この結果、活性層１１の利得帯域及びその中心波長、さらには、偏波特性を所望の値に正確に設定することが可能となる。
特に、本実施形態では、活性層１１の利得スペクトルが所望の動作温度範囲における利得スペクトルのシフト量に対応した平坦利得帯域（利得平坦領域；例えば利得差が１ｄＢ以内程度）を持つように、各量子ドット層４Ａ，４Ｂを構成する量子ドット１の積層数（スタック数）及びサイドバリア層３の歪みの大きさが設定されている。
例えば、本量子ドットＳＯＡが２５℃（室温）から８５℃までの範囲で動作する場合［即ち、動作温度範囲が例えば２５℃から８５℃までの範囲の場合］、図６に示すように、温度変化によって、半導体材料のエネルギギャップが変化し、その波長（エネルギギャップ波長）が長波長側へ約３０ｎｍ移動する（シフト量３０ｎｍ）。なお、図６中、模様を付している領域はキャリアで満たされている領域である。
例えば、本量子ドットＳＯＡが２５℃（室温）から８５℃までの範囲で動作する場合［即ち、動作温度範囲が例えば２５℃から８５℃までの範囲の場合］、図６に示すように、温度変化によって、半導体材料のエネルギギャップが変化し、その波長（エネルギギャップ波長）が長波長側へ約３０ｎｍ移動する（シフト量３０ｎｍ）。なお、図６中、模様を付している領域はキャリアで満たされている領域である。
このため、本実施形態では、この温度変化によるシフト量を補償すべく、活性層１１の利得スペクトルが所望の動作温度範囲（ここでは２５℃〜８５℃）における利得スペクトルのシフト量に対応した平坦利得帯域として、３０ｎｍの帯域幅を持つように、各量子ドット層４Ａ，４Ｂを構成する量子ドット１の積層数（スタック数）及びサイドバリア層３の歪みの大きさが設定されている。
ここでは、動作波長を１．５５μｍとしているため、２５℃（動作温度範囲の下限温度）の場合に、活性層１１の利得スペクトルの平坦利得帯域（帯域幅３０ｎｍ）の一方の端部（長波長側の端部）におけるエネルギギャップ波長が１．５５μｍ（動作波長）近傍となり、他方の端部（短波長側の端部）におけるバンドギャップ波長が１．５２μｍ（動作波長からシフト量に応じた帯域幅を引いた波長）近傍となるように、各量子ドット層４Ａ，４Ｂを構成する量子ドット１の積層数（スタック数）及びサイドバリア層３の歪みの大きさを設定している。
つまり、２５℃（動作温度範囲の下限温度）の場合に、一の量子ドット層４Ａの利得スペクトルの中心波長が、１．５２μｍ（動作波長からシフト量に応じた帯域幅を引いた波長）近傍となり、他の量子ドット層４Ｂの利得スペクトルの中心波長が、１．５５μｍ（動作波長）近傍となるようにし、さらに、一の量子ドット層４Ａの利得スペクトルの半値幅が３０ｎｍ程度になり、他の量子ドット層４Ｂの利得スペクトルの半値幅が３０ｎｍ程度になるようにしている。
以下、具体的に説明する。
ここで、図７は、複合量子ドット２の高さ（量子ドット１の積層数）、サイドバリア層３の歪みの大きさ、ヘビーホール帯及びライトホール帯のエネルギギャップ波長（即ち、ヘビーホール帯及びライトホール帯の基底準位）との関係を示す図である。
なお、ここでは、１層の量子ドット１は１ｎｍの高さを有するものとしている。また、ここでは、サイドバリア層３の格子定数を０％から２％まで０．５％ずつ変えることでサイドバリア層３の歪みの大きさを変化させている。また、温度条件は２５℃としている。
ここで、図７は、複合量子ドット２の高さ（量子ドット１の積層数）、サイドバリア層３の歪みの大きさ、ヘビーホール帯及びライトホール帯のエネルギギャップ波長（即ち、ヘビーホール帯及びライトホール帯の基底準位）との関係を示す図である。
なお、ここでは、１層の量子ドット１は１ｎｍの高さを有するものとしている。また、ここでは、サイドバリア層３の格子定数を０％から２％まで０．５％ずつ変えることでサイドバリア層３の歪みの大きさを変化させている。また、温度条件は２５℃としている。
本実施形態では、動作波長を１．５５μｍとし、平坦利得帯域として３０ｎｍの帯域幅を確保し、さらに偏波間利得差が所望の範囲内（例えば０．５ｄＢ以内）になるように、一の量子ドット層４Ａを構成する複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさとして、ヘビーホール帯及びライトホール帯のバンドギャップ波長がいずれも１．５２μｍ近傍になる複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさを選択する（図７中、符号Ｂで示す点）とともに、他の量子ドット層４Ｂを構成する複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさとして、ヘビーホール帯及びライトホール帯のバンドギャップ波長がいずれも１．５５μｍ近傍になる複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさを選択する（図７中、符号Ａで示す点）。
ここでは、一の量子ドット層４Ａを構成する複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさとして、サイドバリア層３の歪みの大きさが同じライトホール帯の特性線（図７中、点線Ｂ１で示す）とヘビーホール帯の特性線（図７中、点線Ｂ２で示す）との交点（図７中、符号Ｂで示す点）又はその近傍における複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさを選択している。
これにより、ヘビーホール帯のエネルギギャップ波長（即ち、エネルギギャップ）とライトホール帯のエネルギギャップ波長（即ち、エネルギギャップ）との差が所望の範囲内となり、この結果、偏波間利得差が所望の範囲内（例えば０．５ｄＢ以内）になるようにしている。
ここで、図７中、符号Ｂで示す点では、図８に示すように、サイドバリア層３の格子定数は基板１０に対して２．０％小さく（引張歪み２．０％）、複合量子ドット２の高さは１１ｎｍである。なお、ここでは、ヘビーホール帯（ＨＨ）のエネルギギャップ波長は１５０５ｎｍであり、ライトホール帯（ＬＨ）のエネルギギャップ波長は１５１９ｎｍである。また、ヘビーホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと３３ｍｅＶであり、ライトホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと４０ｍｅＶである。
ここで、図７中、符号Ｂで示す点では、図８に示すように、サイドバリア層３の格子定数は基板１０に対して２．０％小さく（引張歪み２．０％）、複合量子ドット２の高さは１１ｎｍである。なお、ここでは、ヘビーホール帯（ＨＨ）のエネルギギャップ波長は１５０５ｎｍであり、ライトホール帯（ＬＨ）のエネルギギャップ波長は１５１９ｎｍである。また、ヘビーホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと３３ｍｅＶであり、ライトホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと４０ｍｅＶである。
このため、本実施形態では、一の量子ドット層４Ａは、１１個の量子ドット（ここではＩｎＡｓ量子ドット）１を積層させてなる複合量子ドット２（例えば高さ１１ｎｍ；底面１６ｎｍ×１６ｎｍ）を備えるものとしている。
また、一の量子ドット層４Ａを構成するサイドバリア層３は、Ｉｎ0.30Ｇａ0.70Ａｓ0.327Ｐ0.673サイドバリア層６Ｃ［格子定数が基板１０に対して４．０％大きく（引張歪み４．０％）］と、ＩｎＡｓウェッティング層６Ｂ［格子定数が基板１０に対して３．２％小さく（圧縮歪み３．２％）］とを備えるものとし、サイドバリア層３の全体の実質的な格子定数が基板１０に対して２．０％小さくなり、引張歪み２．０％になるようにしている。
また、一の量子ドット層４Ａを構成するサイドバリア層３は、Ｉｎ0.30Ｇａ0.70Ａｓ0.327Ｐ0.673サイドバリア層６Ｃ［格子定数が基板１０に対して４．０％大きく（引張歪み４．０％）］と、ＩｎＡｓウェッティング層６Ｂ［格子定数が基板１０に対して３．２％小さく（圧縮歪み３．２％）］とを備えるものとし、サイドバリア層３の全体の実質的な格子定数が基板１０に対して２．０％小さくなり、引張歪み２．０％になるようにしている。
一方、他の量子ドット層４Ｂを構成する複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさとして、サイドバリア層３の歪みの大きさが同じライトホール帯の特性線（図７中、二点鎖線Ａ１で示す）とヘビーホール帯の特性線（図７中、二点鎖線Ａ２で示す）との交点（図７中、符号Ａで示す点）又はその近傍における複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさを選択している。
これにより、ヘビーホール帯のエネルギギャップ波長（即ち、エネルギギャップ）とライトホール帯のエネルギギャップ波長（即ち、エネルギギャップ）との差が所望の範囲内となり、この結果、偏波間利得差が所望の範囲内（例えば０．５ｄＢ以内）になるようにしている。
ここで、図７中、符号Ａで示す点では、図８に示すように、サイドバリア層３の格子定数は基板１０に対して１．５％小さく（引張歪み１．５％）、複合量子ドット２の高さは１３ｎｍである。なお、ここでは、ヘビーホール帯（ＨＨ）のエネルギギャップ波長は１５６５ｎｍであり、ライトホール帯（ＬＨ）のエネルギギャップ波長は１５６０ｎｍである。また、ヘビーホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと２７ｍｅＶであり、ライトホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと３１ｍｅＶである。
ここで、図７中、符号Ａで示す点では、図８に示すように、サイドバリア層３の格子定数は基板１０に対して１．５％小さく（引張歪み１．５％）、複合量子ドット２の高さは１３ｎｍである。なお、ここでは、ヘビーホール帯（ＨＨ）のエネルギギャップ波長は１５６５ｎｍであり、ライトホール帯（ＬＨ）のエネルギギャップ波長は１５６０ｎｍである。また、ヘビーホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと２７ｍｅＶであり、ライトホール帯の利得スペクトルの半値幅は、エネルギギャップで示すと３１ｍｅＶである。
このため、本実施形態では、他の量子ドット層４Ｂは、１３個の量子ドット（ここではＩｎＡｓ量子ドット）１を積層させてなる複合量子ドット２（例えば高さ１３ｎｍ；底面１６ｎｍ×１６ｎｍ）を備えるものとしている。
また、他の量子ドット層４Ｂを構成するサイドバリア層３は、Ｉｎ0.36Ｇａ0.64Ａｓ0.327Ｐ0.673サイドバリア層６Ａ［格子定数が基板１０に対して３．５％大きく（引張歪み３．５％）］と、ＩｎＡｓウェッティング層６Ｂ［格子定数が基板１０に対して３．２％小さく（圧縮歪み３．２％）］とを備えるものとし、サイドバリア層３の全体の実質的な格子定数が基板１０に対して１．５％小さくなり、引張歪み１．５％になるようにしている。
また、他の量子ドット層４Ｂを構成するサイドバリア層３は、Ｉｎ0.36Ｇａ0.64Ａｓ0.327Ｐ0.673サイドバリア層６Ａ［格子定数が基板１０に対して３．５％大きく（引張歪み３．５％）］と、ＩｎＡｓウェッティング層６Ｂ［格子定数が基板１０に対して３．２％小さく（圧縮歪み３．２％）］とを備えるものとし、サイドバリア層３の全体の実質的な格子定数が基板１０に対して１．５％小さくなり、引張歪み１．５％になるようにしている。
なお、本実施形態では、２つの量子ドット層４Ａ，４Ｂを備えるものとして構成しているため、２つの点を選択しているが、これに限られるものではなく、例えば１つの量子ドット層の利得スペクトルにおける平坦利得帯域が狭い場合のように、３つ以上の量子ドット層を備えるものとして構成する場合には、量子ドット層の数に応じた数の点を選択することになる。
また、本実施形態では、偏波特性を考慮して［即ち、偏波間利得差が所望の範囲内（例えば０．５ｄＢ以内）になるように］、サイドバリア層３の歪みの大きさが同じライトホール帯の特性線とヘビーホール帯の特性線との交点（図７中、符号Ａ，Ｂで示す点）又はその近傍における複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさを選択しているが、偏波特性を考慮しなくても良いのであれば、上記交点又はその近傍以外の複合量子ドット２の高さ及びサイドバリア層３の歪みの大きさを選択することもできる。但し、活性層１１の利得スペクトルが所望の動作温度範囲における利得スペクトルのシフト量に対応した平坦利得帯域を持つように、各量子ドット層４Ａ，４Ｂを構成する量子ドット１の積層数（スタック数）及びサイドバリア層３の歪みの大きさを設定する必要がある。
また、本実施形態では、複合量子ドット２の高さ（量子ドット１の積層数）が互いに異なるようにしているが、これに限られるものではなく、各量子ドット層４Ａ，４Ｂを構成する複合量子ドット２の高さ（量子ドット１の積層数）は同じであっても良い。また、本実施形態では、サイドバリア層３の歪みの大きさが互いに異なるようにしているが、これに限られるものではなく、各量子ドット層４Ａ，４Ｂを構成するサイドバリア層３の歪みの大きさは同じであっても良い。但し、各量子ドット層４Ａ，４Ｂは、複合量子ドット２の高さ（量子ドット１の積層数）及びサイドバリア層３の歪みの大きさのいずれか一方は異なるものとして構成する必要がある。
本実施形態では、各バリア層５は、基板１０に格子整合するように、いずれも、Ｉｎ0.85Ｇａ0.15Ａｓ0.327Ｐ0.673バリア層としている。
上述のように、各量子ドット層４Ａ，４Ｂの量子ドット１の積層数及びサイドバリア層３の歪みの大きさを設定することで、本量子ドットＳＯＡの動作温度範囲において平坦な利得スペクトル特性が得られることになる。つまり、正確に動作温度範囲に対応した波長帯のみ利得が平坦となる利得スペクトル特性が得られることになる。
上述のように、各量子ドット層４Ａ，４Ｂの量子ドット１の積層数及びサイドバリア層３の歪みの大きさを設定することで、本量子ドットＳＯＡの動作温度範囲において平坦な利得スペクトル特性が得られることになる。つまり、正確に動作温度範囲に対応した波長帯のみ利得が平坦となる利得スペクトル特性が得られることになる。
ここで、図９は、上述のように設定された２つの量子ドット層４Ａ，４Ｂを積層させたものを活性層１１とした場合に得られるデバイスの利得特性を計算した結果を示している。なお、図９中、実線ＡはＴＥモードの利得を示しており、点線ＢはＴＭモードの利得を示している。
上述のように構成することで、図９に示すように、１５３０ｎｍから１５６０ｎｍまでの３０ｎｍの帯域にわたって、利得が一定になり（即ち、利得が１ｄＢ以内になり）、さらに、偏波間利得差も一定になる（即ち、偏波間利得差が０．５ｄＢ以内になる）ことがわかる。これにより、アンクールドで十分に動作する量子ドットＳＯＡを実現できることになる。
上述のように構成することで、図９に示すように、１５３０ｎｍから１５６０ｎｍまでの３０ｎｍの帯域にわたって、利得が一定になり（即ち、利得が１ｄＢ以内になり）、さらに、偏波間利得差も一定になる（即ち、偏波間利得差が０．５ｄＢ以内になる）ことがわかる。これにより、アンクールドで十分に動作する量子ドットＳＯＡを実現できることになる。
次に、本実施形態にかかる量子ドットＳＯＡの製造方法について説明する。
ここでは、結晶成長は、例えば、原料として、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、アルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）、ｐ型不純物源としてのトリエチルジンク（ＴＥＺｎ）、エッチング原料としての塩化水素（ＨＣｌ）を用いたＭＯＶＰＥ法により行なう。
ここでは、結晶成長は、例えば、原料として、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、アルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）、ｐ型不純物源としてのトリエチルジンク（ＴＥＺｎ）、エッチング原料としての塩化水素（ＨＣｌ）を用いたＭＯＶＰＥ法により行なう。
まず、図１，図２に示すように、（００１）面方位を有するｎ型ＩｎＰ基板１０上に、必要に応じてｎ型ＩｎＰバッファ層（図示せず）、ｎ型ＩｎＰ下側クラッド層（図示せず）、ＩｎＰ基板１０に格子整合するＩｎ0.85Ｇａ0.15Ａｓ0.327Ｐ0.673半導体混晶からなるＩｎＧａＡｓＰバリア層５を形成する。ここでは、ＩｎＧａＡｓＰバリア層５を形成する際にｐ型不純物をドープする。
次に、図１に示すように、バリア層５上に、例えばＩｎＡｓ半導体混晶からなるＩｎＡｓ量子ドット１を、基板温度（ドット成長温度）４３０℃で約２分子層（２ＭＬ）分に相当する原料供給量で形成する。この場合、量子ドット１を構成する半導体結晶の格子定数は、バリア層５を構成する半導体結晶の格子定数よりも大きく、所定の差があるため、歪み系ヘテロエピタキシャル成長の初期に出現するＳ−Ｋ（Stranski-Krastanow）モード成長により、島状のＩｎＡｓ量子ドット１が形成されるとともに、ＩｎＡｓウェッティング層６Ｂ（圧縮歪み３．２％）も形成される。
次いで、図１に示すように、量子ドット１を埋め込むように、例えばＩｎ0.30Ｇａ0.70Ａｓ0.327Ｐ0.673半導体混晶（引張歪み４．０％）からなるＩｎＧａＡｓＰサイドバリア層６Ａを、１分子層（１ＭＬ）〜４分子層（４ＭＬ）分に相当する原料供給量で形成する。
このように、ＩｎＡｓウェッティング層６Ｂ（圧縮歪み３．２％）上に、ＩｎＧａＡｓＰサイドバリア層６Ａ（引張歪み４．０％）が形成され、実質的な歪みとして２．０％の引張歪みを持つサイドバリア層３が形成される。
このように、ＩｎＡｓウェッティング層６Ｂ（圧縮歪み３．２％）上に、ＩｎＧａＡｓＰサイドバリア層６Ａ（引張歪み４．０％）が形成され、実質的な歪みとして２．０％の引張歪みを持つサイドバリア層３が形成される。
このようにしてサイドバリア層３を形成した後、基板温度５００度で温度アニールを行ない、その後、基板温度４３０度にする。これにより、量子ドット１の頂部が平坦になり、量子ドット１の高さとサイドバリア層３の厚さとが実効的に等しくなる。
次に、このようにして形成された量子ドット１及びサイドバリア層３上に、同様に、島状のＩｎＡｓ量子ドット１を形成し、サイドバリア層３を形成した後、温度アニールを行なって、表面を平坦にされた量子ドット１及びサイドバリア層３を形成する。以降、このような工程を所望の回数だけ繰り返し行なって、複数（ここでは１１個；図１では説明の便宜上、３つ積層したものを図示している）の量子ドット１を積層させてなる複合量子ドット２が形成される。
次に、このようにして形成された量子ドット１及びサイドバリア層３上に、同様に、島状のＩｎＡｓ量子ドット１を形成し、サイドバリア層３を形成した後、温度アニールを行なって、表面を平坦にされた量子ドット１及びサイドバリア層３を形成する。以降、このような工程を所望の回数だけ繰り返し行なって、複数（ここでは１１個；図１では説明の便宜上、３つ積層したものを図示している）の量子ドット１を積層させてなる複合量子ドット２が形成される。
ここで、量子ドット１及びサイドバリア層３上に次の量子ドット１を形成する場合、量子ドット１は量子ドット１の直上に形成されやすく、量子ドット１が上下で接合されることになる。このため、量子ドット１上に量子ドット１が形成され、量子ドット１が積み重ねられた複合量子ドット（量子ドット積層体）２が形成されることになる。また、ＩｎＡｓウェッティング層６Ｂ上にＩｎＧａＡｓＰサイドバリア層６Ａが形成され、ＩｎＡｓウェッティング層６ＢとＩｎＧａＡｓＰサイドバリア層６Ａとが積み重ねられたサイドバリア層３が形成されることになる。
このようにして、複合量子ドット２とサイドバリア層３とからなる量子ドット層４Ａを形成した後、その上に、図１に示すように、ＩｎＰ基板１０に格子整合するＩｎ0.85Ｇａ0.15Ａｓ0.327Ｐ0.673半導体混晶からなるＩｎＧａＡｓＰバリア層５を形成する。ここでは、ＩｎＧａＡｓＰバリア層５を形成する際にｐ型不純物をドープする。
これにより、２つのバリア層５の間に量子ドット層４Ａが挟み込まれた構造が形成される。
これにより、２つのバリア層５の間に量子ドット層４Ａが挟み込まれた構造が形成される。
本実施形態では、図１に示すように、さらに、ここまでの工程と同様の工程を行なって、上述のようにして形成された構造の最上層のバリア層５上に、複数（ここでは１３個；図１では説明の便宜上、５つ積層したものを図示している）の量子ドット１を積層させてなる複合量子ドット２とサイドバリア層３とからなる量子ドット層４Ｂが２つのバリア層５の間に挟みこまれた構造を形成して、２つの量子ドット層４Ａ，４Ｂを積層した２層構造の活性層１１を形成している。なお、ここでは、活性層１１を２層構造としているが、積層数はこれに限られるものではない。
次に、図２に示すように、活性層１１上にｐ型ＩｎＰ上側クラッド層１２を形成する。
その後、積層された下側クラッド層（図示せず），活性層１１，上側クラッド層１２を例えばエッチングにより加工してメサ構造を形成する。
そして、下側クラッド層（図示せず），活性層１１，上側クラッド層１２からなるメサ構造の両側が埋め込まれるように、ｐ型ＩｎＰ電流狭窄層１３及びｎ型ＩｎＰ電流狭窄層１４を順に形成した後、少なくともメサ構造上に、ｐ型ＩｎＰコンタクト層（図示せず）を形成する。
その後、積層された下側クラッド層（図示せず），活性層１１，上側クラッド層１２を例えばエッチングにより加工してメサ構造を形成する。
そして、下側クラッド層（図示せず），活性層１１，上側クラッド層１２からなるメサ構造の両側が埋め込まれるように、ｐ型ＩｎＰ電流狭窄層１３及びｎ型ＩｎＰ電流狭窄層１４を順に形成した後、少なくともメサ構造上に、ｐ型ＩｎＰコンタクト層（図示せず）を形成する。
その後、上面に電極（ｐ側電極）１５を形成するとともに、下面に電極（ｎ側電極；図示せず）を形成し、メサ構造の両端面にはＡＲ（Auti-Reflection）コート膜（反射防止膜；図示せず）を形成する。
したがって、本実施形態にかかる量子ドット半導体デバイス（量子ドットＳＯＡ）によれば、温度が変化しても動作波長における利得が変化しないようにすることができるという利点がある。これにより、量子ドット半導体デバイスにおいて、温度制御機構を設ける必要がなくなり、アンクールド半導体デバイスを実現できることになる。
したがって、本実施形態にかかる量子ドット半導体デバイス（量子ドットＳＯＡ）によれば、温度が変化しても動作波長における利得が変化しないようにすることができるという利点がある。これにより、量子ドット半導体デバイスにおいて、温度制御機構を設ける必要がなくなり、アンクールド半導体デバイスを実現できることになる。
なお、上述の実施形態では、２つの量子ドット層４Ａ，４Ｂを備えるものとしているが、これに限られるものではなく、例えば図１０に示すように、３つの量子ドット層２０〜２２を備えるものとして構成することもできるし、それ以上の数の量子ドット層を備えるものとして構成することもできる。なお、図１０では、上述の実施形態と同じものには同じ符号を付している。
また、上述の実施形態では、動作波長を１．５μｍとし、動作温度範囲を２５℃から８５℃の範囲とした場合の量子ドット１の積層数及びサイドバリア層３の歪みの大きさの設定を例に挙げて説明しているが、これに限られるものではなく、所望の動作波長や所望の動作温度範囲に応じて量子ドットの積層数及びサイドバリア層の歪みの大きさ［即ち、サイドバリア層の組成（格子定数）］を設定すれば良い。
また、上述の実施形態では、半導体基板１０を、（００１）面方位を有するＩｎＰ基板とした場合に本発明を適用した例を説明しているが、これに限られるものではなく、例えば、（１１１）面方位または（１１０）面方位を有するＩｎＰ基板、ＧａＡｓ基板等の他の半導体基板により構成した場合であっても本発明を適用することができる。
また、上述の実施形態では、バリア層５及びサイドバリア層３をＩｎＧａＡｓＰからなる半導体結晶により構成した場合に本発明を適用した例を説明しているが、これに限られるものではなく、例えば、ＩｎＧａＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＡｌＧａＰ，ＧａＩｎＮＡｓ等のＩｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶により構成した場合であっても本発明を適用することができる。
また、上述の実施形態では、バリア層５及びサイドバリア層３をＩｎＧａＡｓＰからなる半導体結晶により構成した場合に本発明を適用した例を説明しているが、これに限られるものではなく、例えば、ＩｎＧａＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＡｌＧａＰ，ＧａＩｎＮＡｓ等のＩｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶により構成した場合であっても本発明を適用することができる。
また、上述の実施形態では、量子ドット１をＩｎＡｓ半導体結晶により形成した場合に本発明を適用した例を説明しているが、これに限られるものではなく、例えばＩｎＧａＡｓＰ，ＧａＩｎＮＡｓ，ＧａＡｓ半導体結晶などにより形成した場合であっても本発明を適用することができる。
また、上述の実施形態では、埋め込み導波路型量子ドットＳＯＡを例に説明しているが、これに限られるものではなく、リッジ導波路型量子ドットＳＯＡでも良い。
また、上述の実施形態では、埋め込み導波路型量子ドットＳＯＡを例に説明しているが、これに限られるものではなく、リッジ導波路型量子ドットＳＯＡでも良い。
また、上述の実施形態では、量子ドット半導体デバイスとして量子ドットＳＯＡを例に説明しているが、これに限られるものではなく、本発明は、半導体レーザなどの量子ドットを用いる半導体デバイス（量子ドット半導体デバイス，光半導体デバイス）に広く適用できるものである。
また、上述の実施形態では、埋込層をｐ型ＩｎＰ層及びｎ型ＩｎＰ層としているが、これに限られるものではなく、例えば、Ｆｅ−ＩｎＰ層などの半絶縁性ＩｎＰ埋込層（高抵抗半導体層）としても良い［ＳＩ−ＰＢＨ（semi-insulating blocked planar buried heterostructure）構造又はＳＩ−ＢＨ（Semi-Insulating Buried Heterostructure）構造］。
また、上述の実施形態では、埋込層をｐ型ＩｎＰ層及びｎ型ＩｎＰ層としているが、これに限られるものではなく、例えば、Ｆｅ−ＩｎＰ層などの半絶縁性ＩｎＰ埋込層（高抵抗半導体層）としても良い［ＳＩ−ＰＢＨ（semi-insulating blocked planar buried heterostructure）構造又はＳＩ−ＢＨ（Semi-Insulating Buried Heterostructure）構造］。
また、本発明は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
（付記１）
複数の量子ドットを積層させてなる複合量子ドットと、前記複合量子ドットの側面に接するように形成されたサイドバリア層とを備える複数の量子ドット層を有する活性層を備え、
前記活性層の利得スペクトルが所望の動作温度範囲における利得スペクトルのシフト量に対応した平坦利得帯域を持つように、前記各量子ドット層を構成する前記量子ドットの積層数及び前記サイドバリア層の歪みの大きさが設定されていることを特徴とする量子ドット半導体デバイス。
（付記１）
複数の量子ドットを積層させてなる複合量子ドットと、前記複合量子ドットの側面に接するように形成されたサイドバリア層とを備える複数の量子ドット層を有する活性層を備え、
前記活性層の利得スペクトルが所望の動作温度範囲における利得スペクトルのシフト量に対応した平坦利得帯域を持つように、前記各量子ドット層を構成する前記量子ドットの積層数及び前記サイドバリア層の歪みの大きさが設定されていることを特徴とする量子ドット半導体デバイス。
（付記２）
前記各量子ドット層を構成する前記量子ドットの積層数は、互いに異なることを特徴とする、付記１記載の量子ドット半導体デバイス。
（付記３）
前記各量子ドット層を構成する前記サイドバリア層の歪みの大きさは、互いに異なることを特徴とする、付記１又は２記載の量子ドット半導体デバイス。
前記各量子ドット層を構成する前記量子ドットの積層数は、互いに異なることを特徴とする、付記１記載の量子ドット半導体デバイス。
（付記３）
前記各量子ドット層を構成する前記サイドバリア層の歪みの大きさは、互いに異なることを特徴とする、付記１又は２記載の量子ドット半導体デバイス。
（付記４）
前記各量子ドット層を構成する前記量子ドットの積層数及び前記サイドバリア層の歪みの大きさは、ヘビーホール帯のエネルギギャップとライトホール帯のエネルギギャップとの差が所望の範囲内になるように設定されていることを特徴とする、付記１〜３のいずれか１項に記載の量子ドット半導体デバイス。
前記各量子ドット層を構成する前記量子ドットの積層数及び前記サイドバリア層の歪みの大きさは、ヘビーホール帯のエネルギギャップとライトホール帯のエネルギギャップとの差が所望の範囲内になるように設定されていることを特徴とする、付記１〜３のいずれか１項に記載の量子ドット半導体デバイス。
（付記５）
前記量子ドット層の上下に設けられたバリア層を備え、
前記複数の量子ドット層が前記バリア層を介して積層された構造になっていることを特徴とする、付記１〜４のいずれか１項に記載の量子ドット半導体デバイス。
（付記６）
前記量子ドット層及びその上下のバリア層からなる活性層は、一部にｐ型不純物が含まれていることを特徴とする、付記５記載の量子ドット半導体デバイス。
前記量子ドット層の上下に設けられたバリア層を備え、
前記複数の量子ドット層が前記バリア層を介して積層された構造になっていることを特徴とする、付記１〜４のいずれか１項に記載の量子ドット半導体デバイス。
（付記６）
前記量子ドット層及びその上下のバリア層からなる活性層は、一部にｐ型不純物が含まれていることを特徴とする、付記５記載の量子ドット半導体デバイス。
（付記７）
前記サイドバリア層を形成する半導体結晶が、Ｉｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶であることを特徴とする、付記１〜６のいずれか１項に記載の量子ドット半導体デバイス。
（付記８）
前記量子ドットは、ＩｎＡｓからなり、
前記サイドバリア層は、ＩｎＧａＡｓＰ半導体混晶からなることを特徴とする、付記７記載の量子ドット半導体デバイス。
前記サイドバリア層を形成する半導体結晶が、Ｉｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶であることを特徴とする、付記１〜６のいずれか１項に記載の量子ドット半導体デバイス。
（付記８）
前記量子ドットは、ＩｎＡｓからなり、
前記サイドバリア層は、ＩｎＧａＡｓＰ半導体混晶からなることを特徴とする、付記７記載の量子ドット半導体デバイス。
（付記９）
前記バリア層を形成する半導体結晶が、Ｉｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶であることを特徴とする、付記５〜８のいずれか１項に記載の量子ドット半導体デバイス。
（付記１０）
前記バリア層は、ＩｎＧａＡｓＰ半導体混晶からなることを特徴とする、付記９記載の量子ドット半導体デバイス。
前記バリア層を形成する半導体結晶が、Ｉｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶であることを特徴とする、付記５〜８のいずれか１項に記載の量子ドット半導体デバイス。
（付記１０）
前記バリア層は、ＩｎＧａＡｓＰ半導体混晶からなることを特徴とする、付記９記載の量子ドット半導体デバイス。
（付記１１）
前記サイドバリア層は、ウェッティング層を含むことを特徴とする、付記１〜１０のいずれか１項に記載の量子ドット半導体デバイス。
前記サイドバリア層は、ウェッティング層を含むことを特徴とする、付記１〜１０のいずれか１項に記載の量子ドット半導体デバイス。
１ 量子ドット（ＩｎＡｓ量子ドット）
２ 複合量子ドット（コラムナ量子ドット）
３ サイドバリア層
４Ａ，４Ｂ 量子ドット層
５ バリア層（ＩｎＧａＡｓＰバリア層）
６Ａ，６Ｃ ＩｎＧａＡｓＰサイドバリア層
６Ｂ ＩｎＡｓウェッティング層
１０ 半導体基板（ｎ型ＩｎＰ基板）
１１ 活性層（量子ドット活性層）
１２ 上側クラッド層（ｐ型ＩｎＰ層）
１３ 電流狭窄層（ｐ型ＩｎＰ埋込層）
１４ 電流狭窄層（ｎ型ＩｎＰ埋込層）
１５ 電極（ｐ側電極）
２０，２１，２２ 量子ドット層
２ 複合量子ドット（コラムナ量子ドット）
３ サイドバリア層
４Ａ，４Ｂ 量子ドット層
５ バリア層（ＩｎＧａＡｓＰバリア層）
６Ａ，６Ｃ ＩｎＧａＡｓＰサイドバリア層
６Ｂ ＩｎＡｓウェッティング層
１０ 半導体基板（ｎ型ＩｎＰ基板）
１１ 活性層（量子ドット活性層）
１２ 上側クラッド層（ｐ型ＩｎＰ層）
１３ 電流狭窄層（ｐ型ＩｎＰ埋込層）
１４ 電流狭窄層（ｎ型ＩｎＰ埋込層）
１５ 電極（ｐ側電極）
２０，２１，２２ 量子ドット層
Claims (10)
- 複数の量子ドットを積層させてなる複合量子ドットと、前記複合量子ドットの側面に接するように形成されたサイドバリア層とを備える複数の量子ドット層を有する活性層を備え、
前記活性層の利得スペクトルが２５℃から８５℃までの動作温度範囲における利得スペクトルのシフト量に対応した平坦利得帯域を持つように、前記各量子ドット層を構成する前記量子ドットの積層数及び前記サイドバリア層の歪みの大きさが設定されていることを特徴とする量子ドット半導体デバイス。 - 前記各量子ドット層を構成する前記量子ドットの積層数は、互いに異なることを特徴とする、請求項１記載の量子ドット半導体デバイス。
- 前記各量子ドット層を構成する前記サイドバリア層の歪みの大きさは、互いに異なることを特徴とする、請求項１又は２記載の量子ドット半導体デバイス。
- 前記各量子ドット層を構成する前記量子ドットの積層数及び前記サイドバリア層の歪みの大きさは、ヘビーホール帯のエネルギギャップとライトホール帯のエネルギギャップとの差によって偏波間利得差が０．５ｄＢ以内になるように設定されていることを特徴とする、請求項１〜３のいずれか１項に記載の量子ドット半導体デバイス。
- 前記量子ドット層の上下に設けられたバリア層を備え、
前記複数の量子ドット層が前記バリア層を介して積層された構造になっていることを特徴とする、請求項１〜４のいずれか１項に記載の量子ドット半導体デバイス。 - 前記量子ドット層及びその上下のバリア層からなる活性層は、一部にｐ型不純物が含まれていることを特徴とする、請求項５記載の量子ドット半導体デバイス。
- 前記サイドバリア層を形成する半導体結晶が、Ｉｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶であることを特徴とする、請求項１〜６のいずれか１項に記載の量子ドット半導体デバイス。
- 前記量子ドットは、ＩｎＡｓからなり、
前記サイドバリア層は、ＩｎＧａＡｓＰ半導体混晶からなることを特徴とする、請求項７記載の量子ドット半導体デバイス。 - 前記バリア層を形成する半導体結晶が、Ｉｎ及びＧａを含むＩＩＩ−Ｖ族化合物半導体混晶であることを特徴とする、請求項５〜８のいずれか１項に記載の量子ドット半導体デバイス。
- 前記サイドバリア層は、ウェッティング層を含むことを特徴とする、請求項１〜９のいずれか１項に記載の量子ドット半導体デバイス。
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