JP2001007441A - 半導体レーザの製造方法 - Google Patents

半導体レーザの製造方法

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Abstract

(57)【要約】 【課題】活性層の両脇にｐ型ＩｎＰ電流ブロック層およ
びｎ型ＩｎＰ電流ブロック層を備える半導体レーザの製
造方法において、ｎ型ＩｎＰ電流ブロック層の異常成長
を有効に防止すること。 【解決手段】ｎ型ＩｎＰ電流ブロック層４２を成膜する
際、表面マイグレーション長を１５００ｎｍ以上に制御
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、活性層の両脇にｐ
型ＩｎＰ層およびｎ型ＩｎＰ層からなる電流ブロック層
を備える半導体レーザの製造方法に関する。
【０００２】
【従来の技術】活性層の両脇にｐ型ＩｎＰ層およびｎ型
ＩｎＰ層からなる電流ブロック層を備える半導体レーザ
の製造方法は、例えば特開平６-１０４５２７号公報に
示されるように、狭幅選択成長技術を用いて基板をエッ
チングすることなく製造できることを特徴としている。
電流ブロック成長を行う際、従来は例えば、常圧有機金
属気相成長（以下「常圧MOVPE」と略す。）法を用いた
特願平１１-０６０１８４号に示されているように、成
長途中で成長条件を変更することなく、単一の成長条件
で成長を行っていた。しかし、例えば、高温、高Ｖ族圧
の成長条件で成長した場合、DH構造部近傍ではエッジグ
ロースの影響により、図６に示すように高次面の露出し
た異常形状になるといった問題点が生じる。
【０００３】これは、常圧MOVPE法において高温、高Ｖ
族圧下でn型InP電流ブロック層を成長するとIII族原料
種の(100)面上の表面マイグレーション長が極端に短く
なるためである。このことを、「発明の実施の形態」の
項で後述する実験方法により定量的に評価した結果を図
７に示す。図７はノンドープInPとキャリア濃度3x1018c
m-3のn型InPそれぞれのＬ(111)BとL(100)の関係をグラ
フ化したものであるが、図から明らかなようにｎドーピ
ングにより表面マイグレーション長は大幅に短くなって
いることがわかる。つまり高温、高Ｖ族圧下でのn型InP
電流ブロック層成長中のDH構造部近傍では表面マイグレ
ーション長が短いために、III族原料種は(100)面を形成
する前に高次面に取り込まれ、図６に示すような異常形
状を形成してしまう。
【０００４】このような形状はデバイス特性にも悪影響
が生じる。(311)面等の高次面が露出した異常形状を残
したままの状態では、その後のp型InPクラッド層の成長
をした際、DH構造部直上では高次面成長が支配的な埋め
込み成長が行われる。ところが、キャリア濃度は面方位
によって大きく変化することが、例えばR.Bhat等（Jour
nal of Crystal Growth 107 (1991) 772-778）によって
報告されており、特にp型InPでは高次面成長が支配的な
場合、ドーピング効率が低下する。したがって、n型InP
電流ブロック層成長中に異常形状を形成してしまうと、
p型InPクラッド層を成長した際、p型キャリア濃度が低
下し、素子抵抗が高く電圧降下が大きくなるため、素子
特性の劣化につながるといった問題点がある。
【０００５】
【発明が解決しようとする課題】本発明は上記事情に鑑
みなされたものであり、活性層の両脇にｐ型ＩｎＰ電流
ブロック層およびｎ型ＩｎＰ電流ブロック層を備える半
導体レーザの製造方法において、ｎ型ＩｎＰ電流ブロッ
ク層の異常成長を有効に防止できる半導体レーザの製造
方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決する本発
明によれば、ｎ型半導体基板上の所定の領域に、活性層
を含む半導体多層膜を選択成長する工程と、成長阻止膜
を該半導体多層膜上のみに形成して該半導体多層膜の両
脇にｐ型ＩｎＰ電流ブロック層およびｎ型ＩｎＰ電流ブ
ロック層をこの順で成膜する工程とを含む半導体レーザ
の製造方法であって、前記ｎ型ＩｎＰ電流ブロック層を
成膜する際、表面マイグレーション長を１５００ｎｍ以
上に制御することを特徴とする半導体レーザの製造方法
が提供される。
【０００７】この半導体レーザの製造方法によれば、ｎ
型ＩｎＰ層を成膜する際、表面マイグレーション長を１
５００ｎｍ以上に制御しているため、活性層を含む半導
体多層膜の近傍におけるｎ型ＩｎＰ層の異常成長を効果
的に防止できる。
【０００８】また本発明によれば、ｐ型半導体基板上の
所定の領域に、活性層を含む半導体多層膜を選択成長す
る工程と、成長阻止膜を該半導体多層膜上のみに形成し
て該半導体多層膜の両脇にｎ型ＩｎＰ電流ブロック層お
よびｐ型ＩｎＰ電流ブロック層をこの順で成膜する工程
とを含む半導体レーザの製造方法であって、前記ｎ型Ｉ
ｎＰ電流ブロック層を成膜する際、表面マイグレーショ
ン長を１５００ｎｍ以上に制御することを特徴とする半
導体レーザの製造方法が提供される。
【０００９】この半導体レーザの製造方法によれば、ｎ
型ＩｎＰ層を成膜する際、表面マイグレーション長を１
５００ｎｍ以上に制御しているため、ｎ型ＩｎＰ層の平
坦性を向上させることができる。このため、その上にｐ
型ＩｎＰ層を好適に成膜でき、電流ブロック層を設計通
りの形状に形成することができる。
【００１０】
【発明の実施の形態】本発明による半導体レーザの製造
方法は、常圧MOVPE選択埋め込み成長においてIII族原料
種の表面マイグレーションを促進することにより、n型I
nP電流ブロック層埋め込み構造部のDH構造部近傍の異常
成長を抑制するものである。図１を参照すると、ダブル
へテロ構造部２を選択成長したｎ型InP基板１におい
て、ダブルへテロ構造部２頂上のみに成長阻止のための
SiO2ストライプマスクをセルフアライン的に形成し、常
圧有機金属気相成長法においてダブルへテロ構造部２両
脇のチャネル領域３にp型InP電流ブロック層４１、n型I
nP電流ブロック層４２からなるInP電流ブロック層４を
順次、選択埋め込み成長する。次に上記SiO2ストライプ
マスクを除去してp型InPクラッド層５を埋め込み成長す
る。
【００１１】上記n型InP電流ブロック層４２成長の際、
DH構造部近傍での異常成長を抑制する目的で、供給され
るIII族原料種の表面マイグレーションを促進させる。
具体的には、表面マイグレーション長を１５００ｎｍ以
上に制御している。
【００１２】本発明における「表面マイグレーション
長」とは、基板に供給されるIII族原料種が基板に取り
込まれる、あるいは成長に寄与するまでに(100)面上を
移動できる距離を意味している。また、実験的には図３
に示すような手法により定量的に評価できる。つまり、
n型(100)InP基板１８上に[110]方向にSiO2ストライプマ
スク１９をマスク幅Wm＝１〜60μｍで形成し、その基板
上にInP層２０を2000A選択成長する。成長後の断面形状
を観察するとInPがマスク端から順に(111)B面２１、(10
0)面２２、(311)面等の緩やかな高次面２３、(100)面２
４を形成する。このうち、(111)Ｂ面２１の長さ：Ｌ
(111)Bとその隣の(100)面２２の長さ：L(10 0)を測定
し、Ｌ(111)BとL(100)の関係を例えば図７に示すように
グラフ化する。このとき、Ｌ(111)Bが０になるときのL
(100)の値が理想的なIII族原料種すなわちInの(100)面
上の表面マイグレーション長に相当する。
【００１３】本発明において、ｎ型ＩｎＰ層は、たとえ
ばＰＨ3を原料ガスとして用いたＭＯＶＰＥ法により成
膜することができる。ここで、ＭＯＶＰＥ法は、常圧Ｍ
ＯＶＰＥ法とすることが望ましい。このような成膜法に
よれば、電流ブロック層を制御性良く形成することがで
きる。
【００１４】本発明は、ｎ型ＩｎＰ層を成膜（成長）す
る際、表面マイグレーション長を制御する点に特徴を有
する。表面マイグレーション長を制御する具体的手段と
しては、成長温度の制御および原料ガスであるＰＨ3の
分圧の制御が有効である。かかる観点から、本発明にお
いては、ｎ型ＩｎＰ層を成膜する際の成膜温度を、好ま
しくは５５０〜６００℃、さらに好ましくは５６０〜５
９０℃とする。また、ｎ型ＩｎＰ層を形成する際、ＰＨ
3の分圧を、好ましくは０．１〜２Torr、さらに好まし
くは０．２〜１Torrとする。以上のようにすれば、表面
マイグレーション長を長くすることができる。
【００１５】本発明において、表面マイグレーション長
は、１５００ｎｍ以上とすることが好ましく、２０００
ｎｍ以上とすることが好ましい。上限は特に無いが、５
０００ｎｍ以下とすることで十分である。
【００１６】本発明において、活性層を含む半導体多層
膜の構造については特に制限がないが、ＤＨ（ダブルヘ
テロ）構造とすることが好ましい。
【００１７】
【実施例】（実施例１）図２を参照すると、図２(a)で
示すように(100)ｎ型InP基板６上に、[011]方向にマス
ク幅Wm、開口幅Woの一対のSiO2ストライプマスク７を周
期Lpで形成し、図２(b)で示すように多重量子井戸構造
（以下「MQW構造」と略す。）部８を含むダブルへテロ
構造（以下「DH構造」と略す。）部９を常圧有機金属気
相成長法（以下「常圧MOVPE法」と略す。）により選択
成長する。このとき、Wm＝０〜200μｍで特に０〜50μ
ｍが望ましく、Wo＝０〜10μｍで特に０〜５μｍが望ま
しく、Lp＝０〜1000μｍで特に100〜500μｍが望まし
い。また、MQW構造部８は例えば、ウエル層１０が0.7%
圧縮歪み、膜厚５nm、層数７のバンドギャップ波長1.27
μｍのInGaAsP層、バリア層１１が膜厚８nm、バンドギ
ャップ波長1.13μｍのInGaAsP層で、MQW構造部８の上下
に膜厚60nm、バンドギャップ波長1.13μｍのInGaAsP−S
CH層１２を配している。次に、図２(c)に示すように上
記SiO2ストライプマスク７を除去してDH構造部９頂上の
みにSiO2ストライプマスク１３をセルフアライン的に形
成し、図２(d)に示すようにDH構造部９両脇のチャネル
領域１４にInP電流ブロック層１５を常圧MOVPE法により
選択埋め込み成長する。InP電流ブロック層１５の構造
は例えば、p型InP電流ブロック層１５１（キャリア濃度
5x1017cm-3、膜厚0.4μｍ）、n型InP電流ブロック層１
５２（キャリア濃度3x1018cm-3、膜厚0.6μｍ）の積層
構造である。次に図２(e)に示すように上記SiO2ストラ
イプマスク１３を除去して基板全体を覆うInPクラッド
層１６及び、InGaAs電極コンタクト層１７を常圧MOVPE
法により埋め込み成長する。InPクラッド層１６の構造
は例えば、p型InP（キャリア濃度1x1018cm-3、膜厚4.5
μｍ）であり、InGaAs電極コンタクト層１７の構造は例
えば、p型InGaAs（キャリア濃度1x1019cm-3、膜厚0.5μ
ｍ）である。ただし、この構造は一例を示したのみで、
デバイスの用途によってその最適構造は当然異なる。
【００１８】本実施例では、上記n型InP電流ブロック層
１５２成長の際、DH構造部近傍での異常成長を抑制する
目的で、供給されるIII族原料種の表面マイグレーショ
ン長が長くなる成長条件で成長する。
【００１９】ｎ型InP電流ブロック層１５２成長の際、I
II族原料種の動きを図４に示す。DH構造部９直上に供給
されたIII族原料種２５はSiO2ストライプマスク１３が
あるため基板に取り込まれず、その両脇に供給される。
そのため、DH構造部９両脇近傍はIII族原料種の供給濃
度の高い状態になる。ここでDH構造部９両脇近傍での異
常形状の形成を抑制するためには、III族原料種の表面
マイグレーション長が長くなる条件で成長すればよい。
これは、 (100)面を形成しやすくなり、III族原料種がD
H構造部９近傍のみで成長層に取り込まれることがない
ためである。
【００２０】図２のn型InP電流ブロック層１５２構造の
製造方法について具体的に示す。常圧MOVPE選択埋め込
み成長において、供給されるIII族原料種の表面マイグ
レーションを促進してDH構造部近傍での異常成長を抑制
するためには、成長中の実効的なＶ族圧力を低くすれば
よい。Ｖ族原料であるPH3の分解効率の温度依存性が大
きいことを利用すると、従来の成長温度である625℃と
比較して、50℃低くした575℃では分解効率が約1/10に
なる。したがって、成長温度を低くすると成長中のＶ族
圧力が低くなり、III族原料種の表面マイグレーション
長を長くすることができる。
【００２１】図５にマイグレーション長を評価した結果
を示す。成長温度を50℃低くすることにより、マイグレ
ーション長が、ほぼ２倍になっていることがわかる。な
お、III族原料としてトリメチルインジウム(tri-methyl
-indium：TMI)、Ｖ族原料としてフォスフィン(phosphin
e：PH3)、n型ドーパントとしてジシラン(di-silane：Si
2H6)を用いており、成長圧力は常圧である。
【００２２】（実施例２）本発明の他の実施例について
説明する。本実施例はＶ族圧力を直接変更している。II
I族原料種の表面マイグレーション長は同時に供給する
Ｖ族圧力により制御することができる。つまり、III族
原料種の表面マイグレーション長を長くするためにはＶ
族圧力を低くすればよい。従来の成長中のＶ族圧力は6.
0Torr程度であるが、本実施例ではn型InP電流ブロック
層１５２成長中のＶ族圧力は0.6Torrとしている。この
ようにＶ族圧力を1/10程度にすることでIII族原料種の
表面マイグレーション長を充分長くすることができる。
【００２３】上記実施例１では成長温度、実施例２では
Ｖ族原料ガス（ＰＨ3）の分圧を従来技術と異なる条件
とすることで、III族原料種の表面マイグレーション長
を長くしているが、成長温度およびＶ族原料ガス（ＰＨ
3）の分圧の両方を制御すれば、より一層、効果的であ
る。
【００２４】また、上記実施例では、n型InP基板上の素
子構造について述べたが、p型InP基板上の素子特性に関
してもその導電型を変更するだけであり、同様の効果が
期待できる。すなわち、ｎ型ＩｎＰ層の平坦性を向上さ
せることができるため、その上にｐ型ＩｎＰ層を好適に
成膜でき、電流ブロック層を設計通りの形状に形成する
ことができる。
【００２５】
【発明の効果】本発明の第１の効果はDH構造部近傍の異
常形状形成を抑制できる点にある。その理由はn型InP電
流ブロック層成長の際、DH構造部両脇近傍は選択成長の
効果でIII族原料種の供給濃度の高い状態であるにもか
かわらず、低温成長により成長中の実効的なＶ族圧力を
低くし、III族原料種の表面マイグレーション長が長く
なる条件で成長しているため、それらのIII族原料種はD
H構造部近傍のみで成長層に取り込まれることなく、(10
0)面を形成しやすくなるためである。
【００２６】本発明の第２の効果は素子特性の高品質化
が実現できることにある。その理由は、本発明によれ
ば、n型InP電流ブロック層のDH構造部近傍での異常形状
形成を抑制することにより、n型InP電流ブロック層およ
び、その後成長するp型InPクラッド層で(311)面等の高
次面の形成によるキャリア濃度の層内ばらつきを低減で
きるためである。
【図面の簡単な説明】
【図１】発明の実施例の構造断面である。
【図２】図１の製造方法を示す断面図である。
【図３】表面マイグレーション長の定義を示す構造断面
である。
【図４】n型InP電流ブロック層成長中のIII族原料種の
様子を示す構造断面図である。
【図５】表面マイグレーション長の成長温度依存性を示
すグラフである。
【図６】従来例の構造断面図である。
【図７】表面マイグレーション長のドーピング濃度依存
性を示すグラフである。
【符号の説明】
１ n型InP基板 ２ ダブルへテロ構造部 ３ チャネル領域 ４ InP電流ブロック層 ４１ p型InP電流ブロック層 ４２ n型InP電流ブロック層 ５ p型InPクラッド層 ６ (100)n型InP基板 ７ SiO2ストライプマスク ８ 多重量子井戸構造部（MQW構造部） ９ ダブルへテロ構造部（DH構造部） １０ ウエル層 １１ バリア層 １２ InGaAsP-SCH層 １３ SiO2ストライプマスク １４ チャネル領域 １５ InP電流ブロック層 １５１ p型InP電流ブロック層 １５２ n型InP電流ブロック層 １６ InPクラッド層 １７ InGaAs電極コンタクト層 １８ n型(100)InP基板 １９ SiO2ストライプマスク ２０ InP層 ２１ (111)B面 ２２ (100)面 ２３ 高次面 ２４ (100)面 ２５ III族原料種

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ｎ型半導体基板上の所定の領域に、活性
    層を含む半導体多層膜を選択成長する工程と、成長阻止
    膜を該半導体多層膜上のみに形成して該半導体多層膜の
    両脇にｐ型ＩｎＰ電流ブロック層およびｎ型ＩｎＰ電流
    ブロック層をこの順で成膜する工程とを含む半導体レー
    ザの製造方法であって、前記ｎ型ＩｎＰ電流ブロック層
    を成膜する際、表面マイグレーション長を１５００ｎｍ
    以上に制御することを特徴とする半導体レーザの製造方
    法。
  2. 【請求項２】 ｐ型半導体基板上の所定の領域に、活性
    層を含む半導体多層膜を選択成長する工程と、成長阻止
    膜を該半導体多層膜上のみに形成して該半導体多層膜の
    両脇にｎ型ＩｎＰ電流ブロック層およびｐ型ＩｎＰ電流
    ブロック層をこの順で成膜する工程とを含む半導体レー
    ザの製造方法であって、前記ｎ型ＩｎＰ電流ブロック層
    を成膜する際、表面マイグレーション長を１５００ｎｍ
    以上に制御することを特徴とする半導体レーザの製造方
    法。
  3. 【請求項３】 前記ｎ型ＩｎＰ電流ブロック層を、ＰＨ
    3を原料ガスとして用いたＭＯＶＰＥ法により成膜する
    ことを特徴とする請求項１または２に記載の半導体レー
    ザの製造方法。
  4. 【請求項４】 前記ｎ型ＩｎＰ電流ブロック層を成膜す
    る際、成膜温度を５５０〜６００℃とすることを特徴と
    する請求項３に記載の半導体レーザの製造方法。
  5. 【請求項５】 前記ｎ型ＩｎＰ電流ブロック層を形成す
    る際、ＰＨ3の分圧を０．１〜２Torrとすることを特徴
    とする請求項３または４に記載の半導体レーザの製造方
    法。
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