JP4941827B2 - 半導体モジュール - Google Patents

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Description

本発明は、主に大電力で動作する半導体素子を搭載する半導体モジュールに関する。
窒化珪素基板は、高温強度特性および耐摩耗性等の機械的特性に加え、耐熱性、低熱膨張性、耐熱衝撃性、および金属に対する耐食性に優れているので、従来からガスタービン用部材、エンジン用部材、製鋼用機械部材、あるいは溶融金属の耐溶部材等の各種構造用部材に用いられている。また、高い絶縁性を利用して電気絶縁材料として使用されている。
近年、高周波トランジスタ、パワーIC等の発熱量の大きい半導体素子の発展に伴い、電気絶縁性に加えて良好な放熱特性を得るために高い熱伝導率を有するセラミックス基板の需要が増加している。このようなセラミックス基板として、窒化アルミニウム基板が用いられている。この窒化アルミニウム基板は、熱伝導性に優れているが、機械的強度や破壊靭性等がやや低く、基板ユニットの組立て工程で、強い締め付けを行うと割れを生じる場合があった。また、Si半導体素子を窒化アルミニウム基板に実装した回路基板では、Siと窒化アルミニウム基板との熱膨張差が大きいため、熱サイクルにより窒化アルミニウム基板にクラックや割れが発生する恐れもあり、実装信頼性を向上させるために、窒化アルミニウム基板より熱伝導率は劣るものの、熱膨張率がSiに近く、かつ機械的強度、破壊靭性および耐熱疲労特性に優れる高熱伝導窒化珪素質焼結体からなる基板が注目され、種々の提案が行われている。
電動車両用インバータとして高電圧、大電流動作が可能なパワー半導体モジュール(例えばIGBTモジュール)が用いられている。こうした半導体モジュールにおいては、半導体素子が自己の発熱によって高温になるため、その放熱を効率よく行なうという機能が要求される。このため、この半導体モジュールにおいて、半導体素子を搭載する回路基板としては、機械的強度が高く、熱伝導率の高いセラミックス基板に金属板を接合したものが広く使用されている。ここで、金属板はセラミックス基板の両面に接合され、その一面は回路側金属板となり、他面は放熱側金属板となる。回路側金属板は、半導体素子に電気的に接続される配線としても機能する。
回路側金属板は配線として機能するため、回路側金属板には、低い電気抵抗率も要求される。このため金属板としては、アルミニウムより高い熱伝導率と低い電気抵抗率をもつ銅または銅合金(熱伝導率が300/m/K程度、電気抵抗率が1.7×10−8Ω・m程度)が好ましく用いられている。
この回路基板上の回路側金属板に半導体素子が接合され、半導体モジュールが形成される。回路側金属板は、セラミックス基板の一面においてその全面を覆うことはなく、所定の配線パターンに加工される。一方、放熱側金属板は、放熱を目的としてセラミックス基板に接合されている。そのため、セラミックス基板の他面においてほぼその全面を覆って形成される。また、実際にこの半導体モジュールが機器に搭載されるに際しては、この放熱板が、同様に熱伝導率の高い材料からなる放熱ベース板に接合される。
この半導体モジュールを含む機器がONの場合には半導体素子が高温となり、OFFの場合には常温となる。さらに、寒冷地においては−20℃程度の厳寒な条件に至ることもある。従って、通常の使用において、この半導体モジュールは、多数回の冷熱サイクルにさらされる。この半導体モジュールを構成する半導体素子、セラミックス基板、放熱側金属板(銅板)等の熱膨張率は異なる(例えば、半導体素子を構成するシリコンの熱膨張係数は3.0×10−6/K、銅は17×10−6/K、窒化珪素は2.5×10−6/K程度)ため、これらを接合した場合、この冷熱サイクルに際しては、この熱膨張差に起因した歪みが発生する。この歪みの大きさや方向は、このサイクル中で変化する。このため、この半導体モジュールにおいては、冷熱サイクルによって、セラミックス基板や半導体素子が割れたり、半導体素子と回路側金属板とのはんだ接続部や放熱側金属板と放熱ベース板とのはんだ接合部にその歪による応力が発生し、それらのはんだにクラック(またはボイド)が発生して接合強度や、熱の放熱効率を低下させ、半導体モジュールの冷熱サイクルに対する耐久性を劣化させる。また、破壊を生じない場合でも、高温において放熱ベース板との接合部分で大きな反りが生ずると熱伝導が悪くなり放熱効率が低下する。
また、一般に、セラミックス基板と、回路側金属板や放熱側金属板となる金属板との接合はろう付けを用いて行われる。この接合に要する温度は、例えば、Ag−Cu系ろう材を用いた場合には700℃以上であるため、この接合後に常温に戻った状態においては、この方法で製造された回路基板には反りが生じている。
特許文献1に記載の回路基板においては、回路側金属板と放熱側金属板に熱膨張係数の異なる材料を採用している。さらに、特許文献2においては、これらをセラミックス基板に接合する方法や、その接合に用いるろう材の種類や厚さを回路側金属板と放熱側金属板とで異なるものを採用している。これによって、熱膨張差に起因する歪みを減少させ、高い耐久性を得ることができるとしている。
特開平7−45915号公報 特開2004−207587号公報
特許文献1、2に記載の回路基板においては、回路側金属板と放熱側金属板に互いに熱膨張係数の異なる材料を用いるという制限がある。
回路側金属板の低抵抗化の観点からは、回路側金属板の材料としては、電気抵抗率の小さな銅または銅合金が好ましい。また、回路基板の製造工程を単純化するためには、放熱側金属板も同様に銅または銅合金であることが好ましい。しかしながら、特許文献1,2に記載の回路基板においては、両方に銅または銅合金を用いることは困難である。
しかしながら、近年のパワー半導体モジュールにおいては、その大電力化はさらに顕著になり、これらが使用される装置も、例えば電動自動車、産業用機械、鉄道車両等、多岐にわたっている。電動自動車用のパワー半導体モジュールでは、配線に数百A以上の大電流かつ数百V以上の大電圧が印加されるために、配線と放熱ベース(機器)との間の高い絶縁性に加え、高い放熱特性を必要とするため、半導体素子と回路側金属板間のはんだ接合および放熱側金属板と放熱ベース板間のはんだ接合に、高い信頼性が要求される。
特許文献1、2に記載の回路基板においては、回路側金属板と放熱側金属板に互いに熱膨張係数の異なる材料を用いるという制限がある回路側金属と放熱側金属の熱膨張係数が異なるとセラミックスにろう材を介して回路側金属板および放熱側金属板をそれぞれ接合した時に、熱膨張率の差が大きくなる。回路側金属板に反りがあると、半導体素子との接合時に、第一のはんだ層の厚さが不均一となる問題がある。同様に、放熱側金属板に大きな反りがあると、放熱ベース板との接合時に第二のはんだ層の厚さが不均一となる。すなわち、第一のはんだ層および第二のはんだ層の耐冷熱サイクル性が低下する。
本発明の目的は、上記従来の問題に鑑みてなされたものであり、繰り返し冷熱サイクルを経てもなお回路側金属板と半導体素子とを接合する第一のはんだ層と放熱側金属板と放熱ベース板とを接合する第二のはんだ層に高い接合信頼性を有する半導体モジュールを提供することである。
本発明者らは上記課題を達成するため、銅または銅合金からなる回路側金属板および放熱側金属板とセラミックス基板からなる回路基板と半導体素子モジュールを検討し本発明に至った。
本発明は、セラミックス基板の一方の面に回路側金属板を接合し他方の面に放熱側金属板を接合し、前記回路側金属板に第一のはんだ層を介して半導体素子を接合し前記放熱側金属板に第二のはんだ層を介して放熱ベース板を接合してなる半導体モジュールにおいて、その半導体素子対角線長さMと回路側金属板厚さSの比M/Sが19.5以上でかつ前記セラミックス基板の対角線長さXと放熱側金属板厚さtとの比X/tが128以下であり、前記回路側金属板および前記放熱側金属板は銅または銅合金からなり、前記放熱ベース板は銅、銅合金、アルミニウム、アルミニウム合金の何れかからなることを特徴とする半導体モジュールである。

本発明においては第一のはんだ層の厚さが0.05〜0.2mmで、かつ第二のはんだ層の厚さが0.2〜0.4mmであることが好ましい。
また本発明において放熱ベース板の厚さが2〜5mmである半導体モジュールとすることができる。
本発明は、半導体素子と回路側金属板とのはんだ接合部および放熱側金属板と放熱ベース板とのはんだ接合部の歪を低減させ、冷熱サイクルに対し高い耐久性を持った半導体モジュールを得ることができる。また同時に低い電気抵抗を持つ回路側金属板、高い絶縁抵抗と高熱伝導率を持つセラミックス基板からなる回路基板が得られる。これにより大電力化に対応した半導体モジュールが得られる。
以下、実施例により本発明を説明するが、それら実施例により本発明が限定されるものではない。本発明に係る一実施例の断面模式図と平面模式図を図1に示す。まず、本発明の一実施例に用いた窒化珪素基板の製造方法について説明する。窒化珪素基板の構成原料、溶媒、分散剤をボールミル混合、粉砕する。ここで、混合、粉砕した原料に、バインダー、可塑剤を添加、混練し、スラリー粘度が所定の値になるように調整した後、ドクターブレード法により所定板厚でシート成形する。そして成形後さらに脱脂したシートを焼結炉内で1800〜2000℃の窒素雰囲気で焼結成形し窒化珪素基板を得る。
図1に示す回路基板8は、例えば、以下の通りにして製造できる。窒化珪素セラミックスからなるセラミックス基板4の両面に活性金属ろう材として例えば、Tiが添加されたAg−Cu系合金に代表される活性金属を印刷形成する。次に、セラミックス基板4とほぼ同じ長方形状の金属板である無酸素銅または銅合金を両面に600℃〜900℃の温度で加熱接合する。このうち一方は回路側金属板3となり、他方は放熱側金属板5となる。冷却後、一方の面の金属板上にレジストパターンを形成後に、例えば塩化第二鉄あるいは塩化第二銅溶液によってエッチング処理して回路パターンをなす回路側金属板3を形成する。他方の面に接合された金属板をそのままエッチング処理無しで放熱側金属板5としてもよいし、同様に所望の形状に加工し放熱側金属板5としてもよい。この場合、回路側金属板3と放熱側金属板5はその主成分が同一(銅)であるため、これらのエッチングは同時に行われる。また、これによって露出した部分のろう材のエッチングも、例えば過酸化水素とフッ化アンモニウムとの混合溶液によって引き続き行われる。さらに回路パターン形成後の回路側金属板3及び放熱側金属板5にNi−Pメッキを施し、回路基板8が作製される。なお、このメッキ処理を施さないことも可能であり、この場合には、回路パターン形成後に化学研磨を行い、ベンゾトリアゾール等などの防錆剤を添付する。また、選択するはんだ材種に応じて、ロジンなどの濡れ性向上成分を含有した防錆剤を用いてもよい。
半導体モジュール9は、前記の回路基板8を用いて形成され、特に大電力で動作する半導体素子1をこれに搭載する。この半導体モジュールの断面図が図1である。この半導体モジュール9は、前記の回路基板8における回路側金属板3上に半導体素子1が第一のはんだ層2を介して接合して搭載されている。また、放熱ベース板7が第二のはんだ層6を介して放熱側金属板5に接合されている。
半導体素子1は、例えばIGBT(Insulated Gate Bipolar Transistor)のような半導体デバイスが形成されたシリコンチップである。特にこの半導体デバイスは、大電力で動作するものとすることができる。これによる発熱がこの回路基板8によって放熱される。また、半導体素子1と配線となる回路側金属板3との電気的接続は、ボンディングワイヤ(図示せず)を用いてもよいし、フリップチップ接続を用いることにより、はんだ等のバンプにより行ってもよい。
第一のはんだ層2は、例えば、Sn−5%Pbはんだであり、その融点は270℃程度である。従って、これを用いて半導体素子1と回路側金属板3を290℃程度の温度で接合することができる。また、環境対応下Sn−3%Ag、Sn−3%Ag−0.5%Cu、Sn−5%BiなどのPbフリーはんだを用いることが望ましい。この接合温度はろう材の融点よりも大幅に低いため、この接合に際しては回路側金属板3および放熱側金属板5とセラミックス基板4との接合に影響を与えることはない。この第一のはんだ層2は、冷熱サイクルに際しては、上記の半導体素子1と回路側金属板板3との熱膨張差によって内部応力が加わった状態となる。フリップチップ接続を用いた場合には、この第一のはんだ層2によって半導体素子1と回路側金属板3との電気的接続もなされる。
第二のはんだ層は、例えば共晶Pb−Snはんだであり、その融点は190℃程度である。これを用いて放熱側金属板5と放熱ベース板7とを210℃程度の温度で接合することができる。また、Sn−3%Ag、Sn−3%Ag−0.5%Cu、Sn−5%BiなどのPbフリーはんだを用いることがさらに望ましい。なお、半導体素子1と回路基板8および放熱ベース板7を第一のはんだ層2および第二のはんだ層6を介して接合する場合の工程には、以下の2方法がある。一つは、回路基板8に半導体素子6を第一のはんだ層2で接合した後に、第二のはんだ層6を介して放熱ベース板7を接合する方法である。この場合、第一のはんだ層2には、第二のはんだ層6よりも高融点のはんだ材を選定する。もう一つの方法は、半導体素子1と回路基板8および放熱ベース板7を一度のリフローで接合する方法である。この際には、第一のはんだ層と第二のはんだ層の融点が近似したはんだ材を選定する。
放熱ベース板7は、機器側でこの回路基板8を搭載する部分である。放熱ベース板7は半導体素子1から放熱側金属板5に伝わった熱を放熱するため、熱伝導率が高く、熱容量が大きい。これは例えば銅、アルミニウムからなる。放熱ベース板7の熱膨張係数は、例えば、銅が17×10−6/K、アルミニウムが22×10−6/K程度と大きい。
この半導体モジュール9においては、半導体素子1となるシリコンの熱膨張係数は3.0×10−6/Kであるため、これとはんだ層を介して接合される回路側金属板3の表面の見かけの熱膨張係数((9〜17)×10−6/K)とは大きく異なる。このため、冷熱サイクルに際しては、この熱膨張差に起因して熱応力が第一のはんだ層2に発生したり、半導体素子1に反りを生ずる。また同様に、放熱側金属板5と放熱ベース板7とを第二のはんだ層6を介して接合する場合にも、放熱側金属板5と放熱ベース板7の熱膨張差に起因する熱応力が第二のはんだ層6にも発生し、接合信頼性を低下させる。これらを低減して第一のはんだ層2および第二のはんだ層6の接合信頼性を確保するには、主に、(1)はんだ層の上下面に位置する構成部材の熱膨張係数差を低減する、(2)はんだ層の上下面に位置する構成部材の反りの変位量を低減する(剛性を持たせる)方法が効果的である。
本発明では、この(1)の効果を狙ったもので、半導体素子1の対角線長さと回路側金属板3の厚さの比を19.5以上にすることで第一のはんだ層2の接合信頼性を向上させることができ、また回路基板8の対角線長さと放熱側金属板5の厚さの比を128以下にすることで、第二のはんだ層6の接合信頼性を向上させている。第1のはんだ層2に働く熱応力は、半導体素子1と回路側金属板3およびセラミックス基板4の熱膨張係数の違いにより発生する。またその大きさは半導体素子1の大きさMに比例し大きくなる。半導体素子1の熱膨張係数は3.0×10-6/K、セラミックス基板4では2.5×10-6/Kと同程度であるのに対し、回路側金属板3では17〜22×10-6/Kと大きい。ここで、回路側金属板3の厚さSを小さくする(薄くする)と、回路側金属板3の熱膨張の影響が小さくなり、セラミックス基板4の影響が相対的に大きくなるため、はんだ層2はあたかも同程度の熱膨張係数を有する半導体素子1とセラミックス基板4とに挟まれるのに似た状態となり、はんだ層2に働く熱応力が小さくなる。以上から、はんだ層2に働く熱応力は半導体素子1の大きさMと回路側金属板3の厚さSの比M/Sの関数となり、Mが一定の場合、M/Sが増加する(Sを小さくする)とはんだ層2に働く熱応力は小さくなり、M/Sが減少する(Sを大きくする)とはんだ層2に働く熱応力は大きくなる。
一方、第2のはんだ層6に働く熱応力は、セラミックス基板4、放熱側金属板5および放熱ベース板7の熱膨張係数の違いにより発生する。また、その大きさは回路基板8の大きさXに比例する。セラミックス基板4の熱膨張係数は、放熱側金属板5および放熱ベース板7に比べて小さい。放熱側金属板5の厚さtが小さくなると放熱側金属板5の熱膨張の影響が小さくなり、セラミックス基板4の熱膨張の影響が相対的に強くなるため、はんだ層6はあたかも熱膨張係数の大きく異なるセラミックス基板4と放熱ベース板7とに挟まれるのに似た状態となり、はんだ層6に働く熱応力が大きくなる。はんだ層6に働く熱応力はXとtの比X/tの関数となり,Xが一定の時、X/tを大きくする(tを小さくする)とはんだ層6にはたらく熱応力は大きくなり、X/tを小さくする(tを大きくする)とはんだ層6にはたらく熱応力は小さくなる。以上から、M/SおよびX/tを制御することで第一のはんだ層2、第二のはんだ層6に働く熱応力の大きさを制御できる。
また(2)の効果を実現するために、薄い回路側金属板3とそれより厚い放熱側金属板5とを組み合わせるのに軟化点温度の異なる銅もしくは銅合金を使用した。
はんだの接合信頼性を向上させるには、はんだ層を厚くすることも効果的である。しかし、はんだの熱伝導率は約40W/mKと比較的小さいため、はんだ層が厚くなると半導体モジュール9の熱抵抗率を増加させ放熱効率を低下させる。薄過ぎるはんだ層では接合信頼性が不十分である。そこで第一のはんだ層2でははんだ厚さfを0.05〜0.2mmとし、第二のはんだ層6でははんだ厚さgを0.1〜0.4mmとすることではんだの接合信頼性を向上させ、かつ半導体モジュールの放熱効率の低下を抑制した。第一のはんだ層2に比べ第二のはんだ層6の方を厚くする理由は、第2のはんだ層は大きな放熱ベース板7と接合させるためより大きな強度を必要とするからである。
放熱ベース板7の厚さが厚過ぎると熱膨張による歪が大きくなり、第二のはんだ層6の受ける歪が大きくなる。また放熱ベース板7の厚さが薄過ぎると、回路基板8との接合により反りがおおきくなり、放熱ベース板を機器に接合できなくなったり、接合箇所に空隙が発生し放熱効率を低下させる。そこで、放熱ベース板の厚さTを2〜5mmにすることで、はんだの接合性を向上させ、かつ半導体素子モジュールの放熱効率の低下を抑制できる。
以下に示す実施例、比較例にについて、−40℃15分〜+110℃15分の冷熱サイクル試験を2000サイクルまで行い、2000サイクル後の第一のはんだ層2および第二のはんだ層6に発生したボイドを超音波探査映像装置(日立建機ファインテック(株)製、mi−scope.exla)で観察し、ボイド率(第一のはんだ層では、100×(ボイドの面積/第一のはんだ層面積)(%)、第二のはんだ層では、100×(ボイドの面積/第二のはんだ層面積)(%)を算出した。さらに、ボイド率変化量(%)=(2000サイクル後のボイド率)−(試験前のボイド率)を計算し、第一のはんだ層および第二のはんだ層の界面の破損や剥離の判定をした。ここで、第一のはんだ層のボイド率変化量が2%以上で破損と認定し、第二のはんだ層のボイド率変化量が20%以上で破損と判定した。第一のはんだ層2、第2のはんだ層6は、冷熱サイクル試験により熱膨張率の差から発生する歪を繰り返し受ける。そのためはんだ層にはクラックが発生、成長してボイドとる。ボイドがはんだ層に発生すると半導体素子と回路側金属板との接合強度、放熱側金属板と放熱ベース板との接合強度を低下させる。また、ボイドが発生するとボイドでの熱伝導率が低下するので熱抵抗が増加し半導体素子モジュールの性能を低下させる。そこで、冷熱サイクル試験による、第一および第二のはんだ層の劣化度合いの指標としてボイド率変化量を求めた。
また、冷熱サイクルの印加の前後で、半導体素子側から見た熱抵抗(℃/W)を測定した。この測定は半導体素子に通電することによってこれを発熱させ、通電中の半導体素子の温度上昇を熱抵抗評価装置(キャッツ電子製、MODEL DVF240)によって電圧換算により測定した。ここでは、単位断面積当たりの量ではなく、単位を(℃/W)として測定した。初期(冷熱サイクル印加前)の熱抵抗の値が0.3℃/W以上であったものは放熱特性が悪いために不良と判定した。また、初期の熱抵抗がこの値より小さくとも、冷熱サイクル印加後の熱抵抗の値が30%以上増加していたものは、はんだ層に破損が発生したものと考えられるため不良とした。
表1に本発明の実施例を示す。セラミックス基板(窒化珪素基板)の厚さを0.32mm、半導体素子厚さを0.3mmとした回路基板を作製した。No.1〜11では、回路側金属板の厚さsを0.3〜0.8mm、放熱側金属板tを0.5〜1.2mmとして、19.5≦M/s、128≧X/tとした。冷熱サイクル試験を行いボイド率変化量、熱抵抗を測定した結果、第一のはんだ層のボイド率変化量は2%以下、第二のはんだ層のボイド率変化量は20%以下であり、初期熱抵抗は0.3℃/W以下、熱抵抗率増加率も30%以下であった。No.12では、回路基板寸法a、bを60mmにしたがM/s=26、X/t=106となり、第一のはんだ層のボイド率変化量は0.9%、第二のはんだ層のボイド率変化量は17.5%であり、初期熱抵抗は0.3℃/W、熱抵抗増加率は30%以下と良好であった。No.13〜16は、第一のはんだ層の厚さを0.05〜0.2mm、第二のはんだ層の厚さを0.1〜0.4mmとしたが、ボイド率変化量、初期熱抵抗、熱抵抗増加率とも良好な結果となった。No.17、18は放熱ベース板厚さTを5mmと2mmにしたが、ボイド率変化量、初期熱抵抗、熱抵抗増加率とも良好な結果となった。第二のはんだ層のボイド率変化量が大きい理由は、第二のはんだ層の面積が大きいのでその分大きな歪が発生しその結果、ボイドが多く発生しボイド率変化量が大きくなるためである。
Figure 0004941827
表2に比較例を示す。No.19〜21は、放熱側金属板の厚さtを0.8mmにして、回路側金属板の厚さsを1〜1.5mmとした。M/Sが19.5以下となり第一のはんだ層のボイド率変化量が2%以上、熱抵抗増加率も30%以上であった。No.22、23では、回路側金属板厚さs=0.8mmにして、放熱側金属板の厚さtを0.3、0.4mmとした。X/tが128以上となり、第二のはんだ層ボイド率変化量は20%以上、熱抵抗増加率も30%以上となり不良であった。No.24〜No.29では、回路基板寸法a=60mm、b=60mmとして回路側金属板厚さs、放熱側金属板厚さtをかえた。No.24〜26では、M/sが19.5以下となり第一のはんだ層のボイド率変化量が2%以上となり不良、No.27〜29ではX/tが128以上となり第二のはんだ層のボイド率変化量が20%以上となり不良となった。
Figure 0004941827
表3に回路基板寸法aを60、65、回路基板寸法bを90〜100とした場合の比較例2を示す。表3に示すNo.30〜33では、X/tが128以上となり、第二のはんだ層のボイド率変化量は20%以上、熱抵抗増加率も30以上となり不良となった。
Figure 0004941827
表4に、第一のはんだ層厚さfを0.04〜0.25mm、第二のはんだ層厚さgを0.05〜0.4mmとした場合の比較例3を示す。No.34、35では第一のはんだ層のボイド率変化量が2%以上となり不良であった。No.36では熱抵抗増加率が30%以上となり、No,37では初期熱抵抗が0.3℃/W以上で不良である。No.38、39では第二のはんだ層のボイド率変化量が20%以上となり不良となる。No.40、41では初期熱抵抗が0.3℃/W以上となり不良となる。
Figure 0004941827
表5に放熱ベース板厚さTを1、6mmとした場合の比較例4を示す。No.42ではT=1mmであると、回路基板8と放熱ベース板7をはんだ接合し、半導体モジュール9とした時、放熱ベース板7に大きな反りが発生し、初期熱抵抗率が0.3℃/W以上、熱抵抗増加率も30%以上となり不良である。No.43では、T=6mmでは第二のはんだ層のボイド率変化量が20%以上、熱抵抗率も30%以上となり不良である。
Figure 0004941827
ドクターブレードのスリット幅を調整し、焼結体厚さが0.2mmと0.25mmの窒化珪素セラミックス基板を得た。表6にセラミックス基板厚さcを0.2mmとした場合の実施例を示す。No.44〜58に示すように、ボイド率変化量、初期熱抵抗、熱抵抗増加率ともに良好な結果となった。
Figure 0004941827
表7にセラミックス基板厚さcを0.25mmとした場合の実施例を示す。No.59〜No.73に示すように、ボイド率変化量、初期熱抵抗、熱抵抗増加率ともに良好な結果となった。なお、セラミックス基板厚さcが0.2および0.25mmのほうが、0.32mmに比べ初期熱抵抗が小さくなっている理由は、金属板よりも熱抵抗の大きなセラミックスが薄くなることで、回路基板としての熱抵抗が小さくなったためである。
Figure 0004941827
本発明に係わる一実施例のセラミックス回路基板の断面図(a)と平面図(b)である。
符号の説明
1:半導体素子
2:第一のはんだ層
3:回路側金属板
4:セラミックス基板
5:放熱側金属板
6:第二のはんだ層
7:放熱ベース板
8:回路基板
9:半導体モジュール
a:回路基板長辺長さ
b:回路基板短辺長さ
c:セラミックス基板厚さ
d:半導体素子長辺長さ
e:半導体素子短辺長さ
f:第一のはんだ層厚さ
g:第二のはんだ層厚さ
M:半導体素子対角線長さ
S:回路側金属板厚さ
t:放熱側金属板厚さ
T:放熱ベース板厚さ
X:回路基板対角線長さ

Claims (3)

  1. セラミックス基板の一方の面に回路側金属板を接合し他方の面に放熱側金属板を接合し、前記回路側金属板に第一のはんだ層を介して半導体素子を接合し前記放熱側金属板に第二のはんだ層を介して放熱ベース板を接合してなる半導体モジュールにおいて、その半導体素子対角線長さMと回路側金属板厚さSの比M/Sが19.5以上でかつ前記セラミックス基板の対角線長さXと放熱側金属板厚さtとの比X/tが128以下であり、前記回路側金属板および前記放熱側金属板は銅または銅合金からなり、前記放熱ベース板は銅、銅合金、アルミニウム、アルミニウム合金の何れかからなることを特徴とする半導体モジュール。
  2. 第一のはんだ層の厚さが0.05〜0.2mmで、かつ第二のはんだ層の厚さが0.2〜0.4mmであることを特徴とする請求項1に記載の半導体モジュール。
  3. 放熱ベース板の厚さが2〜5mmであることを特徴とする請求項1または2の何れかに記載の半導体モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786703A (ja) * 1993-09-10 1995-03-31 Toshiba Corp セラミックス回路基板
JP3306613B2 (ja) * 1995-05-24 2002-07-24 株式会社日立製作所 半導体装置およびそれを用いた電子装置
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
JP2003126987A (ja) * 2001-10-16 2003-05-08 Denki Kagaku Kogyo Kk 回路基板用鉛フリー半田及び回路基板
JP3934966B2 (ja) * 2002-03-22 2007-06-20 京セラ株式会社 セラミック回路基板
JP2004022973A (ja) * 2002-06-19 2004-01-22 Kyocera Corp セラミック回路基板および半導体モジュール
JP3971296B2 (ja) * 2002-12-27 2007-09-05 Dowaホールディングス株式会社 金属−セラミックス接合基板およびその製造方法
JP2004356625A (ja) * 2003-05-06 2004-12-16 Fuji Electric Device Technology Co Ltd 半導体装置及びその製造方法
JP2005150309A (ja) * 2003-11-13 2005-06-09 Toyota Industries Corp 半導体装置
WO2005098942A1 (ja) * 2004-04-05 2005-10-20 Mitsubishi Materials Corporation Ai/ain接合体、パワーモジュール用基板及びパワーモジュール並びにai/ain接合体の製造方法
JP4270140B2 (ja) * 2005-02-17 2009-05-27 日立金属株式会社 窒化珪素回路基板およびそれを用いた半導体モジュール
JP4915011B2 (ja) * 2005-03-31 2012-04-11 Dowaメタルテック株式会社 金属−セラミックス接合基板
JP2006351988A (ja) * 2005-06-20 2006-12-28 Denki Kagaku Kogyo Kk セラミック基板、セラミック回路基板及びそれを用いた電力制御部品。

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