JP4921498B2 - 半導体パッケージおよびその実装方法 - Google Patents
半導体パッケージおよびその実装方法 Download PDFInfo
- Publication number
- JP4921498B2 JP4921498B2 JP2009017026A JP2009017026A JP4921498B2 JP 4921498 B2 JP4921498 B2 JP 4921498B2 JP 2009017026 A JP2009017026 A JP 2009017026A JP 2009017026 A JP2009017026 A JP 2009017026A JP 4921498 B2 JP4921498 B2 JP 4921498B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- signal line
- line lead
- ground
- ground line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 75
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 65
- 244000208734 Pisonia aculeata Species 0.000 claims description 39
- 238000013461 design Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 2
- 239000000919 ceramic Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910020630 Co Ni Inorganic materials 0.000 description 3
- 229910002440 Co–Ni Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229920000106 Liquid crystal polymer Polymers 0.000 description 2
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
本発明は、半導体パッケージおよびその実装方法に関し、より詳細には、高周波で動作する半導体素子を有する半導体パッケージおよびその実装方法に関する。
従来の半導体パッケージの例として、ＰＤ、ＩＣ等の高周波（１０Ｇｂｐｓ程度）で動作する半導体素子を収納する光通信用の半導体パッケージを図４に示す。半導体パッケージは、半導体素子を収容するパッケージ匡体２と、パッケージ匡体２の第１の側面にある貫通穴に接続された入力端子１と、パッケージ匡体２の第２及び第３の側面に設けられた電源端子３及び４と、パッケージ匡体２の第４の側面に設けられた入出力端子５とを備える。パッケージ匡体２は、Ｗ−ＣｕやＦｅ−Ｃｏ−Ｎｉ合金などの金属材料で構成されている。入力端子１は、光入力信号を半導体パッケージ内に導入するための光ファイバで構成されている。電源端子３及び４並びに入出力端子５は、Ａｌ２０３、ＡｌＮなどのセラミック基板が積層され、各層の表面にＷ、Ｍｏなどの材料により金属配線がパターニングされている。これらの金属配線には、Ｗ−ＣｕやＦｅ−Ｃｏ−Ｎｉ合金などで構成されたリードが取り付けられている。
図５は、従来の半導体パッケージが備える入出力端子の詳細な構造を示す拡大図である。入出力端子５は、パッケージ匡体２の一部であるセラミック基板１０を挟んで交互に配置された信号線路６及びグランド線路７と、信号線路６及びグランド線路７にそれぞれ接続された信号線リード８及びグランド線リード９とを備える。例えば、非特許文献１を参照されたい。図５の例は、２信号出力の場合であり、ｎ信号出力の場合には、ｎ本の信号線路とｎ＋１本のグランド線路で合計２ｎ＋１の線路が配置される。
通常、半導体パッケージは、レジン系プリント基板、セラミック基板などの実装基板に搭載され、同様に実装基板に搭載された他の半導体モジュールとの間で信号処理を行う。図６は、実装基板に半導体パッケージの入出力端子を接続したときの図である。実装基板１１には、入出力端子５の信号線路６及びグランド線路７に合わせて、金属材料による信号線路１２及びグランド線路１３が作製されている。通常、実装基板１１の基板端面１１Ａを切断する加工精度および配線パターニング精度により、信号線路１２及びグランド線路１３は基板端面１１Ａから離して配置する必要がある。基板端面１１Ａと信号線路１２及びグランド線路１３の端１２Ａ及び１３Ａとの間の距離であるプルバック長ＰＢは、通常のプリント基板製造の場合、０．２〜１．０ｍｍである。これは、一般的な加工メーカの精度である。また、半導体パッケージを実装基板１１に接触して配置することはできないので、半導体パッケージの入出力端子５と実装基板１１との間の間隔である基板間ギャップＧは通常、０．２〜１．０ｍｍ程度である。
冨本忠利、「端面入射型PIN-PDを用いた10Gbit/s表面実装型モジュールの開発」、沖テクニカルレビュー、2003年10月、第196号、Vol. 70、No. 4、pp. 100-103
図５及び６を参照して説明した、従来の半導体パッケージの入出力端子５では、半導体パッケージの信号線路６を、実装基板１１の信号線路１２と同様の幅に調整することで５０Ω近傍にインピーダンス整合させている。しかしながら、プルバック長ＰＢ及び基板間ギャップＧが存在することにより、現実的にはインピーダンス不整合が生じ、半導体パッケージの高周波特性（透過特性、反射特性等）を劣化させる大きな原因となっている。図６に示したように半導体パッケージを実装基板に実装すると、プルバック長ＰＢ及び基板間ギャップＧ部分における信号線リード８及びグランド線リード９のインピーダンスが１００Ω以上となってしまうのである。また、プルバック長ＰＢや基板間ギャップＧは製造・実装誤差でばらつき、半導体パッケージの高周波特性のばらつきの直接の原因となり問題である。
入出力端子５として、図５に示したようなリード構造ではなくＧＰＯ、ＧＰＰＯなどの同軸コネクタを用い、高周波特性を改善する技術もある。この場合は、同軸コネクタであるため、導体径で決まる遮断周波数まで良好な周波数特性が得られる。しかし、ＧＰＯコネクタ及びＧＰＰＯコネクタは、外部導体の寸法がそれぞれ、２．９２ｍｍ及び１．８５ｍｍであり、リード構造と比較して大きな面積を必要とする。多チャンネル集積化したモジュールのパッケージでは、複数の入出力端子が必要であり、入出力端子間のピッチも同軸コネクタの外部導体寸法以上の間隔が必要で、パッケージの小型化を阻む大きな要因となっている。また、複数の入出力信号の間隔を同軸コネクタに合わせて大きく広げなければならないため、パッケージ内には、入出力信号の間隔を広げるための配線基板が必要であり、配線基板において周波数劣化が発生する。
本発明は、このような問題点に鑑みてなされたものであり、その第１の目的は、半導体パッケージを実装基板に実装したときに発生するインピーダンス不整合を低減することのできる小型の出力端子を備える半導体パッケージを提供することにある。
また、本発明の第２の目的は、半導体パッケージの実装方法であって、実装基板のプルバック長の製造誤差に起因する半導体パッケージの高周波特性の劣化を抑制することのできる実装方法を提供することにある。
このような目的を達成するために、第１の態様の本発明は、信号線路およびグランド線路を備える実装基板と半導体パッケージとの間で高周波信号を入出力するための入出力端子を備える半導体パッケージにおいて、前記入出力端子は、絶縁体層を挟んで交互に配置された信号線路およびグランド線路であって、前記半導体パッケージの前記実装基板への実装時に、前記実装基板の前記信号線路および前記グランド線路にそれぞれ対応する信号線路およびグランド線路と、前記入出力端子の前記信号線路および前記グランド線路にそれぞれ接続された信号線リード及びグランド線リードとを備え、前記信号線リード及び前記グランド線リードはそれぞれ、前記入出力端子の前記信号線路および前記グランド線路の外部に、前記信号線リードおよび前記グランド線リードの両端と比べてリード幅が広い幅広部を有し、前記グランド線リードの前記幅広部は、前記信号線リードの前記幅広部よりリード幅が広いことを特徴とする。
また、第２の態様の本発明は、第１の態様において、リードピッチが０．１ｍｍ〜３．０ｍｍであり、幅広部ギャップが０．０５ｍｍ〜０．２０ｍｍであることを特徴とする。
また、第３の態様の本発明は、第１又は２の態様において、前記信号線リード及び前記グランド線リードの前記幅広部の長さは、前記半導体パッケージの前記実装基板への実装時における前記入出力端子と前記実装基板との間隔の平均値と、前記実装基板の前記信号線路および前記グランド線路のプルバック長の平均値との和を設計値として作製されていることを特徴とする。
また、第４の態様の本発明は、第１又は２の態様において、前記信号線リード及び前記グランド線リードの前記幅広部の長さは、前記実装基板の前記信号線路および前記グランド線路のプルバック長の平均値と、前記プルバック長の標準偏差の３倍である３σとの和を設計値として作製されていることを特徴とする。
また、第５の態様の本発明は、第１から４のいずれかの態様において、前記信号線リード及び前記グランド線リードの周囲にフィルム状またはジェル状の誘電体材料をさらに備えることを特徴とする。
また、第６の態様の本発明は、信号線路およびグランド線路を備える実装基板との間で高周波信号を入出力するための入出力端子を備える半導体パッケージの実装方法において、前記入出力端子は、絶縁体層を挟んで交互に配置された信号線路およびグランド線路であって、前記半導体パッケージの前記実装基板への実装時に、前記実装基板の前記信号線路および前記グランド線路にそれぞれ対応する信号線路およびグランド線路と、前記入出力端子の前記信号線路および前記グランド線路にそれぞれ接続された信号線リード及びグランド線リードとを備え、前記信号線リード及び前記グランド線リードはそれぞれ、前記入出力端子の前記信号線路および前記グランド線路の外部に、前記信号線リードおよび前記グランド線リードの両端と比べてリード幅が広い幅広部を有し、前記グランド線リードの前記幅広部は、前記信号線リードの前記幅広部よりリード幅が広く、前記信号線リード及び前記グランド線リードの前記幅広部の長さが、前記実装基板の前記信号線路および前記グランド線路のプルバック長未満である場合は、前記入出力端子と前記実装基板との間隔である基板間ギャップを０．１ｍｍ以下として実装するステップを含み、前記信号線リード及び前記グランド線リードの前記幅広部の長さが、前記プルバック長以上である場合は、前記基板間ギャップを、前記幅広部の長さと前記プルバック長との差に等しくなるように実装するステップを含むことを特徴とする。
本発明の半導体パッケージによれば、入出力端子の信号線リード及びグランド線リードがそれぞれ、入出力端子の信号線路及びグランド線路の外部に、信号線リードおよびグランド線リードの両端と比べてリード幅が広い幅広部を有することにより、半導体パッケージを実装基板に実装したときに発生するインピーダンス不整合を低減することができる。
また、本発明の実装方法によれば、信号線リード及びグランド線リードの幅広部長さが、プルバック長未満である場合は、基板間ギャップを０．１ｍｍ以下として実装するステップを含み、信号線リード及びグランド線リードの幅広部長さが、プルバック長以上である場合は、基板間ギャップを、幅広部長さとプルバック長との差に等しくなるように実装するステップを含むことにより、実装基板のプルバック長の製造誤差に起因する半導体パッケージの高周波特性の劣化を抑制することができる。
以下、図面を参照して本発明の実施形態を詳細に説明する。まず、本発明に関する半導体パッケージの入出力端子について説明し、次に、本発明に関する半導体パッケージの実装方法について説明する。
半導体パッケージの入出力端子
（実施形態１）
図１（Ａ）は、本発明の半導体パッケージの入出力端子を示す図である。パッケージ匡体２の一部であるセラミック基板１０を挟んで交互に配置された信号線路６及びグランド線路７と、信号線路６及びグランド線路７にそれぞれ接続された信号線リード８及びグランド線リード９とを備える点は、図５に示した従来の入出力端子を同じである。本発明の入出力端子１００は、信号線リード８及びグランド線リード９の構造が従来のものと異なる。
（実施形態１）
図１（Ａ）は、本発明の半導体パッケージの入出力端子を示す図である。パッケージ匡体２の一部であるセラミック基板１０を挟んで交互に配置された信号線路６及びグランド線路７と、信号線路６及びグランド線路７にそれぞれ接続された信号線リード８及びグランド線リード９とを備える点は、図５に示した従来の入出力端子を同じである。本発明の入出力端子１００は、信号線リード８及びグランド線リード９の構造が従来のものと異なる。
本発明の入出力端子１００では、信号線リード８及びグランド線リード９がそれぞれ、入出力端子１００の信号線路６及びグランド線路７の外部に、信号線リード８およびグランド線リード９の両端と比べてリード幅が広い幅広部８Ａ及び９Ａを有する。幅広部８Ａ及び９Ａは、特性インピーダンスが５０Ω近傍となるように設計する。幅広部８Ａ及び９Ａの特性インピーダンスは、幅広部ギャップＧＷが狭くなると低くなる。たとえば、リードピッチを一定にした場合、所望の特性インピーダンスが得られるように幅広部ギャップＧＷを狭くし、それに応じて幅広部８Ａ及び９Ａの幅を広くすればよい。このように信号線リード８及びグランド線リード９を構成することで、半導体パッケージを実装基板１１に実装したときに発生するインピーダンス不整合を低減することができる。加えて、リード構造を採用しているため、複数の入出力端子が必要な場合に、半導体パッケージの小型化が可能である。
信号線リード８及びグランド線リード９の構造をより詳しく説明する。信号線リード８及びグランド線リード９は、Ｗ−Ｃｕ、Ｆｅ−Ｃｏ−Ｎｉなどの金属材料で構成され、必要な強度を保つためにリード厚さは０．０５〜０．５ｍｍとする。一般的な加工メーカで作製するとこの程度の厚さである。また、リード加工時にリード厚さ方向と同じ寸法だけ横方向にもエッチングされるため、信号線リード８とグランド線リード９との中心間隔であるリードピッチは、リード厚さの２倍以上で０．１〜３ｍｍが好ましい。リードの寸法の典型値としては、リード厚さ０．１ｍｍ、リードピッチ０．８ｍｍ、リード幅０．２ｍｍである。
また、信号線リード８をグランド線リード９よりも幅を広くして、例えば、信号線リード幅０．２ｍｍ、グランド線リード幅０．２５ｍｍとしても良い。この場合、信号線リード間のクロストークを減少させる効果がある。
信号線リード８及びグランド線リード９の幅広部８Ａ及び９Ａは、幅広部ギャップＧＷが０．０５〜０．２０ｍｍで特性インピーダンスが５０Ω近傍となるように設計する。典型値としては、リード厚さ０．１ｍｍ、信号線リード幅０．２ｍｍ、グランド線リード幅０．２５ｍｍ、リードピッチ０．８ｍｍ、幅広部ギャップＧＷ０．２ｍｍとすると、信号線リード８の幅広部８Ａとグランド線リード９の幅広部９Ａの幅の和が１．２ｍｍとなる。このとき、信号線リード８のインピーダンスは理論的に６５Ωとなり、幅広部がない場合の１００Ω程度から大きく低下しており、インピーダンス不整合に起因する周波数特性劣化を抑止することが可能となる。幅広部ギャップＧＷを０．１ｍｍとするとインピーダンスは５０Ωが得られ、幅広部ギャップＧＷを０．３ｍｍとすると８０Ωが得られる。更に、コプレーナモードでのマイクロ波伝搬を可能とし信号線リード間のクロストーク低減を目的として、グランド線リード９の幅広部９Ａを信号線リード８の幅広部８Ａよりも広くしても良い。
図７は、幅広部の特性インピーダンスと、幅広部ギャップ、信号線リードの幅広部の幅、グランド線リード幅広部の幅との関係を示す図である。リードピッチは０．８ｍｍとしてある。ｔはリード厚さであり０（理論値）〜０．２ｍｍについて示してあるが、実際に作製する場合は０．１ｍｍや０．２ｍｍ程度が適当な値である。幅広部の特性インピーダンスは、幅広部ギャップが狭くなると低くなるが、金属加工の制約から幅広部ギャップはリード厚さ以下にすることは困難であるため、図７中の丸印当たりを目標に幅広部を設計し、特性インピーダンスを６０Ω近傍とするのがよい。たとえば、リード厚さ０．１ｍｍ、幅広部ギャップ０．１５ｍｍ、信号線リードの幅広部の幅０．５ｍｍ、グランド線リードの幅広部の幅０．８ｍｍであるとき、特性インピーダンスは約６０Ωとなる。
なお、セラミック基板１０（絶縁体基板に対応）は、Ａｌ２Ｏ３、ＡｌＮ、ＢｅＯ、ＳｉＣなどのセラミックの他に、液晶ポリマなどの気密性に優れた材料で構成することもできる。また、信号線路６及びグランド線路７は、Ｗ、Ｍｏ、Ｃｕ、Ａｇ、Ａｕなどにより作製することができる。
図１（Ａ）のようなリード形状にしているのは、矩形状に急にリード幅を変化させると、そこで高周波信号の反射や角部からの不用意な電波放射が生じるためであり、緩やかに幅を変化させることで上記劣化を防いでいる。取り扱う高周波信号の信号周波数がそれほど高くない場合は、リードの幅広部の形状を矩形状のように急峻に変化させても、この部分での反射や放射の影響は実用上問題にならないレベルまで低下する。そのため、取り扱う高周波信号の信号周波数がそれほど高くない場合（数ＧＨｚ程度）は、図１（Ｂ）のようなリード形状でもかまわない。図１（Ｂ）のリード形状にすると、テーパがないため加工が容易になる。
図２は、半導体パッケージの入出力端子を実装基板に接続したときの図である。実装基板１１は、通常、安価なプリント基板が用いられ、製造上の制約から、プルバック長ＰＢは０．２〜１．０ｍｍである。また、基板間ギャップＧは、０より大きく１．０ｍｍ以下とする。通常は０．２〜１．０ｍｍ程度であるが、コストをかければ可能である。例えば、製造した実装基板１１のプルバック長ＰＢの平均値が０．５ｍｍであり、基板間ギャップＧの平均値が０．１ｍｍで実装することが可能な場合、幅広部８Ａ及び９Ａの長さは、プルバック長と基板間ギャップの各々の平均値の和である０．６ｍｍを設計値として作製する。
また、半導体パッケージと実装基板１１の相対的な高さばらつきを抑えるために、半導体パッケージにフランジを設けると良い。半導体パッケージのセラミック基板１０の表面が、実装基板１１の表面よりも低くなると、信号線リード８及びグランド線リード９の先端が浮き上がった形で実装基板１１に接続され、また、信号線リード８及びグランド線リード９の幅広部８Ａ及び９Ａが実装基板１１と接触する可能性があり、この場合インピーダンスが設計値より低くなってしまい、半導体パッケージの高周波特性がばらつく恐れがある。このため、セラミック基板１０の表面が、実装基板１１の表面よりも高くなる（例えば０〜０．５ｍｍ）ようにフランジを設けると良い。
（実施形態２）
図３（Ａ）及び（Ｂ）は、本発明に関する半導体パッケージの入出力端子の変形形態を示す図である。実装基板１１であるプリント基板のプルバック長ＰＢは、配線パタンのプリント時や基板のルータ加工時に誤差が生じ、設計値が０．５ｍｍの場合には±０．１５ｍｍ程度の誤差が生じる。つまり、実際の実装基板１１のプルバック長ＰＢは、製造誤差により０．３５ｍｍ（図３（Ｂ）参照）〜０．６５ｍｍ（図３（Ａ）参照）の範囲でばらついてしまう。したがって、半導体パッケージを実装基板１１に実装すると信号線リード８及びグランド線リード９の幅広部８Ａ及び９Ａが実装基板１１の信号線路１２及びグランド線路１３に架かる可能性がある。そうなるとインピーダンス低下（整合インピーダンス以下）してしまい問題である。この問題を回避するために幅広部長さＬＷをプルバック長ＰＢの最小値０．３５ｍｍ以下にすることも考えられるが、プルバック長ＰＢが最大値０．６５ｍｍである実装基板１１では幅広部の効果が少なり、望ましくない。
図３（Ａ）及び（Ｂ）は、本発明に関する半導体パッケージの入出力端子の変形形態を示す図である。実装基板１１であるプリント基板のプルバック長ＰＢは、配線パタンのプリント時や基板のルータ加工時に誤差が生じ、設計値が０．５ｍｍの場合には±０．１５ｍｍ程度の誤差が生じる。つまり、実際の実装基板１１のプルバック長ＰＢは、製造誤差により０．３５ｍｍ（図３（Ｂ）参照）〜０．６５ｍｍ（図３（Ａ）参照）の範囲でばらついてしまう。したがって、半導体パッケージを実装基板１１に実装すると信号線リード８及びグランド線リード９の幅広部８Ａ及び９Ａが実装基板１１の信号線路１２及びグランド線路１３に架かる可能性がある。そうなるとインピーダンス低下（整合インピーダンス以下）してしまい問題である。この問題を回避するために幅広部長さＬＷをプルバック長ＰＢの最小値０．３５ｍｍ以下にすることも考えられるが、プルバック長ＰＢが最大値０．６５ｍｍである実装基板１１では幅広部の効果が少なり、望ましくない。
そこで、実施形態２の入出力端子は、プルバック長ＰＢの平均値と基板間ギャップＧの平均値との和を幅広部長さＬＷの設計値として作製される。このようにすることで、実装ばらつき（公差）に起因する高周波特性のばらつきを抑えることができる。
（実施形態３）
本発明に関する半導体パッケージの入出力端子のさらなる変形形態として、幅広部長さＬＷを、プルバック長ＰＢの最大値を設計値として作製することもできる。ここで、実装基板１１のプルバック長ＰＢの最大値とは、製造時のプルバック長ＰＢの平均値と、プルバック長ＰＢの標準偏差の３倍である３σとの和である。例えば、プルバック長ＰＢの平均値が０．５ｍｍ、３σが０．１５ｍｍでばらついている場合、幅広部長さＬＷを０．６５ｍｍとする。この場合、幅広部長さＬＷが常にプルバック長ＰＢ以上となる。このようなリードを有する半導体パッケージにおいても、実施形態１及び２と同様の効果が得られる。
本発明に関する半導体パッケージの入出力端子のさらなる変形形態として、幅広部長さＬＷを、プルバック長ＰＢの最大値を設計値として作製することもできる。ここで、実装基板１１のプルバック長ＰＢの最大値とは、製造時のプルバック長ＰＢの平均値と、プルバック長ＰＢの標準偏差の３倍である３σとの和である。例えば、プルバック長ＰＢの平均値が０．５ｍｍ、３σが０．１５ｍｍでばらついている場合、幅広部長さＬＷを０．６５ｍｍとする。この場合、幅広部長さＬＷが常にプルバック長ＰＢ以上となる。このようなリードを有する半導体パッケージにおいても、実施形態１及び２と同様の効果が得られる。
（実施形態４）
信号線リード８及びグランド線リード９の幅広部８Ａ及び９Ａを広げると、信号線リード８とグランド線リード９との間隔が狭くなるが、材料上・加工上の理由から、ある程度以上この間隔を狭めることが難しい場合がある。この場合には、幅広部８Ａ及び９Ａに、ポリイミド、テフロン（登録商標）などのフッ素樹脂や、液晶ポリマなどの誘電体フィルムを張り付けるか、シリコーン、エポキシ樹脂、ＵＶ硬化樹脂などの誘電体ポッテイング材を塗布することができる。誘電体フィルムや誘電体ポッテイング材は比誘電率が例えば２〜５のものが好ましい。信号線リード８及びグランド線リード９の周囲に空気よりも比誘電率が高い誘電体が充填されるため、同一のリード構造でもインピーダンスが低くなり、インピーダンス不整合に起因する周波数特性劣化を抑制することが可能となる。
信号線リード８及びグランド線リード９の幅広部８Ａ及び９Ａを広げると、信号線リード８とグランド線リード９との間隔が狭くなるが、材料上・加工上の理由から、ある程度以上この間隔を狭めることが難しい場合がある。この場合には、幅広部８Ａ及び９Ａに、ポリイミド、テフロン（登録商標）などのフッ素樹脂や、液晶ポリマなどの誘電体フィルムを張り付けるか、シリコーン、エポキシ樹脂、ＵＶ硬化樹脂などの誘電体ポッテイング材を塗布することができる。誘電体フィルムや誘電体ポッテイング材は比誘電率が例えば２〜５のものが好ましい。信号線リード８及びグランド線リード９の周囲に空気よりも比誘電率が高い誘電体が充填されるため、同一のリード構造でもインピーダンスが低くなり、インピーダンス不整合に起因する周波数特性劣化を抑制することが可能となる。
実装方法
図３を参照して、本発明に関する半導体パッケージの実装方法を説明する。本発明の実装方法は、実施形態１の半導体パッケージを実装基板１１に実装するときに、基板間ギャップＧを、プルバック長ＰＢ及び幅広部長さＬＷに基づいて定めることで、実装基板のプルバック長の製造誤差に起因する半導体パッケージの高周波特性の劣化を抑制する。
図３を参照して、本発明に関する半導体パッケージの実装方法を説明する。本発明の実装方法は、実施形態１の半導体パッケージを実装基板１１に実装するときに、基板間ギャップＧを、プルバック長ＰＢ及び幅広部長さＬＷに基づいて定めることで、実装基板のプルバック長の製造誤差に起因する半導体パッケージの高周波特性の劣化を抑制する。
実施形態１の半導体パッケージの幅広部長さＬＷがプルバック長ＰＢ未満である場合（図３（Ａ）参照）、半導体パッケージを実装基板１１に近づけて基板間ギャップＧを０．１ｍｍ以下にする。幅広部長さＬＷがプルバック長ＰＢ以上である場合（図３（Ｂ）参照）には、基板間ギャップＧを、幅広部長さＬＷとプルバック長ＰＢとの差となるように基板間ギャップＧを定めて接続する。このように接続法を工夫することで、プルバックＰＢの製造誤差を半導体パッケージの高周波特性に影響させないことができる。本発明の実装方法は、一方向にのみ高周波信号の入出力端子があるＯＥ／ＥＯパッケージに特に有効である。
ここで、半導体パッケージの電源端子３及び４や入出力端子５への負荷を軽減し、機械的強度を向上させる目的として、半導体パッケージをネジ留めするためのネジ穴付きのフランジを設けることがある。この場合には、リード実装でのあそびを持たせて本実装方法を有効にするために、ネジ穴を少し大きめに開けるか、フランジをＵ型の半穴とするなどとすると良い。
１ 入力端子
２ パッケージ匡体
３、４ 電源端子
５ 入出力端子
６ 信号線路
７ グランド線路
８ 信号線リード
８Ａ 信号線リード８の幅広部
９ グランド線リード
９Ａ グランド線リード９の幅広部
１０ セラミック基板（絶縁体基板に対応）
１１ 実装基板
１１Ａ 実装基板１１の基板端面
１２ 信号線路
１２Ａ 信号線路１２の端
１３ グランド線路
１３Ａ グランド線路１３の端
１００ 入出力端子
ＬＷ 幅広部長さ
ＰＢ プルバック長
Ｇ 基板間ギャップ
２ パッケージ匡体
３、４ 電源端子
５ 入出力端子
６ 信号線路
７ グランド線路
８ 信号線リード
８Ａ 信号線リード８の幅広部
９ グランド線リード
９Ａ グランド線リード９の幅広部
１０ セラミック基板（絶縁体基板に対応）
１１ 実装基板
１１Ａ 実装基板１１の基板端面
１２ 信号線路
１２Ａ 信号線路１２の端
１３ グランド線路
１３Ａ グランド線路１３の端
１００ 入出力端子
ＬＷ 幅広部長さ
ＰＢ プルバック長
Ｇ 基板間ギャップ
Claims (6)
- 信号線路およびグランド線路を備える実装基板と半導体パッケージとの間で高周波信号を入出力するための入出力端子を備える半導体パッケージにおいて、前記入出力端子は、
絶縁体層を挟んで交互に配置された信号線路およびグランド線路であって、前記半導体パッケージの前記実装基板への実装時に、前記実装基板の前記信号線路および前記グランド線路にそれぞれ対応する信号線路およびグランド線路と、
前記入出力端子の前記信号線路および前記グランド線路にそれぞれ接続された信号線リード及びグランド線リードと
を備え、
前記信号線リード及び前記グランド線リードはそれぞれ、前記入出力端子の前記信号線路および前記グランド線路の外部に、前記信号線リードおよび前記グランド線リードの両端と比べてリード幅が広い幅広部を有し、
前記グランド線リードの前記幅広部は、前記信号線リードの前記幅広部よりリード幅が広いことを特徴とする半導体パッケージ。 - 隣接する信号線リードとグランド線リードとの間のリードピッチが０．１ｍｍ〜３．０ｍｍであり、隣接する信号線リードとグランド線リードとの間の幅広部ギャップが０．０５ｍｍ〜０．２０ｍｍであることを特徴とする請求項１に記載の半導体パッケージ。
- 前記信号線リード及び前記グランド線リードの前記幅広部の長さは、前記半導体パッケージの前記実装基板への実装時における前記入出力端子と前記実装基板との間隔の平均値と、前記実装基板の前記信号線路および前記グランド線路のプルバック長の平均値との和を設計値として作製されていることを特徴とする請求項１又は２に記載の半導体パッケージ。
- 前記信号線リード及び前記グランド線リードの前記幅広部の長さは、前記実装基板の前記信号線路および前記グランド線路のプルバック長の平均値と、前記プルバック長の標準偏差の３倍である３σとの和を設計値として作製されていることを特徴とする請求項１又は２に記載の半導体パッケージ。
- 前記信号線リード及び前記グランド線リードの周囲にフィルム状またはジェル状の誘電体材料をさらに備えることを特徴とする請求項１から４のいずれかに記載の半導体パッケージ。
- 信号線路およびグランド線路を備える実装基板との間で高周波信号を入出力するための入出力端子を備える半導体パッケージの実装方法において、
前記入出力端子は、
絶縁体層を挟んで交互に配置された信号線路およびグランド線路であって、前記半導体パッケージの前記実装基板への実装時に、前記実装基板の前記信号線路および前記グランド線路にそれぞれ対応する信号線路およびグランド線路と、
前記入出力端子の前記信号線路および前記グランド線路にそれぞれ接続された信号線リード及びグランド線リードと
を備え、
前記信号線リード及び前記グランド線リードはそれぞれ、前記入出力端子の前記信号線路および前記グランド線路の外部に、前記信号線リードおよび前記グランド線リードの両端と比べてリード幅が広い幅広部を有し、
前記グランド線リードの前記幅広部は、前記信号線リードの前記幅広部よりリード幅が広く、
前記信号線リード及び前記グランド線リードの前記幅広部の長さが、前記実装基板の前記信号線路および前記グランド線路のプルバック長未満である場合は、前記入出力端子と前記実装基板との間隔である基板間ギャップを０．１ｍｍ以下として実装するステップを含み、
前記信号線リード及び前記グランド線リードの前記幅広部の長さが、前記プルバック長以上である場合は、前記基板間ギャップを、前記幅広部の長さと前記プルバック長との差に等しくなるように実装するステップを含むことを特徴とする実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009017026A JP4921498B2 (ja) | 2009-01-28 | 2009-01-28 | 半導体パッケージおよびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009017026A JP4921498B2 (ja) | 2009-01-28 | 2009-01-28 | 半導体パッケージおよびその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010177364A JP2010177364A (ja) | 2010-08-12 |
| JP4921498B2 true JP4921498B2 (ja) | 2012-04-25 |
Family
ID=42708030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009017026A Active JP4921498B2 (ja) | 2009-01-28 | 2009-01-28 | 半導体パッケージおよびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4921498B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015088028A1 (ja) * | 2013-12-13 | 2015-06-18 | 京セラ株式会社 | 素子収納用パッケージおよび実装構造体 |
| JP6672878B2 (ja) * | 2016-02-23 | 2020-03-25 | 三菱電機株式会社 | 光半導体装置 |
| JPWO2022004644A1 (ja) * | 2020-06-29 | 2022-01-06 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286364A (ja) * | 1999-03-30 | 2000-10-13 | Sumitomo Metal Electronics Devices Inc | 高周波用パッケージ |
| JP3619396B2 (ja) * | 1999-08-11 | 2005-02-09 | 京セラ株式会社 | 高周波用配線基板および接続構造 |
| JP2001168238A (ja) * | 1999-12-07 | 2001-06-22 | Sumitomo Metal Electronics Devices Inc | 高周波回路用パッケージ |
| JP2002190546A (ja) * | 2000-12-20 | 2002-07-05 | Mitsubishi Electric Corp | 多層高周波パッケージ基板 |
| JP2003023010A (ja) * | 2001-07-10 | 2003-01-24 | Kyocera Corp | 高周波用プロービングパッド |
| JP3922551B2 (ja) * | 2002-07-16 | 2007-05-30 | 株式会社住友金属エレクトロデバイス | 高周波用伝送線路基板 |
| JP4003579B2 (ja) * | 2002-08-09 | 2007-11-07 | 住友電気工業株式会社 | コプレーナ線路構造、伝送モジュール用パッケージ及び伝送モジュール |
| JP2006019215A (ja) * | 2004-07-05 | 2006-01-19 | Fci Asia Technology Pte Ltd | 電気コネクタ |
| JP2007019439A (ja) * | 2005-07-11 | 2007-01-25 | Ricoh Co Ltd | 高周波回路基板及び高周波モジュール |
| JP4717020B2 (ja) * | 2007-01-31 | 2011-07-06 | 富士通株式会社 | 中継基板および光通信モジュール |
-
2009
- 2009-01-28 JP JP2009017026A patent/JP4921498B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010177364A (ja) | 2010-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5580994B2 (ja) | 光モジュール | |
| US7378743B2 (en) | Circuit board and electronic assembly | |
| JP2001320208A (ja) | 高周波回路及びそれを用いたモジュール、通信機 | |
| JP2002517099A (ja) | 共面導波管およびボールグリッドアレイ入出力を用いる広帯域ｒｆポート | |
| JP2009266903A (ja) | 光通信モジュールおよびフレキシブルプリント基板 | |
| JP6643714B2 (ja) | 電子装置及び電子機器 | |
| JP6226116B2 (ja) | フレキシブル基板 | |
| JP2009004460A (ja) | 光通信モジュールおよび配線パタンの形成方法 | |
| JP4921498B2 (ja) | 半導体パッケージおよびその実装方法 | |
| US20070194434A1 (en) | Differential signal transmission structure, wiring board, and chip package | |
| JP3966865B2 (ja) | Ｄｃカット構造 | |
| US20200411418A1 (en) | Semiconductor package structures for broadband rf signal chain | |
| JP5118151B2 (ja) | 光電変換モジュール | |
| US8829659B2 (en) | Integrated circuit | |
| JP3631667B2 (ja) | 配線基板およびその導波管との接続構造 | |
| JP2015146544A (ja) | Ｍｍｉｃ集積回路モジュール | |
| JP2013197435A (ja) | 配線基板 | |
| JP2013239511A (ja) | 多層基板、プリント回路基板、半導体パッケージ基板、半導体パッケージ、半導体チップ、半導体デバイス、情報処理装置および通信装置 | |
| US6812576B1 (en) | Fanned out interconnect via structure for electronic package substrates | |
| JP2005079762A (ja) | 高周波回路モジュール及び高周波回路基板 | |
| JP4521534B2 (ja) | 基板間の接続方法 | |
| JPH07202520A (ja) | マイクロ波回路 | |
| JP2007123950A (ja) | 同軸線路−平面基板変換構造と高周波用信号変換器 | |
| JPH10178306A (ja) | 高周波用半導体装置 | |
| US11744008B2 (en) | Printed board and printed board assembly |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110224 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110729 |
|
| RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20110907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110907 |
|
| RD15 | Notification of revocation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7435 Effective date: 20111215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120202 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4921498 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |