JP4891916B2 - 追跡および保持ピーク検出器回路 - Google Patents

Description

本発明は、追跡および保持ピーク検出器回路に関し、より詳細には、電圧を保持するためにコンデンサを使用する、追跡および保持ピーク検出器回路に関する。

入力信号に対応する電圧を保持するコンデンサを有する、追跡および保持ピーク検出器回路が、知られている。従来の追跡および保持ピーク検出器回路、またはより簡単に、ピーク検出器回路では、コンデンサの電圧は、コンデンサ自体の漏れ電流のため、さらにコンデンサ周囲の回路における漏れ電流のため、時間とともにドリフトしがちであることが知られている。

従来の近接センサも、知られており、例えば、従来の近接センサは、鉄物体、例えば鉄製ギアの歯、の存在もしくは不在に応答する、または磁石の存在もしくは不在に応答する、１つまたは複数の磁界センサによって生成される出力信号に関連するピークおよび／または閾値を、検出することができる。近接センサ内では、１つまたは複数の磁界センサ、例えばホール効果センサ、によって提供される出力信号におけるＤＣオフセットの影響を低減するために、従来のピーク検出器回路が、使用されることができる。この構成を用いると、ピーク検出器回路は、ホール効果センサが、通過するギアの歯に応答してホール効果センサによって生成される信号のＡＣ部分に関連するピーク（および／または閾値）を、より正確に検出することを可能にすることができる。

いくつかの適用、例えば自動車の適用では、近接センサおよび関連するピーク検出器回路は、低い入力信号周波数（例えば１Ｈｚ）および高い温度（例えば１５０Ｃ）で動作することを、要求されることがある。知られているように、高い温度は、比較的高い漏れ電流を生じさせる傾向にあり、その結果、ピーク検出器回路で使用されるコンデンサに保持される電圧において、比較的高い電圧ドリフトを生じさせる傾向にある。

従来のピーク検出器回路は、特に低い入力信号周波数で動作するとき、漏れ電流の存在下で電圧を正確に保持するために、大きな容量値（一般に、１０Ｈｚで約０．１ｕｆ）を必要とする。知られているように、大きなコンデンサは、その他の回路と一緒に共通基板上に容易には統合されない。したがって、従来のピーク検出器回路は、外部コンデンサの使用をしばしば必要とする。外部コンデンサの使用は、外部雑音源からの電気的雑音に対するピーク検出器回路の感受性を高め、このことは、ピーク検出器回路の精度および反復性を悪化させることがあり得る。外部コンデンサは、望ましくないほど大きくなりがちでもあり、高価になることもあり得る。

図１を参照すると、従来のピーク検出器回路１０は、閾値ノード２０ａを有するコンデンサ２０を含む。従来のピーク検出器回路１０は、入力信号１２を受け取る充電回路入力ノード１４ａと、閾値ノード２０ａに結合される充電回路出力ノード１４ｂとを有する充電回路１４も含む。従来のピーク検出器回路１０は、またさらに、閾値ノード２０ａに結合される第１の比較器入力ノード２４ａと、充電回路入力ノード１４ａに結合される第２の比較器入力ノード２４ｂと、比較器出力ノード２４ｃとを有する、比較器２４を含む。

動作中、充電回路１４は、コンデンサ２０を入力信号１２に従った電圧まで充電するために、充電回路出力ノード１４ｂにおいて、充電信号を提供する。例えば、入力信号１２の電圧が上昇すると、充電回路出力ノード１４ｂにおける電圧もそれに従って上昇し、コンデンサ２０を入力電圧１２に従った電圧まで充電する。しかし、充電回路１４は、コンデンサ２０を放電させることができないので、入力信号１２の電圧が下降すると、コンデンサ２０の電圧は、入力信号の最後の最高電圧を保持する。

比較器２４は、閾値ノード２０ａにおける電圧Ｖｃと入力信号１２の電圧Ｖｉの間の電圧差Ｖｃ−Ｖｉに応じた比較器出力信号２６を、比較器出力ノード２４ｃにおいて提供する。比較器２４は、ヒステリシスを提供するため、２つの閾値を有するように構成されることができる。上で説明されたように、コンデンサ２０は、閾値ノード２０ａにおいて、入力信号１２のピーク電圧を保持する。入力信号１２が、その後、より低い電圧への遷移を開始し、（Ｖｃ−Ｖｉを増大させながら）上側の比較器閾値を横切った場合、比較器出力ノード２４ｃにおいて、状態変化が生じる。比較器出力ノード２４ｃにおける状態変化は、入力信号１２のピークを検出するために使用されることができる。

上で説明されたように、コンデンサ２０で保持される電圧は、ドリフトしがちである。コンデンサ２０における電圧ドリフトは、トランジスタ１８を流れる漏れ電流１９のため、一般に正の方向にあることが理解されよう。したがって、電圧ドリフトのために増加する、保持コンデンサ２０における電圧と組み合わされた、一定または低下する電圧を有する入力信号１２は、比較器出力ノード２４ｃにおいて、誤った状態変化（本明細書では自己スイッチングとも呼ばれる）を生じさせることがある。さらに、例えば負の電圧ドリフトの存在下で低下する、保持コンデンサ２０における電圧と組み合わされた、低下する電圧を有する入力信号は、電圧ドリフトのない場合に生じる状態変化に対して遅延させられた状態変化を生じさせることがある。

上で説明された自己スイッチングは、１９９５年８月１５日に発行された、「Ｈａｌｌ−Ｖｏｌｔａｇｅ Ｓｌｏｐｅ−Ａｃｔｉｖａｔｅｄ Ｓｅｎｓｏｒ（ホール電圧傾斜駆動センサ）」と題する、米国特許第５，４４２，２８３号において論じられており、同特許は、本発明の譲受人に譲渡されている。説明されているセンサは、両極ピーク検出器を使用する。しかし、両極ピーク検出器も、自己スイッチングを免れてはいない。

自己スイッチングを減少または回避するため、補償回路２８は、閾値ノード２０ａにおいて、トランジスタ１８を流れる漏れ電流１９とは反対の補償電流２７を提供して、コンデンサ２０における電圧ドリフトを低減することができる。しかし、トランジスタ１８を流れる漏れ電流１９は、近似的に知られるに過ぎず、上で説明されたように、温度とともに変化することも知られているので、適用される補償電流２７は、すべての温度において、漏れ電流１９を正確に補償するわけではない。

補償回路２８は、ピーク検出器回路１０のピーク検出精度を低下させることがあり得る。例えば、高すぎる（すなわち過補償の）補償電流２７は、保持時間（すなわち、トランジスタ１８がオフ）の間に、望ましくない反対方向（負の方向）の電圧ドリフトを生み出し、入力信号１２のピークの検出精度を低下させる傾向にある。

さらに、補償電流２７は、ピーク検出器回路１０の最低動作周波数に影響を及ぼすことがあり得る。例えば、入力信号１２の正のピークが過ぎた後、入力信号１２の負の変化率が、（やはり負の方向の）過補償電圧ドリフト以下である場合、入力信号１２のピークは、まったく検出されない。過補償コンデンサ電圧の負の変化率は、ピーク検出器の最低動作周波数に関係する。

トランジスタ１８を流れる漏れ電流１９に対抗する補償電流２７を提供するための補償回路２８の使用は、自己スイッチングの減少と、ピーク検出器回路１０が適切に動作することができる最低動作周波数との間にトレードオフをもたらす。自己スイッチングを回避するために、より大きな必要補償電流２７が使用されるほど、潜在的な過補償はより大きくなり、最低動作周波数はより高くなる。

上記の説明から、自己スイッチングを減少させるために使用される、従来技術のピーク検出器構成が、低周波数高温動作には適していないことは明らかである。さらに、外部保持コンデンサを有すると、従来技術のピーク検出器は、相対的に大きくなりがちである。

本発明によれば、回路は、閾値ノードを有するコンデンサを含む。この回路は、入力信号を追従し、入力信号のピークに従った閾値ノードにおけるコンデンサ電圧を保持するように適合される追跡および保持回路も含み、追跡および保持回路は、出力信号が入力信号のピークに従って提供される出力ノードを有する。この回路は、コンデンサ電圧の傾斜を表す遷移を有する論理回路出力信号を提供するように適合される論理回路をさらに含み、論理回路出力信号は、追跡および保持回路を制御するように適合される。

本発明の別の態様によれば、回路は、閾値ノードを有するコンデンサを含む。この回路は、入力信号を受け取る充電回路入力ノードと、閾値ノードに結合される充電回路出力ノードとを有し、コンデンサを入力信号の正ピークに従ったコンデンサ正ピーク電圧まで充電するために、充電回路出力ノードにおいて、充電信号を提供するように適合され、コンデンサ正ピーク電圧の傾斜を表す充電回路傾斜信号が提供される充電回路傾斜ノードをさらに有する充電回路と、入力信号を受け取る放電回路入力ノードと、閾値ノードに結合される放電回路出力ノードとを有し、コンデンサを入力信号の負ピークに従ったコンデンサ負ピーク電圧まで放電するために、放電回路出力ノードにおいて、放電信号を提供するように適合され、コンデンサ負ピーク電圧の傾斜を表す放電回路傾斜信号が提供される放電回路傾斜ノードをさらに有する放電回路との少なくともひとつも含む。この回路は、閾値ノードに結合される第１の比較器入力ノードと、充電回路と放電回路の少なくともひとつの入力ノードに結合される第２の比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器も含む。この回路は、またさらに、充電回路傾斜ノードと放電回路傾斜ノードの少なくともひとつに結合される少なくとも１つの第１の論理回路入力ノードと、コンデンサ正ピーク電圧とコンデンサ負ピーク電圧の少なくともひとつの傾斜を表す第１の論理回路出力信号が提供される第１の論理回路出力ノードとを有する第１の論理回路を含む。この回路は、またさらに、比較器出力ノードに結合される第２の論理回路入力ノードと、第１の論理回路出力ノードに結合される別の第２の論理回路入力ノードと、比較器出力信号が遷移を行わない所定の期間を表し、さらにコンデンサ正ピーク電圧とコンデンサ負ピーク電圧の少なくともひとつが近似的にゼロに等しい傾斜を有する所定の期間に応じた第２の論理回路出力信号が提供される第２の論理回路出力ノードとを有する第２の論理回路を含む。

本発明の別の態様によれば、回路は、第１の閾値ノードを有する第１のコンデンサと、第２の閾値ノードを有する第２のコンデンサとを含む。この回路は、入力信号と反転入力信号を受け取る少なくとも２つの充電／放電回路入力ノードと、第１の閾値ノードと第２の閾値ノードにそれぞれ結合される少なくとも２つの充電／放電回路出力ノードと、動作可能／動作不能ノードとを有する充電／放電回路も含み、充電／放電回路は、第１のコンデンサを入力信号の正ピークに従った第１のコンデンサ正ピーク電圧まで充電するために、また第２のコンデンサを反転入力信号の正ピークに従った第２のコンデンサ正ピーク電圧まで充電するために、少なくとも２つの充電／放電回路出力ノードにおいて、充電信号を提供するように適合され、充電／放電回路は、第１のコンデンサを入力信号の負ピークに従った第１のコンデンサ負ピーク電圧まで放電するために、また第２のコンデンサを反転入力信号の負ピークに従った第２のコンデンサ負ピーク電圧まで放電するために、少なくとも２つの充電／放電回路出力ノードにおいて、放電信号を提供するように適合され、充電／放電回路はさらに、第１のコンデンサ正ピーク電圧と、第２のコンデンサ正ピーク電圧と、第１のコンデンサ負ピーク電圧と、第２のコンデンサ負ピーク電圧の少なくとも１つの傾斜を表す、それぞれ少なくとも１つの充電／放電回路傾斜信号が提供される少なくとも１つの充電／放電回路傾斜ノードをさらに有する。この回路は、第１および第２の閾値ノードに結合される第１の差動比較器入力ノードと、少なくとも２つの充電／放電回路入力ノードのそれぞれひとつに結合される第２の差動比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器を含む。この回路は、またさらに、少なくとも１つの充電／放電回路傾斜ノードに結合される少なくとも１つの第１の論理回路入力ノードと、第１のコンデンサ正ピーク電圧と、第２のコンデンサ正ピーク電圧と、第１のコンデンサ負ピーク電圧と、第２のコンデンサ負ピーク電圧の少なくとも１つの傾斜を表す第１の論理回路出力信号が提供される第１の論理回路出力ノードとを有する第１の論理回路を含む。この回路は、またさらに、比較器出力ノードに結合される第２の論理回路入力ノードと、第１の論理回路出力ノードに結合される別の第２の論理回路入力ノードと、動作可能／動作不能ノードに結合される第２の論理回路出力ノードとを有する第２の論理回路を含み、第２の論理回路出力ノードにおいて、比較器出力信号が遷移を行わない所定の期間に応じ、さらに第１のコンデンサ正ピーク電圧と、第２のコンデンサ正ピーク電圧と、第１のコンデンサ負ピーク電圧と、第２のコンデンサ負ピーク電圧の少なくとも１つが近似的にゼロに等しい傾斜を有する所定の期間に応じた第２の論理回路出力信号が提供される。

上記の構成を用いて、ピーク検出器回路で使用されるコンデンサにおける電圧ドリフトの影響を回避することができる回路が、提供される。電圧ドリフトの影響を回避することによって、コンデンサは、非常に低い動作周波数を維持しながら、値、サイズ、およびコストにおいてより小さく作られることができる。

本発明自体ばかりでなく、本発明の上記の特徴も、図面についての以下の詳細な説明から、より完全に理解されるであろう。

ピーク検出器回路を説明する前に、いくつかの導入的概念および用語が説明される。本明細書で使用される「近接センサ」という用語は、鉄物体、例えば鉄製ギアの歯、の存在もしくは不在に応答する、または磁石の存在もしくは不在に応答する、１つまたは複数の磁界センサによって生成される出力信号に関連するピークおよび／または閾値を検出することができる回路を指す。

図２を参照すると、回路５０は、閾値ノード６０ａを有するコンデンサ６０を含む。回路５０は、入力信号５２を受け取る充電回路入力ノード５４ａと、閾値ノード６０ａに結合される充電回路出力ノード５４ｂとを有する充電回路５４も含む。回路５０は、入力信号５２の正のピークに応答する。入力信号の負のピークに応答する類似の回路は、以下の図９に示されている。

回路５０は、閾値ノード６０ａに結合される第１の比較器入力ノード６４ａと、充電回路入力ノード５４ａに結合される第２の比較器入力ノード６４ｂと、比較器出力信号６６が提供される比較器出力ノード６４ｃとを有する比較器６４も含む。比較器６４は、閾値ノード６０ａにおける電圧Ｖｃと入力信号５２の電圧Ｖｉ間の電圧差Ｖｃ−Ｖｉに応じた比較器出力信号６６を、比較器出力ノード６４ｃにおいて提供する。比較器６４は、ヒステリシスを提供するため、上側閾値と下側閾値の２つの閾値を有するように構成されることができる。

回路５０は、またさらに、比較器出力ノード６４ｃに結合される論理回路入力ノード６８ａと、比較器出力信号６６が遷移を行わない所定の期間に応じた、本明細書で「ピーク検出器リセット」（ＰＤＲ）信号とも呼ばれる論理回路出力信号が提供される論理回路出力ノード６８ｂとを有する論理回路６８を含む。回路５０は、またさらに、閾値ノード６０ａに結合される第１のスイッチノード７６ａと、充電回路入力ノード５４ａに結合される第２のスイッチノード７６ｂと、論理回路出力ノード６８ｂに結合されるスイッチ制御ノード７６ｃとを有するスイッチ７６を含む。いくつかの実施形態では、回路５０は、遅延モジュール７８と、パルス発生器８０と、スイッチ８２と、電流源８４も含む。

いくつかの実施形態では、充電回路５４は、増幅器５６と、トランジスタ５８とを含む。いくつかのさらなる実施形態では、論理回路６８は、ゲート７０と、タイマ７２と、パルス発生器７４（単安定マルチバイブレータ）とを含む。また、いくつかの実施形態では、少なくとも、コンデンサ６０と、充電回路５４と、比較器６４と、論理回路６８と、スイッチ７６とは、共通基板上に提供される。

動作中、充電回路５４は、コンデンサ６０を入力信号５２の正ピークに従った電圧まで充電するために、充電回路出力ノード５４ｂにおいて、充電信号を提供する。充電回路５４は、コンデンサ６０を充電することだけができる。したがって、入力信号５２の正ピーク電圧に達すると、コンデンサ６０は、閾値ノード６０ａにおいて、入力信号５２の正ピーク電圧を保持する。入力信号５２が、その後、より低い電圧への遷移を開始して、電圧差Ｖｃ−Ｖｉを増大させ、比較器６４の上側閾値を横切らせた場合、状態変化、例えばハイ状態への変化が、比較器出力ノード６４ｃにおいて生じる。したがって、比較器出力ノード６４ｃにおける状態変化は、入力信号５２の第１の正ピークを検出するために使用されることができる。

パルス発生器８０は、出力信号６６のハイ状態への各遷移の短時間後、遅延モジュール７８に従った時間に、パルスＰ１を発生させる。パルスＰ１は、スイッチ８２および電流源８４を介して作用して、閾値ノード６０ａにおける電圧を僅かに下方に動かす。閾値ノード６０ａにおける電圧のシフトは、入力信号５２が閾値ノード６０ａにおける電圧に達したときに、ロー状態をとる比較器出力信号６６（すなわち、比較器６４のリセット）を生じさせる。したがって、回路５０は、入力信号５２の次の正ピークを検出する用意が整う。上で説明された比較器６４のリセットは、図４に関連する以下での説明から、さらに理解されよう。

入力信号５２が電圧的に変化しているときに達成される、論理回路６８の第１の動作モードでは、論理回路６８は、論理回路出力ノード６８ｂにおいて、定常（ＤＣ）ＰＤＲ信号（例えばロー状態）を発生させる。第１の動作モードでは、タイマ７２は、変化する入力信号５２によって引き起こされる比較器出力信号６６の状態変化によって、反復的にリセットされ、論理回路出力ノード６８ｂにおいて、断続的なロー状態を生じさせる。この動作モードでは、スイッチ７６は、開いた状態に留まり、回路５０は、上で説明されたように動作する。

入力信号５２が緩やかに変化しているとき、またはＤＣであるときに達成される、論理回路６８の第２の動作モードでは、論理回路６８は、出力ノード６８ｂにおいて、ハイおよびロー状態を有するＰＤＲ信号（すなわちＰＤＲパルス）を発生させる。この動作モードでは、比較器６４の出力は、時間的に大きく隔たった遷移を有するか、または遷移を有さず、それぞれ、タイマ７２に大きく隔たったリセットを生じさせるか、またはリセットを生じさせない。例えば、タイマ７２に適用されるリセットを生じさせないＤＣ入力信号５２を選んだ場合、タイマ７２は、所定の時間量の最終カウントまでカウントを行い、その時点で、タイマ７２の出力７２ａは遷移を生じ、パルス発生器７４（例えば単安定マルチバイブレータ）に、論理回路出力ノード６８ｂにおいて、ハイ状態ＰＤＲ信号（ＰＤＲパルス）を出力させる。

ＰＤＲ信号は、スイッチ制御ノード７６ｃにおいて、スイッチ７６によって受け取られる。ＰＤＲ信号がハイ状態にある時間中、すなわち、ＰＤＲパルス中、コンデンサ６０は、スイッチ７６によって入力信号５２に結合され、（さもなければ電圧ドリフトを経験するであろう）コンデンサ６０における電圧を、入力信号５２の電圧と実質的に等しくさせ、したがって、閾値ノード６０ａにおける電圧を入力信号５２の電圧にさせる（すなわち、Ｖｃ−Ｖｉ＝０）。この状態が、比較器６４のスイッチングを防止することは理解されよう。

ＰＤＲ信号は、ゲート７０にも結合され、ＰＤＲ信号の状態に従って、強制的にタイマ７２をリセットさせる。ＰＤＲパルスが終了した（すなわち、ノード６８ｂにおける状態がその元の状態に戻った）とき、タイマ７２は、再びカウントを行い、所定の時間の後、再びその最終カウントに達し、別のＰＤＲパルスが生成される。この構成を用いて、論理回路６８は、入力信号５２が一般に無変化であり続ける限り、断続的にＰＤＲパルスを発生させる。ＰＤＲパルスが、緩やかに変化する入力信号５２のためにも生成され得ることは理解されよう。

論理回路６８の第２の動作モードでは、ＰＤＲ信号がロー状態にある、すなわち、ＰＤＲパルスとＰＤＲパルスの間にある時間中、回路５０は、論理回路６８の第１の動作モードで、上で説明されたように動作する。

論理回路６８の上で説明された第２の動作モードにある場合、閾値ノード６０ａにおける電圧が入力信号５２の電圧から大きく逸脱することを許されない限り、比較器６４の自己スイッチングは、減少または除去され、これは、ＰＤＲパルスを互いに十分近づけて発生させることによって達成されることができる。上で説明された自己スイッチングの減少は、図３に関連する以下での説明から、さらに理解されよう。

ここで図３を参照すると、グラフ１００は、時間を単位とする水平の目盛りと、電圧を単位とする垂直の目盛りとを有する。曲線１０２は、ＤＣ入力電圧５２（図２）を表す。曲線１０４は、図２の論理回路６８が上で説明された第２の動作モードで動作しているときの、図２の閾値ノード６０ａに出現する電圧を表す。曲線１０４は、平坦部分１０４ａがその単なる一例である平坦部分と、傾斜部分１０４ｂがその単なる一例である傾斜部分とを有する。傾斜部分、例えば１０４ｂは、トランジスタ５８（図２）がオフのときに生じる、コンデンサ６０（図２）における正方向電圧ドリフトを表す。平坦部分、例えば１０４ａは、以下でさらに説明されるように、スイッチ７６（図２）を介して入力電圧１０２と等しくさせられた、コンデンサにおける電圧１０４を表す。

曲線１０６は、図２の論理回路６８が上で説明された第２の動作モードで動作しているときの、図２の閾値ノード６０ａに出現する電圧Ｖｃ（曲線１０４）と、入力電圧５２、Ｖｉ（曲線１０２）の間の電圧差Ｖｃ−Ｖｉを表す。電圧差Ｖｃ−Ｖｉが、図２の比較器６４の２つの入力６４ａ、６４ｂにおける電圧の間の差でもあることは理解できよう。曲線１０６は、部分１０６ａがその単なる一例である平坦部分と、部分１０６ｂがその単なる一例である傾斜部分とを有する。傾斜部分、例えば１０６ｂは、コンデンサ６０における正方向電圧ドリフトを表す。平坦部分、例えば１０６ａは、スイッチ７６を介して入力電圧１０２と等しくさせられた、コンデンサ６０における電圧１０４を表す。

２つの閾値１０８ａ、１０８ｂは、比較器６４（図２）の上側および下側閾値にそれぞれ対応する。閾値１０８ａ、１０８ｂは、比較器６４に関連する所定のヒステリシスに従ったレベルを有する。曲線１０６に対応する電圧差Ｖｃ−Ｖｉは、論理回路６８が上で説明された第２の動作モードで動作している場合、閾値１０８ａの電圧に達しないことを理解されたい。

曲線１１０は、比較器出力ノード６４ｃ（図２）に出現する出力電圧６６を表す。曲線１０６は閾値１０８ａに対応する電圧に達しないので、比較器６４（図２）は、状態を変えず、曲線１１０は、ここではロー状態として示される無変化状態に留まる。

曲線１１２は、論理回路６８が上で説明された第２の動作モードで動作しているときの、図２の論理回路出力６８ｂに出現する、パルス１１２ａがその単なる一例であるＰＤＲパルスを有するＰＤＲ信号（図２）を示している。ＰＤＲパルスの各々は、時間的に整列させられ、曲線１０４、１０６のそれぞれの平坦部分を生じさせる。各ＰＤＲパルスは、ＰＤＲパルスがハイである間、例えば、図２のスイッチ７６によって閾値ノード６０ａにおける電圧を入力電圧５２に等しくさせる。

曲線１０４および１０６の傾斜部分に対応する電圧ドリフトを有するコンデンサ６０における電圧は、閾値１０８ａを横切りがちであり、その結果、比較器６４の状態変化（自己スイッチング）を生じさせる。しかし、ＰＤＲパルスは、曲線１０４、１０６に関連する正の電圧ドリフトが、比較器閾値１０８ａを横切らないようにし、その結果、ＰＤＲパルスは、電圧ドリフトの存在下で、比較器６６が、自己スイッチングを起こさないようにすることを理解されたい。

曲線１１０によって表される比較器６４の出力電圧６６が、ゼロ状態の代わりに、正状態にある場合も、同様の利点が達成されることをさらに理解されたい。
曲線１０２に対応するＤＣ入力電圧５２が示されているが、同じ概念は、緩やかに変化する入力電圧５２にも適用されることは理解されよう。

ここで図４を参照すると、グラフ１２０は、図２の遅延モジュール７８と、パルス発生器８０と、スイッチ８２と、電流源８４とから引き起こされる、図２の回路５０の動作を示している。グラフ１２０は、時間を単位とする水平の目盛りと、電圧を単位とする垂直の目盛りとを有する。ピーク１２４ａ、１２４ｂを有する曲線１２４は、図２の入力信号５２に対応する。曲線１２２は、コンデンサ６０（図２）における、すなわち、閾値ノード６０ａ（図２）における電圧に対応する。曲線１２６は、比較器６４（図２）の出力ノード６４ｃ（図２）に出現する出力信号６６（図２）に対応する。第１および第２のレベルＶｃおよびＶｃ’は、コンデンサ６０における電圧の２つのレベルにそれぞれ対応する。第１の電圧レベルＶｃは、コンデンサ６０に保持される入力信号１２４のピーク値に対応する。第２の電圧レベルＶｃ’は、コンデンサ６０に保持される入力信号１２４のピーク値に対応するが、図２の遅延７８と、パルス発生器８０と、スイッチ８２と、電流源８４とによって所定の量だけ低減されている。第２の電圧レベルＶｃ’は、遅延モジュールに従って、入力信号１２４のピーク１２４ａ、１２４ｂの後いくらか遅れて達成されることが見て取れるであろう。

グラフ１２０では、入力信号１２４は変化しており、したがって、図３のＰＤＲパルス１１２は、論理回路６８（図２）によって生成されず、論理回路６８（図２）は、上で説明された第１の動作モードで動作している。

動作中、曲線１２６の立ち上がりエッジ１２６ａは、入力信号１２４の第１のピーク１２４ａの検出を表す。基本的に、コンデンサ６０における電圧Ｖｃ（曲線１２２）と入力信号５２の電圧Ｖｉ（曲線１２４）の間の電圧差Ｖｃ−Ｖｉは、点１２８ａにおいて上側比較器閾値（例えば、図３の閾値１０８ａ）を超え、その結果、比較器６４の状態変化、すなわち、エッジ１２６ａを生じさせる。コンデンサ６０における電圧がレベルＶｃに保たれる場合、比較器出力信号１２６は、ハイに保たれ、入力信号１２４の第２のピーク１２４ｂは、比較器出力信号１２６の別の遷移を生じさせず、すなわち、第２のピーク１２４ｂは、検出されない。しかし、曲線１２２に対応するコンデンサ電圧が、遅延７８と、パルス発生器８０と、スイッチ８２と、電流源８４との動作によって、より低い閾値Ｖｃ’へさせられるので、その場合、点１２８ｂにおいて、コンデンサ６０における電圧Ｖｃ’（曲線１２２）と入力電圧Ｖｉ（曲線１２４）の間の電圧差Ｖｃ−Ｖｉは、低い比較器閾値（例えば、図３の閾値１０８ｂ）を超え、その結果、比較器６４の状態変化、すなわち、エッジ１２６ｂを生じさせる。その後、ピーク１２４ｂは、上で説明されたように、ピーク１２４ａが検出されるのと基本的に同じ方法で検出されることができる。

ここで図５を参照すると、回路１５０は、閾値ノード１６６ａを有するコンデンサ１６６を含む。回路１５０は、充電回路１５５と、放電回路１５９とを有する充電／放電回路１５４も含む。充電回路１５５は、入力信号１５２を受け取る充電回路入力ノード１５５ａと、閾値ノード１６６ａに結合される充電回路出力ノード１５５ｂと、動作可能ノード１５５ｃとを有する。放電回路１５９は、入力信号１５２を受け取る放電回路入力ノード１５９ａと、閾値ノード１６６ａに結合される放電回路出力ノード１５９ｂと、反転動作可能入力ノード１５９ｃとを有する。

回路１５０は、閾値ノード１６６ａに結合される第１の比較器入力ノード１６８ａと、充電回路入力ノード１５５ａおよび放電回路入力ノード１５９ａに結合される第２の比較器入力ノード１６８ｂと、比較器出力信号１７０が提供される比較器出力ノード１６８ｃとを有する比較器１６８も含む。比較器１６８は、閾値ノード１６６ａにおける電圧Ｖｃと入力信号１５２の電圧Ｖｉの間の電圧差Ｖｃ−Ｖｉに応じた比較器出力信号１７０を、比較器出力ノード１６８ｃにおいて提供する。比較器１６８は、ヒステリシスを提供するため、上側閾値と下側閾値の２つの閾値を有するように構成されることができる。

回路１５０は、またさらに、比較器出力ノード１６８ｃに結合される論理回路入力ノード１７２ａと、動作可能入力ノード１５５ｃおよび反転動作可能入力ノード１５９ｃに結合される論理回路出力ノード１７２ｂとを有する論理回路１７２を含む。いくつかの実施形態では、論理回路１７２は、ゲート１７４と、タイマ１７６と、パルス発生器１７８と、第１のスイッチ１８０と、第２のスイッチ１８２と、インバータ１８４とを含む。第１の論理回路出力信号１９０ａと第２の論理回路出力信号１９０ｂの選択されたひとつが、比較器出力信号１７０が出力信号遷移を行わない所定の期間に応じて、論理回路出力ノード１７２ｂにおいて提供される。

いくつかの実施形態では、充電回路１５５および放電回路１５９は、増幅器１５６、１６０と、トランジスタ１５８、１６２とをそれぞれ含む。いくつかのさらなる実施形態では、少なくとも、コンデンサ１６６と、充電／放電回路１５４と、比較器１６８と、論理回路１７２とは、共通基板（図示されず）上に提供される。

動作中、充電回路１５５および放電回路１５９は、動作可能入力１５５ｃおよび反転動作可能入力１５９ｃに与えられる制御信号ＣＴＲの状態に従って、それぞれ動作可能および動作不能に、またはそれぞれ動作不能および動作可能にされる。動作可能にされた場合、充電回路１５５は、コンデンサ１６６を入力信号１５２の正ピークに従った電圧まで充電するために、充電回路出力ノード１５５ｂにおいて、充電信号を提供する。動作可能にされた場合、放電回路１５９は、コンデンサ１６６を入力信号１５２の負ピークに従った電圧まで放電するために、放電回路出力ノード１５９ｂにおいて、放電信号を提供する。

コンデンサ１６６を充電することだけができる充電回路１５５が動作可能にされた場合、入力信号１５２の正ピーク電圧に達することは、コンデンサ１６６が、閾値ノード１６６ａにおいて、入力信号１５２の正ピーク電圧を保持する結果を生じる。入力信号１５２が、その後、より低い電圧への遷移を開始して、電圧差Ｖｃ−Ｖｉを増大させ、比較器１６８の閾値を横切らせた場合、状態変化が、比較器出力ノード１６８ｃにおいて生じる。

より具体的には、動作可能にされると、充電回路１５５は、入力信号１５２の電圧が上昇するときにそれに追随するコンデンサ１６６における電圧にさせる傾向にあり、両方の比較器入力１６８ａ、１６８ｂが実質的に等しくなるように、すなわち、Ｖｃ−Ｖｉが実質的にゼロに等しくなるようにする。実質的に等しい電圧を有する場合、入力信号１５２が電圧的に上昇しても、電圧差Ｖｃ−Ｖｉは、比較器１６６の２つの閾値の間に留まり、比較器１６８の出力信号１７０は、ロー状態に留まる。充電回路１５５の動作は、以下の図６の説明から、さらに理解されよう。

コンデンサ１６６を放電することだけができる放電回路１５９が動作可能にされた場合、入力信号１５２の負ピーク電圧に達することは、コンデンサ１６６が、閾値ノード１６６ａにおいて、入力信号１５２の負ピーク電圧を保持する結果を生じる。入力信号１５２が、その後、より高い電圧への遷移を開始して、電圧差Ｖｃ−Ｖｉを減少させ、比較器１６８の閾値を横切らせた場合、別の状態変化が、比較器出力ノード１６８ｃにおいて生じる。

より具体的には、動作可能にされると、放電回路１５９は、入力信号１５２の電圧が入力信号１５２の正ピークから離れて下降するときにそれに追随するコンデンサ１６６における電圧にさせる傾向にあり、両方の比較器入力１６８ａ、１６８ｂが実質的に等しくなるように、すなわち、Ｖｃ−Ｖｉが実質的にゼロに等しくなるようにする。実質的に等しい入力電圧を有する場合、入力信号１５２が電圧的に下降しても、電圧差Ｖｃ−Ｖｉは、比較器１６８の２つの閾値の間に留まり、比較器１６８の出力信号１７０は、ハイ状態に留まる。放電回路１５９の動作は、図６に関連して以下でさらに説明される。

入力信号１５２が電圧的に変化しているときに達成される、論理回路１７２の第１の動作モードでは、論理回路１７２は、論理回路出力ノード１７２ｂにおいて、定常（ＤＣ）ＰＤＲ信号を発生させる。第１の動作モードでは、タイマ７２は、変化する入力信号１５２によって引き起こされる比較器出力信号１７０の状態変化によって、反復的にリセットされる。この動作モードでは、パルス発生域１７８は、ロー状態に留まり、その結果、第１のスイッチ１８０は、閉じた状態にあり、第２のスイッチ１８２は、開いた状態にある。したがって、比較器１６８の出力信号１７０は、論理回路出力ノード１７２ｂに誘導され、比較器出力信号１７０は、制御信号ＣＴＲになる。ＣＴＲ信号がロー（すなわち、比較器出力信号１７０がロー）である場合、充電回路１５５は、動作可能にされ、放電回路１５９は、動作不能にされる。反対に、ＣＴＲ信号がハイ（すなわち、比較器出力信号１７０がハイ）である場合、充電回路１５５は、動作不能にされ、放電回路１５９は、動作可能にされる。

入力信号１５２が緩やかに変化しているとき、またはＤＣであるときに達成される、論理回路１７２の第２の動作モードでは、比較器１６８の出力は、時間的に大きく隔たった遷移を有するか、または遷移を有さず、それぞれ、タイマ１７６に適用される大きく隔たったリセットを生じさせるか、またはリセットを生じさせない。例えば、タイマ１７６に適用されるリセットを生じさせないＤＣ入力信号１５２を選んだ場合、タイマ１７６は、所定の時間量の最終カウントまでカウントを行い、その時点で、タイマ１７６の出力１７６ａは遷移を生じ、パルス発生器１７８（例えば単安定マルチバイブレータ）に、パルス発生器出力ノード１７８ａにおいて、ハイ状態ＰＤＲ信号（すなわちＰＤＲパルス）を出力させる。

ＰＤＲ信号がハイにある間、第１のスイッチ１８０は、開いた状態にあり、第２のスイッチ１８２は、閉じた状態にあり、その結果、比較器出力信号１７０の反転が、論理回路出力ノード１７２ｂに誘導され、インバータ１８４を介した比較器出力信号１７０の反転が、制御信号ＣＴＲになる。この状態では、ＣＴＲ信号がロー（すなわち、比較器出力信号１７０がハイ）である場合、充電回路１５５は、動作可能にされ、放電回路１５９は、動作不能にされ、ＣＴＲ信号がハイ（すなわち、比較器出力信号１７０がロー）である場合、充電回路１５５は、動作不能にされ、放電回路１５９は、動作可能にされる。

ＰＤＲ信号がローにある間、第１のスイッチ１８０は、閉じた状態にあり、第２のスイッチ１８２は、開いた状態にあり、その結果、比較器出力信号１７０が、論理回路出力ノードに誘導されて、制御信号ＣＴＲになる。この状態では、ＣＴＲ信号がロー（すなわち、比較器出力信号１７０がロー）である場合、充電回路１５５は、動作可能にされ、放電回路１５９は、動作不能にされ、ＣＴＲ信号がハイ（すなわち、比較器出力信号１７０がハイ）である場合、充電回路１５５は、動作不能にされ、放電回路１５９は、動作可能にされる。

充電回路１５５または放電回路１５９を動作可能にすることが、比較器１６８の自己スイッチングを回避できることは、図６および図７に関連する以下での説明から明らかになるであろう。

ＰＤＲ信号は、ゲート１７４にも結合され、ＰＤＲパルスがＰＤＲ信号に出現する場合、タイマ１７６は、ＰＤＲ信号の状態に従ってリセットされる。ＰＤＲパルスが終了したとき、タイマ１７６は、再びカウントを行い、所定の時間の後、その最終カウントに達し、別のＰＤＲパルスが生成される。この構成を用いて、論理回路１７２は、入力信号１５２が無変化または緩やかな変化を続ける限り、断続的にＰＤＲパルスを発生させる。

適切に動作するため、タイマ１７６は、電圧差Ｖｃ−Ｖｉが比較器１６８の閾値に達しないように、調整されなければならない。例えば、特定の実施形態では、コンデンサ１６６は、１００ｐｆの値と、１０ｐａの正味の漏れ電流を有する。結果の電圧ドリフトは、０．１ｍｖ／ｍｓである。１００ｍｖの比較器閾値の場合、自己スイッチングを回避するため、タイマ１７６に関連するタイマカウントは、１秒前に経過するように選択されるべきである。選択タイマ経過時間を用いて、入力信号１５２のピークを検出するため、入力信号１５２は、１００ｍｖ／１ｓより高い変化率を有さなければならない。１Ｖｐｐの正弦入力信号１５２の場合、これは、０．３２Ｈｚの最低入力信号動作周波数に対応する。

ここで図６を参照すると、グラフ２００は、時間を単位とする水平の目盛りと、電圧を単位とする垂直の目盛りとを有する。第１の曲線２０２は、図５の入力信号１５２に対応する。曲線２０４は、最初、入力信号２０２の正ピークに従ってコンデンサ１６６に保持される電圧に対応し、その後、放電回路１５９（図５）の動作によって入力信号２０２の電圧と等しくされるコンデンサ１６６に保持される電圧に対応する、部分２０４ａ〜２０４ｃを有する。曲線部分２０４ｄ〜２０４ｅは、最初、入力信号２０２の負ピークに従ってコンデンサ１６６に保持される電圧に対応し、その後、充電回路１５５（図５）の動作によって入力信号２０２の電圧と等しくされるコンデンサ１６６に保持される電圧に対応する。

ポイント２０６ａは、コンデンサ電圧２０４ｂと入力信号２０２の間の電圧差Ｖｃ−Ｖｉが、比較器１６８（図５）の上側閾値Ｖｔｈ（上側）を超える時間ｔ２に対応する。ポイント２０６ｂは、コンデンサ電圧２０４ｄと入力信号２０２の間の電圧差Ｖｃ−Ｖｉが、比較器１６８の下側閾値Ｖｔｈ（下側）を下回る時間ｔ１に対応する。

曲線２０８は、比較器１６８によって生成される出力信号１７０（図５）に対応する。時間ｔ２における立ち上がりエッジ２０８ａは、ポイント２０６ａと整列し、時間ｔ１における立ち下がりエッジ２０８ｂは、ポイント２０６ｂと整列する。

曲線２１０は、ＰＤＲパルスが存在しない（すなわち、論理回路１７２（図５）が第１の動作モードで動作している）ことを表す、パルス発生器出力ノード１７８ａ（図５）において出現する電圧に対応する。

曲線２１２は、論理回路出力ノード１７２ｂ（図５）において出現する制御信号ＣＴＲに対応し、その各状態変化は、図５に関連して上で説明されたように、充電回路１５５と放電回路１５９の適切な一方を動作可能にすることによって、コンデンサ電圧２０４ａ〜２０４ｅを入力信号２０２と等しくさせる。

ここで図７を参照すると、グラフ２５０は、時間を単位とする水平の目盛りと、電圧を単位とする垂直の目盛りとを有する。曲線２５２は、ＤＣ入力電圧１５２（図５）を表す。曲線２５４は、図５のコンデンサ１６６に出現する電圧を表し、図５の論理回路１７２が上で説明された第２の動作モードで動作しているときに、図５の閾値ノード１６６ａに出現する電圧と同じである。曲線２５４は、平坦部分２５４ａがその単なる一例である平坦部分と、傾斜部分２５４ｂがその単なる一例である傾斜部分とを有する。傾斜部分、例えば２５４ｂは、コンデンサ１６６（図５）における正方向電圧ドリフトを表す。平坦部分、例えば２５４ａは、以下でさらに説明されるように、入力電圧２５２と等しくさせられた、コンデンサにおける電圧２５４を表す。

曲線２５６は、図５の閾値ノード１６６ａに出現する電圧Ｖｃ（曲線２５４）と、入力電圧Ｖｉ、１５２（曲線２５２）の間の電圧差Ｖｃ−Ｖｉを表す。電圧差Ｖｃ−Ｖｉが、図５の比較器１６８の２つの入力ノード１６８ａ、１６８ｂにおける電圧の間の差でもあることは理解できよう。曲線２５６は、部分２５６ａがその単なる一例である平坦部分と、部分２５６ｂがその単なる一例である傾斜部分とを有する。傾斜部分、例えば２５６ｂは、コンデンサ１６６における正方向電圧ドリフトを表す。平坦部分、例えば２５６ａは、入力電圧２５２と等しくさせられた、コンデンサ１６６における電圧２５４を表す。

２つの閾値２５８ａ、２５８ｂは、比較器１６８（図５）の上側および下側閾値にそれぞれ対応する。閾値２５８ａ、２５８ｂは、比較器１６８に関連する所定のヒステリシスに従ったレベルを有する。曲線２５６に対応する電圧差Ｖｃ−Ｖｉは、論理回路１７２が上で説明された第２の動作モードで動作している場合、閾値２５８ａ、２５８ｂのいずれの電圧にも達しないことを理解されたい。

曲線２６０は、図５の比較器出力ノード１６８ｃに出現する出力信号１７０を表す。曲線２５６は閾値２５８ａ、２５８ｂに対応する電圧に達しないので、比較器１６８（図５）は、状態を変えず、曲線２６０は、ここではロー状態として示される無変化状態に留まる。

曲線２６２は、図５のパルス発生器出力１７８ａに出現する、パルス２６２ａがその単なる一例であるＰＤＲパルスを有するＰＤＲ信号（図５）を示している。ＰＤＲパルスの各々は、時間的に整列させられ、曲線２５４、２５６のそれぞれの平坦部分を生じさせる。各ＰＤＲパルスは、パルスがハイである間、例えば、図５の充電／放電回路１５４によって、コンデンサ電圧２５４を入力電圧５２に等しくさせる。

曲線２５４および２５６の傾斜部分に対応する電圧ドリフトを有するコンデンサ１６６における電圧は、閾値２５８ａを横切りがちであり、その結果、比較器１６８の状態変化（自己スイッチング）を生じさせる。しかし、ＰＤＲパルスは、曲線２５４、２５６に関連する正の電圧ドリフトが、比較器閾値２５８ａ、２５８ｂを横切らないようにし、その結果、ＰＤＲパルスは、電圧ドリフトの存在下で、比較器１６８が、自己スイッチングを起こさないようにすることを理解されたい。

電圧ドリフトが負方向の場合、すなわち、曲線２５６が正の傾斜の代わりに負の傾斜を有する傾斜を有する場合も、同様の利点が達成されることをさらに理解されたい。曲線２６０によって示される比較器１６８の出力電圧１７０が、ゼロ状態の代わりに、正状態にある場合も、同様の利点が達成されることをまたさらに理解されたい。

曲線２５２に対応するＤＣ入力電圧１５２が示されているが、同じ概念は、緩やかに変化する入力電圧１５２にも適用されることは理解されよう。
ここで図８を参照すると、回路３００は、第１の閾値ノード３２０ａを有する第１のコンデンサ３２０と、第２の閾値ノード３２２ａを有する第２のコンデンサ３２２とを含む。回路３００は、入力信号３０２ａと反転入力信号３０２ｂを受け取る少なくとも２つの充電／放電回路入力ノード３０４ａ、３０４ｂと、第１の閾値ノード３２０ａと第２の閾値ノード３２２ａにそれぞれ結合される少なくとも２つの充電／放電回路出力ノード３０４ｃ、３０４ｄと、動作可能／動作不能ノード３０４ｅとを有する充電／放電回路３０４をさらに含む。充電／放電回路３０４、第１のコンデンサ３２０と第２のコンデンサ３２２、および電圧源３２４は追跡および保持回路を形成していることが理解されよう。そこで充電／放電回路出力ノード３０４ｃ、３０４ｄはまた追跡および保持回路の出力ノードとして以下に参照される。この回路は、第１および第２の閾値ノード３２０ａ、３２２ａに結合される第１の差動比較器入力ノード３５６ａ、３５６ｂと、少なくとも２つの充電／放電回路入力ノード３０４ａ、３０４ｂのそれぞれ一方に結合される第２の差動比較器入力ノード３５６ｃ、３５６ｄと、比較器出力信号３６０が提供される比較器出力ノード３５６ｅとを有する比較器３５６をさらに含む。回路３００は、またさらに、比較器出力ノード３５６ｅに結合される論理回路入力ノード３３８ａと、動作可能／動作不能ノード３０４ｅに結合される論理回路出力ノード３３８ｂとを有する論理回路３３８を含む。いくつかの実施形態では、論理回路３３８は、ゲート３４０と、タイマ３４２と、パルス発生器３４６と、第１のスイッチ３５０と、第２のスイッチ３５２と、インバータ３５４とを含む。第１の論理回路出力信号３７０ａと第２の論理回路出力信号３７０ｂの選択された一方が、比較器出力信号３６０が出力信号遷移を行わない所定の期間に応じて、論理回路出力ノード３３８ｂにおいて提供される。

いくつかの実施形態では、充電／放電回路３０４は、入力信号３０２ａを受け取る第１の充電回路入力ノード３０６ａと、第１の閾値ノード３２０ａに結合される第１の充電回路出力ノード３０６ｂと、論理回路出力ノード３３８ｂに結合される第１の充電回路動作可能入力ノード３０６ｃとを有する第１の充電回路３０６を含む。充電／放電回路３０４は、入力信号３０２ａを受け取る第１の放電回路入力ノード３１２ａと、第１の閾値ノード３２０ａに結合される第１の放電回路出力ノード３１２ｂと、論理回路出力ノード３３８ｂに結合される第１の放電回路反転動作可能入力ノード３１２ｃとを有する第１の放電回路３１２をさらに含む。充電／放電回路３０４は、またさらに、反転入力信号３０２ｂを受け取る第２の充電回路入力ノード３２６ａと、第２の閾値ノード３２２ａに結合される第２の充電回路出力ノード３２６ｂと、論理回路出力ノード３３８ｂに結合される第２の充電回路反転動作可能入力ノード３２６ｃとを有する第２の充電回路３２６を含む。充電／放電回路３０４は、またさらに、反転入力信号３０２ｂを受け取る第２の放電回路入力ノード３３２ａと、第２の閾値ノード３２２ａに結合される第２の放電回路出力ノード３３２ｂと、論理回路出力ノード３３８ｂに結合される第２の放電回路動作可能入力ノード３３２ｃとを有する第２の放電回路３３２をさらに含む。

いくつかの実施形態では、第１の充電回路３０６、第１の放電回路３１２、第２の充電回路３２６、および第２の放電回路３３２は、増幅器３０８、３１４、３２８、３３４と、トランジスタ３１０、３１６、３３０、３３６とをそれぞれ含む。いくつかのさらなる実施形態では、第１のコンデンサ３２０と、第２のコンデンサ３２２と、充電／放電回路３０４と、比較器３５６と、論理回路３３８とは、共通基板（図示されず）上に提供される。

動作中、動作可能入力３０６ｃ、３３２ｃと反転動作可能入力３１２ｃ、３２６ｃとに適用される制御信号ＣＴＲの状態に従って、第１の充電回路３０６と第２の放電回路３３２とは、一緒に動作可能または動作不能にされ、第２の充電回路３１２と第１の放電回路３２６とは、一緒に動作可能または動作不能にされる。充電／放電回路３０４は、第１のコンデンサ３２０を入力信号３０２ａの正ピークに従った電圧まで充電するため、または第２のコンデンサ３２２を反転入力信号３０２ｂの負ピークに従った電圧まで放電するため、少なくとも２つの充電／放電回路出力ノード３０４ｃ、３０４ｄにおいて、充電／放電信号を提供する。充電／放電回路３０４は、第１のコンデンサ３２０を入力信号３０２ａの負ピークに従った電圧まで放電するため、または第２のコンデンサ３２２を反転入力信号３０２ｂの正ピークに従った電圧まで充電するため、少なくとも２つの充電／放電回路出力ノード３０４ｃ、３０４ｄにおいて、充電／放電信号を提供する。比較器は、電圧差（（Ｖｃ＋）−Ｖｃ−）−（（Ｖｉ＋）−Ｖｉ−）に応答する。

コンデンサ３２０を充電することだけができる第１の充電回路３０６が動作可能にされた場合、入力信号３０２ａの正ピーク電圧に達することは、コンデンサ３２０が、第１の閾値ノード３２０ａにおいて、入力信号３０２の正ピーク電圧を保持する結果を生じる。コンデンサ３２２を放電することだけができる第２の放電回路３３２が（第１の充電回路３０６が動作可能にされるのと同時に）動作可能にされた場合、反転入力信号３０２ｂの負ピーク電圧に達することは、コンデンサ３２２が、第２の閾値ノード３２２ａにおいて、反転入力信号３０２ｂの負ピーク電圧を保持する結果を生じる。入力信号３０２ａが、その後、より低い電圧への遷移を開始し、反転入力信号３０２ｂが、その後、より高い電圧への遷移を開始して、電圧差（（Ｖｃ＋）−Ｖｃ−）−（（Ｖｉ＋）−Ｖｉ−）を増大させ、比較器３５６の上側閾値を横切らせた場合、状態変化が、比較器出力ノード３５６ｅにおいて生じる。

より具体的には、動作可能にされると、第１の充電回路３０６は、入力信号３０２ａの電圧が上昇するときにそれに追随する第１のコンデンサ３２０における電圧させる傾向にあり、第２の放電回路３３２は、反転入力信号３０２ｂの電圧が下降するときにそれに追随する第２のコンデンサ３２２における電圧にさせる傾向にあり、比較器入力３５６ａ、３５６ｃが実質的に等しく、比較器入力３５６ｂ、３５６ｄが実質的に等しくなるように、すなわち、（Ｖｃ＋）−Ｖｉ＋と（Ｖｃ−）−Ｖｉ−の両方が実質的にゼロに等しくなるようにする。したがって、入力信号３０２ａが電圧的に上昇し、反転入力信号３０２ｂが電圧的に下降しても、電圧差（（Ｖｃ＋）−Ｖｃ−）−（（Ｖｉ＋）−Ｖｉ−）は、比較器３５６の２つの閾値の間に留まり、比較器３５６は、ロー状態に留まる。

コンデンサ３２２を充電することだけができる第２の充電回路３２６が動作可能にされた場合、反転入力信号３０２ｂの正ピーク電圧に達することは、コンデンサ３２２が、第２の閾値ノード３２２ａにおいて、反転入力信号３０２ｂの正ピーク電圧を保持する結果を生じる。コンデンサ３２０を放電することだけができる第１の放電回路３１２が（第２の充電回路３２６が動作可能にされるのと同時に）動作可能にされた場合、入力信号３０２ａの負ピーク電圧に達することは、コンデンサ３２０が、第１の閾値ノード３２０ａにおいて、入力信号３０２ａの負ピーク電圧を保持する結果を生じる。反転入力信号３０２ｂが、その後、より低い電圧への遷移を開始し、入力信号３０２ａが、その後、より高い電圧への遷移を開始して、電圧差（（Ｖｃ＋）−Ｖｃ−）−（（Ｖｉ＋）−Ｖｉ−）を減少させ、比較器３５６の下側閾値を横切らせた場合、状態変化が、比較器出力ノード３５６ｅにおいて生じる。

より具体的には、動作可能にされると、第２の充電回路３２６は、反転入力信号３０２ｂの電圧が上昇するときにそれに追随する第２のコンデンサ３２２における電圧にさせる傾向にあり、第１の放電回路３１２は、入力信号３０２ａの電圧が下降するときにそれに追随する第２のコンデンサ３２２における電圧にさせる傾向にあり、比較器入力３５６ａ、３５６ｃが実質的に等しく、比較器入力３５６ｂ、３５６ｄが実質的に等しくなるように、すなわち、（Ｖｃ＋）−Ｖｉ＋と（Ｖｃ−）−Ｖｉ−の両方が実質的にゼロに等しくなるようにする。したがって、入力信号３０２ａが電圧的に下降し、反転入力信号３０２ｂが電圧的に上昇しても、電圧差（（Ｖｃ＋）−Ｖｃ−）−（（Ｖｉ＋）−Ｖｉ−）は、比較器３５６の２つの閾値の間に留まり、比較器３５６は、ハイ状態に留まる。回路３００の動作は、Ｖｃが（（Ｖｃ＋）−Ｖｃ−）によって置き換えられ、Ｖｉが（（Ｖｉ＋）−Ｖｉ−）によって置き換えられた図６の説明から、さらに理解されよう。

入力信号および反転入力信号３０２ａ、３０２ｂがそれぞれ電圧的に変化しているときに達成される、論理回路３３８の第１の動作モードでは、論理回路３３８は、パルス発生器出力ノード３４６ａにおいて、定常（ＤＣ）ＰＤＲ信号を発生させる。第１の動作モードでは、タイマ３４２は、変化する入力信号および反転入力信号３０２ａ、３０２ｂによって引き起こされる比較器出力信号３６０の状態変化によって、反復的にリセットされる。この動作モードでは、パルス発生器３４６は、ロー状態に留まり、その結果、第１のスイッチ３５０は、閉じた状態にあり、第２のスイッチ３５２は、閉じた状態にある。したがって、比較器３５６の出力信号３６０は、論理回路出力ノード３３８ｂに誘導され、比較器出力信号３６０は、制御信号ＣＴＲになる。ＣＴＲ信号がロー（すなわち、比較器出力信号３６０がロー）である場合、第１の充電回路３０６および第２の放電回路３３２は、動作可能にされ、第２の充電回路３２６および第１の放電回路３１２は、動作不能にされる。反対に、ＣＴＲ信号がハイ（すなわち、比較器出力信号３６０がハイ）である場合、第１の充電回路３０６および第２の放電回路３３２は、動作不能にされ、第２の充電回路３２６および第１の放電回路３１２は、動作可能にされる。

入力信号および反転入力信号３０２ａ、３０２ｂが緩やかに変化しているとき、またはＤＣであるときに達成される、論理回路３３８の第２の動作モードでは、比較器３５６の出力は、時間的に大きく隔たった遷移を有するか、または遷移を有さず、それぞれ、タイマ３４２に適用される大きく隔たったリセットを生じさせるか、またはリセットを生じさせない。例えば、タイマ３４２に適用されるリセットを生じさせないＤＣ入力信号３０２ａおよび対応するＤＣ反転入力信号３０２ｂを選んだ場合、タイマ３４２は、所定の時間量の最終カウントまでカウントを行い、その時点で、タイマ３４２の出力３４２ａは遷移を生じ、パルス発生器３４６（例えば単安定マルチバイブレータ）に、パルス発生器出力ノード３４６ａにおいて、ハイ状態ＰＤＲ信号（すなわちＰＤＲパルス）を出力させる。

ＰＤＲ信号がハイにある間、第１のスイッチ３５０は、開いた状態にあり、第２のスイッチ３５２は、閉じた状態にあり、その結果、比較器出力信号３６０の反転が、論理回路出力ノード３３８ｂに誘導され、インバータ３５４を介した比較器出力信号３６０の反転が、制御信号ＣＴＲになる。この状態では、ＣＴＲ信号がロー（すなわち、比較器出力信号３６０がハイ）である場合、第１の充電回路３０６および第２の放電回路３３２は、動作可能にされ、第２の充電回路３２６および第１の放電回路３１２は、動作不能にされる。また、ＣＴＲ信号がハイ（すなわち、比較器出力信号３６０がロー）である場合、第１の充電回路３０６および第２の放電回路３３２は、動作不能にされ、第２の充電回路３２６および第１の放電回路３１２は、動作可能にされる。

ＰＤＲ信号がローにある間、第１のスイッチ３５０は、閉じた状態にあり、第２のスイッチ３５２は、開いた状態にあり、その結果、比較器出力信号３６０が、論理回路出力ノード３３８ｂに誘導されて、制御信号ＣＴＲになる。この状態では、ＣＴＲ信号がロー（すなわち、比較器出力信号３６０がロー）である場合、第１の充電回路３０６および第２の放電回路３３２は、動作可能にされ、第２の充電回路３２６および第１の放電回路３１２は、動作不能にされる。また、ＣＴＲ信号がハイ（すなわち、比較器出力信号３６０がハイ）である場合、第１の充電回路３０６および第２の放電回路３３２は、動作不能にされ、第２の充電回路３２６および第１の放電回路３１２は、動作可能にされる。

ＰＤＲ信号は、ゲート３４０にも結合され、ＰＤＲパルスがＰＤＲ信号に出現する場合、タイマ３４２は、ＰＤＲ信号の状態に従ってリセットされる。ＰＤＲパルスが終了したとき、タイマ３４２は、再びカウントを行い、所定の時間の後、その最終カウントに達し、別のＰＤＲパルスが生成される。この構成を用いて、論理回路３３８は、入力信号３０２ａおよび反転入力信号３０２ｂが無変化または緩慢な変化を続ける限り、断続的にＰＤＲパルスを発生させる。

回路３００の動作は、図５の回路１５０の動作と非常に類似しているが、しかし、差動モードで動作する。動作は、Ｖｉが（（Ｖｉ＋）−Ｖｉ−）によって置き換えられ、Ｖｃが（（Ｖｃ＋）−Ｖｃ−）によって置き換えられ、Ｖｃ−Ｖｉが（（Ｖｃ＋）−Ｖｃ−）−（（Ｖｉ＋）−Ｖｉ−）によって置き換えられた、図６および図７それぞれのグラフ２００、２５０から理解されることができよう。したがって、回路３００の動作は、本明細書ではこれ以上説明されない。

ここで図９を参照すると、回路４００は、閾値ノード４１０ａを有するコンデンサ４１０を含む。回路４００は、入力信号４０２を受け取る放電回路入力ノード４０４ａと、閾値ノード４１０ａに結合される放電回路出力ノード４０４ｂとを有する放電回路４０４も含む。

回路４００は、閾値ノード４１０ａに結合される第１の比較器入力ノード４１４ａと、放電回路入力ノード４０４ａに結合される第２の比較器入力ノード４１４ｂと、比較器出力信号４１６が提供される比較器出力ノード４１４ｃとを有する比較器４１４も含む。比較器４１４は、入力信号４０２の電圧Ｖｉと閾値ノード４１０ａにおける電圧Ｖｃの間の電圧差Ｖｉ−Ｖｃに応じた比較器出力信号４１６を、比較器出力ノード４１４ｃにおいて提供する。比較器４１４は、ヒステリシスを提供するため、上側閾値と下側閾値の２つの閾値を有するように構成されることができる。

回路４００は、またさらに、比較器出力ノード４１４ｃに結合される論理回路入力ノード４１８ａと、比較器出力信号４１６が遷移を行わない所定の期間に応じた論理回路出力信号ＰＤＲが提供される論理回路出力ノード４１８ｂとを有する論理回路４１８を含む。回路４００は、またさらに、閾値ノード４１０ａに結合される第１のスイッチノード４２６ａと、放電回路入力ノード４０４ａに結合される第２のスイッチノード４２６ｂと、論理回路出力ノード４１８ｂに結合されるスイッチ制御ノード４２６ｃとを有するスイッチ４２６を含む。いくつかの実施形態では、回路４００は、遅延モジュール４２８と、パルス発生器４３０と、スイッチ４３２と、電流源４３４も含む。

いくつかの実施形態では、放電回路４０４は、増幅器４０６と、トランジスタ４０８とを含む。いくつかのさらなる実施形態では、論理回路４１８は、ゲート４２０と、タイマ４２２と、パルス発生器４２４（単安定マルチバイブレータ）とを含む。また、いくつかの実施形態では、少なくとも、コンデンサ４１０と、放電回路４０４と、比較器４１４と、論理回路４１８と、スイッチ４２６とは、共通基板上に提供される。

動作中、放電回路４０４は、コンデンサ４１０を入力信号４０２の負ピークに従った電圧まで放電するために、放電回路出力ノード４０４ｂにおいて、放電信号を提供する。放電回路４０４は、コンデンサ４１０を放電することだけができる。したがって、入力信号４０２の負ピーク電圧に達すると、コンデンサ４１０は、閾値ノード４１０ａにおいて、入力信号４０２の負ピーク電圧を保持する。入力信号４０２が、その後、より高い電圧への遷移を開始して、電圧差Ｖｉ−Ｖｃを増大させ、比較器４１４の上側閾値を横切らせた場合、状態変化、例えばハイ状態への変化が、比較器出力ノード４１４ｃにおいて生じる。したがって、比較器出力ノード４１４ｃにおける状態変化は、入力信号４０２の第１の負ピークを検出するために使用されることができる。

パルス発生器４３０は、出力信号４１６のハイ状態への各遷移の短時間後、遅延モジュール４２８に従った時間に、パルスＰ１を発生させる。パルスＰ１は、スイッチ４３２および電流源４３４を介して作用して、閾値ノード４１０ａにおける電圧を僅かに上方に動かす。閾値ノード４１０ａにおける電圧のシフトは、入力信号４０２が閾値ノード４１０ａにおける電圧に達したときに、ロー状態をとる比較器出力信号４１６（すなわち、比較器４１４のリセット）を生じさせる。したがって、回路４００は、入力信号４０２の次の負ピークを検出する用意が整う。

入力信号４０２が電圧的に変化しているときに達成される、論理回路４１８の第１の動作モードでは、論理回路４１８は、論理回路出力ノード４１８ｂにおいて、定常（ＤＣ）ＰＤＲ信号（例えばロー状態）を発生させる。第１の動作モードでは、タイマ４２２は、変化する入力信号４０２によって引き起こされる比較器出力信号４１６の状態変化によって、反復的にリセットされ、論理回路出力ノード４１８ｂにおいて、断続的なロー状態を生じさせる。この動作モードでは、スイッチ４２６は、開いた状態に留まり、回路４００は、上で説明されたように動作する。

入力信号４０２が緩やかに変化しているとき、またはＤＣであるときに達成される、論理回路４１８の第２の動作モードでは、論理回路４１８は、出力ノード４１８ｂにおいて、ハイおよびロー状態を有するＰＤＲ信号（すなわちＰＤＲパルス）を発生させる。この動作モードでは、比較器４１４の出力は、時間的に大きく隔たった遷移を有するか、または遷移を有さず、それぞれ、タイマ４２２に大きく隔たったリセットを生じさせるか、またはリセットを生じさせない。例えば、タイマ４２２に適用されるリセットを生じさせないＤＣ入力信号４０２を選んだ場合、タイマ４２２は、所定の時間量の最終カウントまでカウントを行い、その時点で、タイマ４２２の出力４２２ａは遷移を生じ、パルス発生器４２４（例えば単安定マルチバイブレータ）に、論理回路出力ノード４１８ｂにおいて、ハイ状態ＰＤＲ信号（ＰＤＲパルス）を出力させる。

ＰＤＲ信号は、スイッチ制御ノード４２６ｃにおいて、スイッチ４２６によって受け取られる。ＰＤＲ信号がハイ状態にある時間中、すなわち、ＰＤＲパルス中、コンデンサ４１０は、スイッチ４２６によって入力信号４０２に結合され、（さもなければ電圧ドリフトを経験するであろう）コンデンサ４１０における電圧を、入力信号４０２の電圧と実質的に等しくさせ、したがって、閾値ノード４１０ａにおける電圧を入力信号４０２の電圧にさせる（すなわち、Ｖｉ−Ｖｃ＝０）。この状態が、比較器４１４のスイッチングを防止することは理解されよう。

ＰＤＲ信号は、ゲート４２０にも結合され、ＰＤＲ信号の状態に従って、強制的にタイマ４２２をリセットさせる。ＰＤＲパルスが終了した（すなわち、ノード４１８ｂにおける状態がその元の状態に戻った）とき、タイマ４２２は、再びカウントを行い、所定の時間の後、再びその最終カウントに達し、別のＰＤＲパルスが生成される。この構成を用いて、論理回路４１８は、入力信号４０２が一般に無変化であり続ける限り、断続的にＰＤＲパルスを発生させる。ＰＤＲパルスが、緩やかに変化する入力信号４０２のためにも生成され得ることは理解されよう。

論理回路４１８の第２の動作モードでは、ＰＤＲ信号がロー状態にある、すなわち、ＰＤＲパルスとＰＤＲパルスの間にある時間中、回路４００は、論理回路４１８の第１の動作モードで、上で説明されたように動作する。

論理回路４１８の上で説明された第２の動作モードにある場合、閾値ノード４１０ａにおける電圧が入力信号４０２の電圧から大きく逸脱することを許されない限り、比較器４１４の自己スイッチングは、減少または除去され、これは、ＰＤＲパルスを互いに十分近づけて発生させることによって達成されることができる。

回路４００の動作は、図２の回路１５０の動作と非常に類似しているが、しかし、入力信号の正ピークではなく負ピークに応答する。動作は、Ｖｃ−ＶｉがＶｉ−Ｖｃによって置き換えられた、図３および図４それぞれのグラフ１００、１２０から理解されることができよう。したがって、回路４００の動作は、本明細書ではこれ以上説明されない。

コンデンサがその他の回路構成要素と一緒に共通基板上に提供される上記および下記の実施形態（すなわち、集積コンデンサ）では、集積コンデンサは、外部雑音源から結合される雑音に対して、外部ディスクリートコンデンサよりも良い耐雑音障害性を提供する。さらに、低いコンデンサンス値（例えば１００ピコファラッド）を有するコンデンサが、使用されることができる。

ここで図１０を参照すると、グラフ５００は、時間を単位とする水平の目盛り５０２ａ〜５０２ｃと、電圧を単位とする垂直の目盛り５０１とを有する。緩やかに変化する入力信号５０４は、例えば、図８の回路３００が上で説明された第１の動作モードにあるようにするために十分短い周期を有する、図８の入力信号３０２ａに対応することができる。入力信号５０４は、代替として、図２の入力信号Ｖｉまたは図５の入力信号Ｖｉに対応することもできる。しかし、図１０の波形は、簡潔さのため、図８の回路に関連して説明される。第１の動作モードでは、ＰＤＲパルスは、論理回路３３８のパルス発生器出力ノード３４６ａにおいて生成されない。

保持コンデンサ電圧５０６ａ〜５０６ｃは、例えば、図８の第１の閾値ノード３２０ａが入力信号５０４の正ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。保持コンデンサ電圧５０８ａ、５０８ｂは、例えば、図８の第１の閾値ノード３２０ａが入力信号５０４の負ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。その他の時間、例えば、保持コンデンサ電圧５０６ａと５０８ａの間の時間におけるコンデンサ電圧は、入力信号５０４に追従することを理解されたい。

出力信号５１０は、例えば、図８の比較器出力信号３６０に対応することができる。出力信号５１０は、時間ｔ１ａ、ｔ３ａ、ｔ５ａにおいて、立ち下がりエッジ５１２ａ〜５１２ｃを有する。各立ち下がりエッジ５１２ａ〜５１２ｃは、保持コンデンサ電圧５０６ａ〜５０６ｃが入力信号５０４から所定量だけ逸脱する時間を表す。出力信号５１０は、時間ｔ２ａ、ｔ４ａにおいて、立ち上がりエッジ５１４ａ〜５１４ｂを有する。各立ち上がりエッジ５１４ａ〜５１４ｂは、保持コンデンサ電圧５０８ａ〜５０８ｂが入力信号５０４から所定量だけ逸脱する時間を表す。したがって、出力信号５１０は、入力信号５０４の正および負ピークを表すエッジと、入力信号５０４の周波数を表す周波数とを有する。

上で説明されたように、出力信号５１０の各エッジ５１２ａ〜５１２ｃ、５１４ａ〜５１４ｂにおいて、タイマ３４２（図８）は、リセットされ、新しいカウントを開始する。
期間Ｔ１ａａ〜Ｔ１ｃａは、出力信号５１０の個々の半周期の期間に対応する。期間Ｔ２ａａ〜Ｔ２ｃａは、タイマ３４２がその最終カウントまでカウントし、その時点で、ＰＤＲパルスが生成される時間に対応する。期間Ｔ１ａａ〜Ｔ１ｃａは、期間Ｔ２ａａ〜Ｔ２ｃａよりも短い。出力信号５１０のエッジ５１２ａ〜５１２ｃ、５１４ａ〜５１４ｂは、期間Ｔ２ａａ〜Ｔ２ｃａよりも短い期間Ｔ１ａａ〜Ｔ１ｃａによって隔てられるので、タイマ３４２は、出力信号５１０の別のエッジによってリセットされる前に、その最終カウントに達することはなく、したがって、ＰＤＲパルスは生成されない。

パルス５１６ａ〜５１６ｃは、例えば、図８のＰＤＲ（またはＣＤＲ）パルスに対応する。タイマ３４２が出力信号５１０のエッジによって時間ｔ２ａ、ｔ３ａ、ｔ４ａにおいてリセットされない場合に、それぞれ時間ｔ６ａ、ｔ７ａ、ｔ８ａにおいてパルスが発生する以外、パルスは発生しないことを示すために、パルス５１６ａ〜５１６ｃは、破線として示されている。

基本的に、入力信号５０４は、ＰＤＲパルス５１６ａ〜５１６ｃが発生しない第１の動作モードに回路を維持するのにかろうじて十分な高い周波数を有する。
ここで図１１を参照すると、グラフ５５０は、時間を単位とする水平の目盛り５５２ａ〜５５２ｃと、電圧を単位とする垂直の目盛り５５１とを有する。緩やかに変化する入力信号５５４は、例えば、図８の回路３００が上で説明された第２の動作モードにあるようにするために十分長い周期を有する、図８の入力信号３０２ａに対応することができる。第２の動作モードでは、ＰＤＲパルスが、論理回路３３８の論理回路出力ノード３３８ｂにおいて生成される。

保持コンデンサ電圧５５６ａ〜５５６ｃは、例えば、図８の第１の閾値ノード３２０ａが入力信号５５４の正ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。保持コンデンサ電圧５５８ａ、５５８ｂは、例えば、図８の第１の閾値ノード３２０ａが入力信号５０４の負ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。その他の時間、例えば、保持コンデンサ電圧５５６ａと５５８ａの間の時間におけるコンデンサ電圧は、入力信号５５４に追従することを理解されたい。

出力信号５６０は、例えば、図８の比較器出力信号３６０に対応することができる。出力信号５６０は、時間ｔ１ｂ、ｔ３ｂ、ｔ５ｂにおいて、立ち下がりエッジ５６２ａ〜５６２ｃを有する。各立ち下がりエッジ５６２ａ〜５６２ｃは、保持コンデンサ電圧５５６ａ〜５５６ｃが入力信号５５４から所定量だけ逸脱する時間を表す。出力信号５６０は、時間ｔ２ｂ、ｔ４ｂにおいて、立ち上がりエッジ５６４ａ〜５６４ｂを有する。各立ち上がりエッジ５６４ａ〜５６４ｂは、保持コンデンサ電圧５５８ａ〜５５８ｂが入力信号５５４から所定量だけ逸脱する時間を表す。したがって、出力信号５６０は、入力信号５５４の正および負ピークを表すエッジと、入力信号５５４の周波数を表す周波数とを有する。

上で説明されたように、出力信号５６０の各エッジ５６２ａ〜５６２ｃ、５６４ａ〜５６４ｂにおいて、タイマ３４２（図８）は、リセットされ、新しいカウントを開始する。期間Ｔ１ａｂ〜Ｔ１ｃｂは、出力信号５６０の個々の半周期の期間に対応する。期間Ｔ２ａｂ〜Ｔ２ｃｂは、タイマ３４２がその最終カウントまでカウントし、その時点で、ＰＤＲパルスが生成される時間に対応する。期間Ｔ１ａｂ〜Ｔ１ｃｂは、期間Ｔ２ａｂ〜Ｔ２ｃｂよりも長い。出力信号５６０のエッジ５６２ａ〜５６２ｃ、５６４ａ〜５６４ｂは、期間Ｔ２ａｂ〜Ｔ２ｃｂよりも長い期間Ｔ１ａｂ〜Ｔ１ｃｂによって隔てられるので、タイマ３４２は、出力信号５１０の別のエッジによってリセットされる前に、その最終カウントに達し、したがって、ＰＤＲパルス５６６ａ〜５６６ｃが生成される。

パルス５６６ａ〜５６６ｃは、例えば、図８のＰＤＲ（またはＣＤＲ）パルスに対応することができる。パルスがそれぞれ時間ｔ６ｂ、ｔ７ｂ、ｔ８ｂにおいて発生することを示すために、パルス５６６ａ〜５６６ｃは、実線として示されている。タイマ３４２は、時間ｔ１ｂ〜ｔ５ｂにおいて出力信号５６０のエッジによってリセットされる。

基本的に、入力信号５５４は、ＰＤＲパルス５６６ａ〜５６６ｃが発生する第２の動作モードに回路を維持するのに十分な低い周波数を有する。
上で説明されたように、ＰＤＲパルス５６６ａ〜５６６ｃは、コンデンサ、例えば、図８のコンデンサ３２０における電圧を、入力電圧、例えば、図８の入力ノード３０４ａにおける入力電圧に実質的に等しくさせるように作用する。したがって、ＰＤＲパルス５６６ａ〜５６６ｃは、ＰＤＲパルス５６６ａ〜５６６ｃが発生した時点においてすでに入力信号に追従しているコンデンサ電圧には影響を有さないことを理解されたい。しかし、これは一例に過ぎず、以下の図１２に示される別の例では、ＰＤＲパルスが、１つまたは複数の保持コンデンサ電圧５５６ａ〜５５６ｃおよび５５８ａ〜５５８ｂに関連する時点において発生し、望ましくない影響をもたらす。

ここで図１２を参照すると、グラフ６００は、時間を単位とする水平の目盛り６０２ａ〜６０２ｃと、電圧を単位とする垂直の目盛り６０１とを有する。緩やかに変化する入力信号６０４は、例えば、図８の回路３００が上で説明された第２の動作モードにあるようにするために十分長い周期を有する、図８の入力信号３０２ａに対応することができる。第２の動作モードでは、ＰＤＲパルスが、論理回路３３８の論理回路出力ノード３３８ｂにおいて生成される。

保持コンデンサ電圧６０６ａ〜６０６ｃは、例えば、図８の第１の閾値ノード３２０ａが入力信号６０４の正ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。保持コンデンサ電圧６０８ａ〜６０８ｂは、例えば、図８の第１の閾値ノード３２０ａが入力信号６０４の負ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。その他の時間、例えば、保持コンデンサ電圧６０６ａと６０８ａの間の時間におけるコンデンサ電圧は、入力信号６０４に追従することを理解されたい。

出力信号６１０は、例えば、図８の比較器出力信号３６０に対応することができる。出力信号６１０は、時間ｔ１ｃ、ｔ３ｃ、ｔ５ｃにおいて、立ち下がりエッジ６１２ａ〜６１２ｃを有する。各立ち下がりエッジ６１２ａ〜６１２ｃは、保持コンデンサ電圧６０６ａ〜６０６ｃが入力信号６０４から所定量だけ逸脱する時間を表す。出力信号６１０は、時間ｔ２ｃ、ｔ４ｃにおいて、それぞれ立ち上がりエッジ６１４ａ〜６１４ｂを有する。各立ち上がりエッジ６１４ａ〜６１４ｂは、保持コンデンサ電圧６０８ａ〜６０８ｂが入力信号６０４から所定量だけ逸脱する時間を表す。したがって、出力信号６１０は、入力信号６０４の正および負ピークを表すエッジと、入力信号６０４の周波数を表す周波数とを有する。

上で説明されたように、出力信号６１０の各エッジ６１２ａ〜６１２ｃ、６１４ａ〜６１４ｂにおいて、タイマ３４２（図８）は、リセットされ、新しいカウントを開始する。期間Ｔ１ａｃ〜Ｔ１ｃｃは、出力信号６１０の個々の半周期の期間に対応する。期間Ｔ２ａｃ〜Ｔ２ｃｃは、タイマ３４２がその最終カウントまでカウントし、その時点で、ＰＤＲパルスが生成される時間に対応する。期間Ｔ１ａｃ〜Ｔ１ｃｃは、期間Ｔ２ａｃ〜Ｔ２ｃｃよりも長い。出力信号６１０のエッジ６１２ａ〜６１２ｃ、６１４ａ〜６１４ｂは、期間Ｔ２ａｃ〜Ｔ２ｃｃよりも長い期間Ｔ１ａｃ〜Ｔ１ｃｃによって隔てられるので、タイマ３４２は、出力信号６１０の別のエッジによってリセットされる前に、その最終カウントに達し、したがって、ＰＤＲパルス６１８ａ〜６１８ｃが生成される。

パルス６１８ａ〜６１８ｃは、例えば、図８のＰＤＲ（またはＣＤＲ）パルスに対応することができる。パルスがそれぞれ時間ｔ６ｃ、ｔ７ｃ、ｔ８ｃにおいて発生することを示すために、パルス６１８ａ〜６１８ｃは、実線として示されている。タイマ３４２は、時間ｔ１ｃ〜ｔ５ｃにおいて出力信号６１０のエッジによってリセットされる。

基本的に、入力信号６０４は、ＰＤＲパルス６１８ａ〜６１８ｃが発生する第２の動作モードに回路を維持するのに十分な低い周波数を有する。
上で説明されたように、ＰＤＲパルス６１８ａ〜６１８ｃは、コンデンサ、例えば、図８のコンデンサ３２０における電圧を、入力電圧、例えば、図８の入力ノード３０４ａにおける入力電圧に実質的に等しくさせるように作用する。したがって、ＰＤＲパルス６１８ａ〜６１８ｃは、ＰＤＲパルス６１８ａ〜６１８ｃが発生した時点において入力信号に追従していない保持コンデンサ電圧６０８ａ、６０６ｂ、６０８ｂに影響を有することを理解されたい。

ＰＤＲパルス６１８ｂが発生するときのコンデンサ電圧６０６ｂを例として選ぶと、コンデンサ電圧６０６ｂは、入力信号６０４の電圧に一時的に等しくさせられる。ＰＤＲパルス６１８ｂが終了した後、コンデンサ電圧６０６ｂは、入力信号６０４から所定量だけ逸脱するまで再び保持され、その時点で、エッジ６１２ｂが出力信号６１０において発生することは、図８の回路３００についての説明から理解されよう。エッジ６１２ｂは、上で説明されたＰＤＲパルス６１８ｂのアクションによって遅延させられて、時間ｔ３ｃにおいて発生するが、さもなければ、時間ｔ７ｃまたはその付近で発生したであろう。そこで、エッジ６１６ａ、６１６ｂ、および６１７ａはさもなければ、それぞれエッジ６１４ａ、６１４ｂ、および６１２ｂの代わりに発生したであろう。

上の説明から、ＰＤＲパルス６１８ａ〜６１８ｃが保持時間中に、すなわち、保持コンデンサ電圧６０６ａ〜６０６ｃ、６０６ａ〜６０６ｂの時点に発生することを許容することは望ましくないことが理解されよう。図１３に示される回路は、この望ましくない挙動を克服するために使用されることができる。

図８と同じ要素は同じ参照符号を有するように示されている図１３をここで参照すると、回路６５０は、入力ノード６５２ａ〜６５２ｅと、出力ノード６５２ｆとを有する論理回路６５２を含む。（図１３の回路６５０と図１４のグラフ７００を参照すると、論理回路６５２は「第１の論理回路」として参照でき、論理回路３３８は「第２の論理回路」として参照できる。第２の論理回路３３８はスイッチ３５２、３５０からなるいわゆる「整流回路」を含む。出力ノード３３８ｂは「第２の論理回路出力ノード」として参照できる）。論理回路６５２は、入力ノード３０４ａにおける入力信号３０２ａ、Ｖｉ＋の傾斜と、反転入力ノード３０４ｂにおける反転入力信号３０２ｂ、Ｖｉ−の傾斜とを表す、論理回路出力信号（ＤＶ＿ＤＴ＿ｄｅｔ）を、論理回路出力ノード６５２ｆにおいて提供する。出力信号（ＤＶ＿ＤＴ＿ｄｅｔ）は、入力信号Ｖｉ＋、Ｖｉ−の正または負ピークに対応するゼロ傾斜が、入力信号Ｖｉ＋、Ｖｉ−のどちらかに検出されたときに、負のエッジを有する。入力信号Ｖｉ＋、Ｖｉ−の正または負のピークはそれぞれ閾値ノード３２０ａ、３２２ａのひとつに保持されている電圧に対応し、またそれぞれ、負または正のピークに達するコンデンサ３２０、３２２のひとつの電圧に対応し、さらにそれぞれ関連する保持時間の開始にゼロになるコンデンサ３２０、３２２のひとつの電圧の傾きに対応していることが理解されるべきである。出力信号（ＤＶ＿ＤＴ＿ｄｅｔ）は、第１または第２の閾値ノード３２０ａ、３２２ａにおける電圧が保持される間、ＬＯＷ状態を保持する。換言すれば、出力信号（ＤＶ＿ＤＴ＿ｄｅｔ）はＬＯＷ状態を保持し、その間、放電回路３１２がコンデンサ３２０を放電していないと同時に充電回路３０６はコンデンサ３２０を充電していない。また、出力信号（ＤＶ＿ＤＴ＿ｄｅｔ）は、ＬＯＷ状態を保持し、その間、放電回路３３２がコンデンサ３２２を放電していないと同時に充電回路３２６はコンデンサ３２２を充電していない。第１の論理回路６５２はポイントＡ−Ｄからの入力を受けるように接続されているので、上述したように、第１の論理回路６５２は充電回路３０６、３２６と放電回路３１２、３３２の状態に応答することは明らかであろう。第１または第２の閾値ノード３２０ａ、３２２ａにおける電圧が、関連する入力信号Ｖｉ＋、Ｖｉ−を再び追従し、出力比較器が、従って切り替わったとき、出力信号（ＤＶ＿ＤＴ＿ｄｅｔ）は、正のエッジを有する。

上で説明された挙動を達成するため、論理回路６５２は、示されるように直接に、または仲介レベルシフタ（図示されず）および／もしくは比較器（図示されず）を介して、１つまたは複数の増幅器３０８、３１４、３２８、３３４に結合される。その他の増幅器３１４、３２８、３３４の代表として増幅器３０８を選ぶと、充電回路３０６が、入力ノード３０４ａにおいて、入力信号Ｖｉ＋に追従するように動作しているとき、増幅器３０８は、入力信号Ｖｉ＋に関連し、第１の閾値ノード３２０ａにおけるコンデンサ電圧にも関連する出力電圧を有する。入力信号Ｖｉ＋の正ピークが到達され、第１の閾値ノード３２０ａにおける電圧が保持された後直ちに、充電回路３０６は、入力信号Ｖｉ＋に追従することを停止し、増幅器３０８は、開ループに入り、その結果、ノードＡにおいて負の電圧遷移を生じさせる。増幅器３１４は、同様に、入力信号Ｖｉ＋の負ピークが到達され、第１の閾値ノード３２０ａにおける電圧が保持された後直ちに、ノードＤにおいて正の電圧遷移を発生させる。これらの遷移は、論理回路６５２によって検出され、論理回路６５２は、両方の遷移に応答して、論理回路出力ノード６５２ｆにおいて、負のエッジを発生させる。

いくつかの実施形態では、論理回路６５２は、示されるように、４つの増幅器３０８、３１４、３２８、３３４のすべてに結合される。いくつかの実施形態では、論理回路は、２つの増幅器だけに、例えば、増幅器３０８および３１４に、または増幅器３２８および３３４に結合される。

ＤＶ＿ＤＴ＿ｄｅｔ信号は、入力信号Ｖｉ＋のゼロ傾斜の検出および反転入力信号Ｖｉ−のゼロ傾斜の検出に関連する期間以外は（すなわち、第１または第２の閾値ノードにおける電圧が保持される期間以外は）、タイマ３４２をリセット状態（すなわち、無カウント状態）に保つ。したがって、タイマ３４２は、ＤＶ＿ＤＴ＿ｄｅｔ信号の状態によってリセットされる。タイマ３４２のこのリセットは、図１２に関連して説明された望ましくない挙動を克服するのに有利である。タイマ３４２は、出力信号３６０、Ｖｏの遷移によっても、また例えば図８に関連して説明されたＰＤＲ信号の状態によってもリセットされる。

論理回路６５２の動作は、図１４に関連して以下でより詳細に説明される。
論理回路６５２は、図８の回路３００など、４つの増幅器を有する差動ピーク検出器回路に関連して示され、説明されたが、論理回路６５２に類似する論理回路が、図２および図５それぞれの回路５０、１５０に関連して使用されることもできることは理解されよう。この場合、論理回路６５２にどのような修正が必要とされるかは明らかであろう。

タイマ３５２をリセット状態に保つハイ状態を提供する論理回路６５２が、本明細書では説明されたが、その他の実施形態では、論理は反転されることができ、タイマ３５２は、代わりに、ＤＶ＿ＤＴ＿ｄｅｔ信号のロー状態によってリセット状態に保たれることもできることを理解されたい。

ここで図１４を参照すると、グラフ７００は、時間を単位とする水平の目盛り７０２ａ〜７０２ｄと、電圧を単位とする垂直の目盛り７０１とを有する。緩やかに変化する入力信号７０４は、例えば、図１３の入力信号３０２ａに対応することができる。緩やかに変化する入力信号（例えば、入力信号６０４、図１２）の存在下で第２の動作モードに入る（すなわち、ＰＤＲパルスを発生させる）、図８の回路３００とは異なり、図１３の回路６５０は、以下でより完全に説明される理由のため、緩やかに変化する入力信号７０４の存在下で第１の動作モードに留まる（すなわち、ＰＤＲパルスを発生させない）。図１２の入力信号６０４と入力信号７０４とは、上の比較において、匹敵する周波数を有する。

図１２に関連して上で説明されたように、コンデンサ３２０、３２２（図１３）における電圧が保持されている時間に、ＰＤＲパルスが発生するのを許容することは望ましくない。しかし、論理回路６５２（図１３）は、コンデンサ３２０、３２２（図１３）における電圧が保持されている時間に（すなわち、入力信号のピークが検出されている期間中）、ＰＤＲパルスが発生するのを防止する傾向にあることが、以下の説明から明らかになるであろう。

保持コンデンサ電圧７０６ａ〜７０６ｃは、例えば、図１３の第１の閾値ノード３２０ａが入力信号７０４の正ピーク値を保持するときの、第１の閾値ノード３２０ａにおける電圧に対応することができる。保持コンデンサ電圧７０８ａ〜７０８ｂは、例えば、図１３の第１の閾値ノード３２０ａが入力信号７０４の負ピーク値を保持するときの、閾値ノード３２０ａにおける電圧に対応することができる。その他の時間、例えば、保持コンデンサ電圧７０６ａと７０８ａの間の時間におけるコンデンサ電圧は、入力信号７０４に追従することを理解されたい。

出力信号７１０は、例えば、図１３の比較器出力信号３６０に対応することができる。出力信号７１０は、時間ｔ１ｄ、ｔ３ｄ、ｔ５ｄにおいて、立ち下がりエッジ７１２ａ〜７１２ｃを有する。各立ち下がりエッジ７１２ａ〜７１２ｃは、保持コンデンサ電圧７０６ａ〜７０６ｃが入力信号７０４から所定量だけ逸脱する時間を表す。出力信号７１０は、時間ｔ２ｄ、ｔ４ｄにおいて、それぞれ立ち上がりエッジ７１４ａ〜７１４ｂを有する。各立ち上がりエッジ７１４ａ〜７１４ｂは、保持コンデンサ電圧７０８ａ〜７０８ｂが入力信号７０４から所定量だけ逸脱する時間を表す。したがって、出力信号７１０は、入力信号７０４の正および負ピークを表すエッジと、入力信号７０４の周波数を表す周波数とを有する。

信号７２０は、図１３のＤＶ＿ＤＴ＿ｄｅｔ信号に対応する。信号７２０は、入力信号７０４の正および負ピーク７０１ａ〜７０１ｃ、７０３ａ、７０３ｂと一般に一致し、同期させられ、また保持コンデンサ電圧７０６ａ〜７０６ｃ、７０８ａ、７０８ｂが最初に保持される時間とも一般に一致し、同期させられる、時間ｔ９ｄ、ｔ１０ｄ、ｔ１１ｄ、ｔ１２ｄ、ｔ１３ｄにおいて、立ち下がりエッジ７２２ａ〜７２２ｅを有する。信号７２０は、入力信号７０４の正および負ピーク７０１ａ〜７０１ｃ、７０３ａ、７０３ｂと一般に同期させられ、また保持コンデンサ電圧７０６ａ〜７０６ｃ、７０８ａ、７０８ｂが最初にもはや保持されず、再び入力信号７０４に追従し始める時間にも一般に一致し、同期させられる、時間ｔ１ｄ、ｔ２ｄ、ｔ３ｄ、ｔ４ｄ、ｔ５ｄにおいて、立ち上がりエッジ７２４ａ〜７２４ｅを有する。

パルス７１８ａ〜７１８ｃは、例えば、図１３のＰＤＲ（またはＣＤＲ）パルスに対応することができる。パルス７１８ａ〜７１８ｃは、各時間ｔ６ｄ〜ｔ８ｄにおいて実際には発生しないが、出力信号７２０（ＤＶ＿ＤＴ＿ｄｅｔ）の動作が存在しないならば発生することを示すために、パルス７１８ａ〜７１８ｃは、破線として示されている。タイマ３４２（図１３）は、出力信号７２０（ＤＶ＿ＤＴ＿ｄｅｔ）の状態によってリセット状態に保たれ、その場合、ＰＤＲパルス７１８ａ〜７１８ｃは発生できないことを思い出されたい。

上で説明されたように、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０の各ハイ状態において、タイマ３４２（図１３）は、リセット状態に保たれる。したがって、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０がハイであるとき、カウンタ３４２はカウントを行わず、ＰＤＲパルスは生成されない。

期間Ｔ１ａｄ〜Ｔ１ｃｄは、保持コンデンサ電圧７０６ａ〜７０６ｃ、７０８ａ、７０８ｂが保持されている時間に一般に一致する、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０のロー期間に対応する。期間Ｔ２ａｄ〜Ｔ２ｃｄは、図１３の論理回路６５２の不在下でタイマ３４２がその終了カウントまでカウントする時間に対応し、その時点において、期間Ｔ２ａｄ〜Ｔ２ｃｄ中にハイになるＤＶ＿ＤＴ＿ｄｅｔ信号７２０の動作が存在しないならば、ＰＤＲパルス７１８ａ〜７１８ｃが生成されて、タイマ３４２をリセット状態に保つ。

上で説明されたように、ＰＤＲパルス７１８ａ〜７１８ｃは、コンデンサ、例えば、図１３のコンデンサ３２０、３２２における電圧を、入力電圧、例えば、図１３の入力ノード３０４ａ、３０４ｂにおけるそれぞれの入力電圧に実質的に等しくさせるように作用する。しかし、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０は、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０のハイ状態中ずっと、タイマ３４２をリセット状態に保つので、タイマ３４２は、保持コンデンサ電圧７０６ａ〜７０６ｃ、７０８ａ、７０８ｂが保持状態にある時間に対応する、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０がロー状態にある時間中だけカウントを行うことができる。

図１３の論理回路６５２は、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０を提供することによって、図１２に関連して上で説明された望ましくない挙動を克服することができる。ＤＶ＿ＤＴ＿ｄｅｔ信号７２０は、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０がロー状態にあるときだけ、ＰＤＲパルスが発生するのを許容し、ＤＶ＿ＤＴ＿ｄｅｔ信号７２０のロー状態は、ロー状態中にカウンタ３４２がその所望のカウント値に達するのに十分な持続期間を有する。基本的に、ＰＤＲパルス７１８ａ〜７１８ｃは、保持時間中にだけ、すなわち、示されたものよりも実質的に低い周波数を有する入力信号７０４についての保持コンデンサ電圧７０６ａ〜７０６ｃ、７０８ａ〜７０８ｂの時間中にだけ、発生することができる。

タイマ３４２（図１３）によって提供される持続期間（すなわち、カウント速度および所望最終カウント）は、コンデンサ３２０、３２２（図１３）における電圧ドリフトに従って選択されることを理解されたい。図１２を図１４と比較すると、タイマ３４２の最終カウントは、図１２では期間Ｔ２ａｃ〜Ｔ２ｃｃに対応し、図１４では期間Ｔ２ａｄ〜Ｔ２ｃｄに対応する。したがって、図１２に関連して上で説明された望ましくない挙動を図１３の回路が示すためには、期間Ｔ１ａｄ〜Ｔ１ｃｄが長い、すなわち、Ｔ２ａｄ〜Ｔ２ｃｄと同じくらい長いことが必要である。この状態は、入力信号７０４が示されるよりも緩やかに変化する場合にのみ発生する。したがって、図１３の回路６５０は、望ましくない挙動（例えば図１２）が出現する前に、図８の回路３００よりも実質的に低い入力信号周波数で動作することができる。１つの特定の構成では、回路６５０は、図８の回路３００よりも１０倍低い入力信号周波数で動作することができる。

本明細書で引用されたすべての参考文献は、参照によりそのすべてが本明細書に組み込まれる。
本発明の好ましい実施形態を説明してきたが、それらの概念を組み込んだその他の実施形態も使用され得ることは、当業者には今では明らかであろう。したがって、これらの実施形態は、開示された実施形態に限定されるべきではなく、添付の特許請求の範囲の主旨および範囲によってのみ限定されると思われる。

従来技術の回路のブロック図である。 本発明による、入力信号の正のピークを検出できる回路のブロック図である。 図２の回路の動作の詳細を示すグラフである。 図２の回路の動作のさらなる詳細を示すグラフである。 本発明のさらなる実施形態による、入力信号の正および負のピークを検出できる回路のブロック図である。 図５の回路の動作の詳細を示すグラフである。 図５の回路の動作のさらなる詳細を示すグラフである。 本発明のさらなる実施形態による、入力信号の正および負のピークを検出できる回路のブロック図である。 本発明による、入力信号の負のピークを検出できる回路のブロック図である。 図２、図５、および図８の回路のさらなる動作の詳細を示すグラフである。 図２、図５、および図８の回路のまたさらなる動作の詳細を示すグラフである。 図２、図５、および図８の回路のまたさらなる動作の詳細を示すグラフである。 本発明のまたさらなる実施形態による、入力信号の正および負のピークを検出できる回路のブロック図である。 図１４の回路の動作の詳細を示すグラフである。

Claims (52)

1. 閾値ノードを有するコンデンサと、
   入力信号を受け取る充電回路入力ノードと、前記閾値ノードに結合される充電回路出力ノードとを有し、前記コンデンサを前記入力信号の正ピークに従った電圧まで充電するために、前記充電回路出力ノードにおいて、充電信号を提供するように適合される充電回路と、
   入力信号を受け取る放電回路入力ノードと、前記閾値ノードに結合される放電回路出力ノードとを有し、前記コンデンサを前記入力信号の負ピークに従った電圧まで放電するために、前記放電回路出力ノードにおいて、放電信号を提供するように適合される放電回路と、のうちの選択されたひとつと、
   前記閾値ノードに結合される第１の比較器入力ノードと、前記充電回路と前記放電回路のうちの前記選択されたひとつの前記入力ノードに結合される第２の比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器と、
   前記比較器出力ノードに結合される論理回路入力ノードと、前記比較器出力信号が遷移を行わない所定の期間に応じて論理回路出力信号が提供される論理回路出力ノードとを有する論理回路と、
   前記閾値ノードに結合される第１のスイッチノードと、前記充電回路入力ノードと前記放電回路入力ノードのうちの前記選択されたひとつに結合される第２のスイッチノードと、前記論理回路出力ノードに結合されるスイッチ制御ノードとを有するスイッチと、を備える回路。
2. 前記スイッチは、前記論理回路出力信号に応じて、前記コンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合される、請求項１に記載の回路。
3. 前記論理回路は、
   タイマ信号を発生させるタイマと、
   前記タイマに結合され、前記タイマ信号に応じて前記論理回路出力信号に関連するパルスを発生させるパルス発生器と、を備える、請求項１に記載の回路。
4. 前記パルス発生器は、単安定マルチバイブレータを備える、請求項３に記載の回路。
5. 前記所定の期間は、前記入力信号の変化率に従って選択される、請求項１に記載の回路。
6. 前記コンデンサと、前記充電回路と前記放電回路のうちの前記選択されたひとつと、前記比較器と、前記論理回路と、前記スイッチとが、共通基板上に設けられる、請求項１に記載の回路。
7. 鉄物体の運動に応答して、前記比較器出力信号を提供するように適合される、請求項１に記載の回路。
8. 磁石の運動に応答して、前記比較器出力信号を提供するように適合される、請求項１に記載の回路。
9. 前記比較器出力ノードに結合される遅延モジュール入力ノードと、遅延モジュール出力ノードとを有する遅延モジュールと、
   前記遅延モジュール出力ノードに結合されるパルス発生器入力ノードと、パルス発生器出力ノードとを有するパルス発生器と、
   電流源出力ノードを有する電流源と、
   前記閾値ノードに結合される第１のレベルシフトスイッチノードと、前記電流源出力ノードに結合される第２のレベルシフトスイッチノードと、前記パルス発生器出力ノードに結合されるレベルシフトスイッチ制御ノードとを有するレベルシフトスイッチと、をさらに含む、請求項１に記載の回路。
10. 閾値ノードを有するコンデンサと、
    入力信号を受け取る充電回路入力ノードと、前記閾値ノードに結合される充電回路出力ノードと、動作可能ノードとを有する充電回路と、
    前記入力信号を受け取る放電回路入力ノードと、前記閾値ノードに結合される放電回路出力ノードと、反転動作可能入力ノードとを有する放電回路とを備え、
    前記充電回路は、前記コンデンサを前記入力信号の正ピークに従った電圧まで充電するために、前記充電回路出力ノードにおいて、充電信号を提供するように適合され、前記放電回路は、前記コンデンサを前記入力信号の負ピークに従った電圧まで放電するために、前記放電回路出力ノードにおいて、放電信号を提供するように適合される、充電／放電回路と、
    前記閾値ノードに結合される第１の比較器入力ノードと、前記充電および放電回路入力ノードに結合される第２の比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器と、
    前記比較器出力ノードに結合される論理回路入力ノードと、前記動作可能入力ノードおよび前記反転動作可能入力ノードに結合される論理回路出力ノードとを有し、第１の論理回路出力信号と第２の論理回路出力信号のうちの選択されたひとつは、前記論理回路出力ノードにおいて、前記比較器出力信号が出力信号遷移を有さない所定の期間に応じて提供される、論理回路と、
    を備える回路。
11. 前記第１の論理回路出力信号は、前記比較器出力信号に関連付けられ、前記第２の論理回路出力信号は、パルス信号である、請求項１０に記載の回路。
12. 前記充電／放電回路は、前記論理回路出力信号に応じて、前記コンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合される、請求項１０に記載の回路。
13. 前記論理回路は、
    タイマ信号を発生させるタイマと、
    前記タイマに結合され、前記タイマ信号に応じてＰＤＲパルスを発生させる出力ノードを有するパルス発生器と、を備える、請求項１０に記載の回路。
14. 前記動作可能ノードおよび前記反転動作可能ノードに結合される第１の転流回路ノードと、前記比較器出力ノードに結合される第２の転流回路ノードと、前記パルス発生器出力ノードに結合される第３の転流回路ノードとを有する転流回路をさらに含む、請求項１３に記載の回路。
15. 前記パルス発生器は、単安定マルチバイブレータを備える、請求項１３に記載の回路。
16. 所定の期間は、前記入力信号の変化率に従って選択される、請求項１０に記載の回路。
17. 前記コンデンサと、前記充電回路と、前記放電回路と、前記比較器と、前記論理回路とは、共通基板上に設けられる、請求項１０に記載の回路。
18. 鉄物体の運動に応答して、前記比較器出力信号を提供するように適合される、請求項１０に記載の回路。
19. 磁石の運動に応答して、前記比較器出力信号を提供するように適合される、請求項１０に記載の回路。
20. 第１の閾値ノードを有する第１のコンデンサと、
    第２の閾値ノードを有する第２のコンデンサと、
    入力信号と反転入力信号を受け取る少なくとも２つの充電／放電回路入力ノードと、前記第１の閾値ノードと前記第２の閾値ノードにそれぞれ結合される少なくとも２つの充電／放電回路出力ノードと、動作可能／動作不能ノードとを有し、前記第１のコンデンサを前記入力信号の正ピークに従った電圧まで充電するために、また前記第２のコンデンサを前記反転入力信号の正ピークに従った電圧まで充電するために、前記少なくとも２つの充電／放電回路出力ノードにおいて、充電信号を提供するように適合され、前記第１のコンデンサを前記入力信号の負ピークに従った電圧まで放電するために、また前記第２のコンデンサを前記反転入力信号の負ピークに従った電圧まで放電するために、前記少なくとも２つの充電／放電回路出力ノードにおいて、放電信号を提供するように適合される充電／放電回路と、
    前記第１および第２の閾値ノードに結合される第１の差動比較器入力ノードと、前記少なくとも２つの充電／放電回路入力ノードのそれぞれ一方に結合される第２の差動比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器と、
    前記比較器出力ノードに結合される論理回路入力ノードと、前記動作可能／動作不能ノードに結合される論理回路出力ノードとを有し、第１の論理回路出力信号と第２の論理回路出力信号のうちの選択されたひとつが、前記論理回路出力ノードにおいて、前記比較器出力信号が出力信号遷移を有さない所定の期間に応じて提供される論理回路と、を備える回路。
21. 前記第１の論理回路出力信号は、前記比較器出力信号に関連付けられ、前記第２の論理回路出力信号は、パルス信号である、請求項２０に記載の回路。
22. 前記充電／放電回路は、
    前記入力信号を受け取る第１の充電回路入力ノードと、前記第１の閾値ノードに結合される第１の充電回路出力ノードと、前記論理回路出力ノードに結合される第１の充電回路動作可能入力ノードとを有する第１の充電回路と、
    前記入力信号を受け取る第１の放電回路入力ノードと、前記第１の閾値ノードに結合される第１の放電回路出力ノードと、前記論理回路出力ノードに結合される第１の放電回路反転動作可能入力ノードとを有する第１の放電回路と、
    前記反転入力信号を受け取る第２の充電回路入力ノードと、前記第２の閾値ノードに結合される第２の充電回路出力ノードと、前記論理回路出力ノードに結合される第２の充電回路反転動作可能入力ノードとを有する第２の充電回路と、
    前記反転入力信号を受け取る第２の放電回路入力ノードと、前記第２の閾値ノードに結合される第２の放電回路出力ノードと、前記論理回路出力ノードに結合される第２の放電回路動作可能入力ノードとを有する第２の放電回路と、を備え、前記第１の充電回路は、前記第１のコンデンサを前記入力信号の正ピークに従った電圧まで充電するために、前記第１の充電回路出力ノードにおいて、第１の充電信号を提供するように適合され、前記第１の放電回路は、前記第１のコンデンサを前記入力信号の負ピークに従った電圧まで放電するために、前記第１の放電回路出力ノードにおいて、第１の放電信号を提供するように適合され、前記第２の充電回路は、前記第２のコンデンサを前記反転入力信号の前記正ピークに従った電圧まで充電するために、前記第２の充電回路出力ノードにおいて、第２の充電信号を提供するように適合され、前記第２の放電回路は、前記第２のコンデンサを前記反転入力信号の前記負ピークに従った電圧まで放電するために、前記第２の放電回路出力ノードにおいて、第２の放電信号を提供するように適合される、
    請求項２０に記載の回路。
23. 前記充電／放電回路は、前記論理回路出力信号に応じて、前記第１のコンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせ、前記第２のコンデンサにおける電圧を前記反転入力信号に従った電圧と実質的に等しくさせるように適合される、請求項２０に記載の回路。
24. 前記論理回路は、
    タイマ信号を発生させるタイマと、
    前記タイマに結合され、前記タイマ信号に応じて前記論理回路出力信号に関連するパルスを発生させるパルス発生器と、を備える、請求項２０に記載の回路。
25. 前記パルス発生器は、単安定マルチバイブレータを備える、請求項２４に記載の回路。
26. 前記第１および第２の充電回路動作可能および反転動作可能ノードにそれぞれ結合され、また前記第１および第２の放電回路反転動作可能および動作可能ノードにそれぞれ結合される第１の転流回路ノードと、前記比較器出力ノードに結合される第２の転流回路ノードと、前記パルス発生器出力ノードに結合される第３の転流回路ノードとを有する転流回路をさらに含む、請求項２０に記載の回路。
27. 所定の期間は、前記入力信号の変化率に従って選択される、請求項２０に記載の回路。
28. 前記コンデンサと、前記充電回路と、前記放電回路と、前記比較器と、前記論理回路とが、共通基板上に設けられる、請求項２０に記載の回路。
29. 鉄物体の運動に応答して、前記比較器出力信号を提供するように適合される、請求項２０に記載の回路。
30. 磁石の運動に応答して、前記比較器出力信号を提供するように適合される、請求項２０に記載の回路。
31. 閾値ノードを有するコンデンサと、前記コンデンサを充電する充電回路と、前記コンデンサを放電する放電回路を備え、入力信号に追従し、前記入力信号の正および負のピークに従って前記閾値ノードにおける各コンデンサ電圧を保持するように構成され、前記入力信号の前記正および負のピークに従って出力信号が提供される出力ノードを有する追跡および保持回路と、
    前記放電回路により前記コンデンサを放電していないと同時に前記充電回路により前記コンデンサを充電していないことを表す遷移を有する論理回路出力ノードに第１の論理回路出力信号を提供するように構成され、前記追跡および保持回路を制御するように構成される第１の論理回路と、
    を備え、
    前記充電回路は、
    入力信号を受け取る充電回路入力ノードと、前記閾値ノードに結合される充電回路出力ノードとを有し、前記コンデンサを前記入力信号の正ピークに従ったコンデンサ正ピーク電圧まで充電するために、前記充電回路出力ノードにおいて、充電信号を提供するように適合され、前記コンデンサ正ピーク電圧の傾斜を表す充電回路傾斜信号が生成される充電回路傾斜ノードを含み、
    前記放電回路は、
    入力信号を受け取る放電回路入力ノードと、前記閾値ノードに結合される放電回路出力ノードとを有し、前記コンデンサを前記入力信号の負ピークに従ったコンデンサ負ピーク電圧まで放電するために、前記放電回路出力ノードにおいて、放電信号を提供するように適合され、前記コンデンサ負ピーク電圧の傾斜を表す放電回路傾斜信号が生成される放電回路傾斜ノードを含み、
    前記回路はさらに、前記閾値ノードに結合される第１の比較器入力ノードと、前記充電回路または前記放電回路の前記少なくともひとつの前記入力ノードに結合される第２の比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器を備え、
    前記第１の論理回路出力ノードに結合される第２の論理回路入力ノードと、前記比較器出力信号が遷移を行わない所定の期間を表す第２の論理回路ＰＤＲ信号が提供される第２の論理回路ＰＤＲ出力ノードとを有する第２の論理回路をさらに備える、
    回路。
32. 前記閾値ノードに結合される第１のスイッチノードと、前記入力信号に結合される第２のスイッチノードと、前記第２の論理回路ＰＤＲノードに結合されるスイッチ制御ノードとを有するスイッチをさらに備える、請求項３１に記載の回路。
33. 前記スイッチが、前記第２の論理回路ＰＤＲ信号に応じて、前記コンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合される、請求項３２に記載の回路。
34. 前記追跡および保持回路に結合される第１の転流回路ノードと、前記比較器出力ノードに結合される第２の転流回路ノードと、前記第２の論理回路ＰＤＲ信号を受信するように結合される第３の転流回路ノードとを有する転流回路をさらに含む、請求項３１に記載の回路。
35. 前記転流回路は、前記第２の論理回路ＰＤＲ信号に応じて、前記コンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合される、請求項３４に記載の回路。
36. 前記第２の論理回路は、
    タイマ信号を発生させるタイマと、
    前記タイマに結合され、前記タイマ信号に応じて前記第２の論理回路ＰＤＲ信号に関連するパルスを発生させるパルス発生器と、を備える、請求項３１に記載の回路。
37. 前記コンデンサと、前記追跡および保持回路、前記第１の論理回路、または前記第２の論理回路のうちの少なくとも１つとが、共通基板上に設けられる、請求項３１に記載の回路。
38. 閾値ノードを有するコンデンサと、
    入力信号を受け取る充電回路入力ノードと、前記閾値ノードに結合される充電回路出力ノードとを有し、前記コンデンサを前記入力信号の正ピークに従ったコンデンサ正ピーク電圧まで充電するために、前記充電回路出力ノードにおいて、充電信号を提供するように適合され、前記コンデンサ正ピーク電圧の傾斜を表す充電回路傾斜信号が提供される充電回路傾斜ノードをさらに有する充電回路と、または
    前記入力信号を受け取る放電回路入力ノードと、前記閾値ノードに結合される放電回路出力ノードとを有し、前記コンデンサを前記入力信号の負ピークに従ったコンデンサ負ピーク電圧まで放電するために、前記放電回路出力ノードにおいて、放電信号を提供するように適合され、前記コンデンサ負ピーク電圧の傾斜を表す放電回路傾斜信号が提供される放電回路傾斜ノードをさらに有する放電回路と、のうちの少なくともひとつと、
    前記閾値ノードに結合される第１の比較器入力ノードと、前記充電回路または前記放電回路の前記少なくともひとつの前記入力ノードに結合される第２の比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器と、
    前記充電回路傾斜ノードまたは前記放電回路傾斜ノードの少なくともひとつに結合される少なくとも１つの第１の論理回路入力ノードと、前記コンデンサ正ピーク電圧または前記コンデンサ負ピーク電圧の少なくともひとつの傾斜を表す第１の論理回路出力信号が提供される第１の論理回路出力ノードとを有する第１の論理回路と、
    前記比較器出力ノードに結合される第２の論理回路入力ノードと、前記第１の論理回路ＰＤＲノードに結合される別の第２の論理回路入力ノードと、前記比較器出力信号が遷移を行わない所定の期間を表し、さらに前記コンデンサ正ピーク電圧または前記コンデンサ負ピーク電圧の前記少なくともひとつが近似的にゼロに等しい傾斜を有する所定の期間に応じた第２の論理回路ＰＤＲ信号が提供される第２の論理回路出力ノードとを有する第２の論理回路と、
    を備える回路。
39. 前記閾値ノードに結合される第１のスイッチノードと、前記入力信号に結合される第２のスイッチノードと、前記第２の論理回路ＰＤＲノードに結合されるスイッチ制御ノードとを有するスイッチを備える、請求項３８に記載の回路。
40. 前記スイッチは、前記第２の論理回路ＰＤＲ信号に応じて、前記コンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合される、請求項３９に記載の回路。
41. 前記第２の論理回路は転流回路を含み、前記転流回路は前記充電回路または前記放電回路の前記少なくともひとつに結合される第１の転流回路ノードと、前記比較器出力ノードに結合される第２の転流回路ノードと、前記第２の論理回路ＰＤＲ信号を受信するために結合される第３の転流回路ノードとを含む、請求項３８に記載の回路。
42. 前記転流回路が、前記第２の論理回路ＰＤＲ信号に応じて、前記コンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合される、請求項４１に記載の回路。
43. 前記第２の論理回路は、
    タイマ信号を発生させるタイマと、
    前記タイマに結合され、前記タイマ信号に応じて前記第２の論理回路ＰＤＲ信号に関連するパルスを発生させるパルス発生器と、を備える、請求項３８に記載の回路。
44. 前記コンデンサと、前記充電回路および前記放電回路、前記比較器、前記第１の論理回路、ならびに前記第２の論理回路のうちの少なくとも１つとが、共通基板上に設けられる、請求項３８に記載の回路。
45. 第１の閾値ノードを有する第１のコンデンサと、
    第２の閾値ノードを有する第２のコンデンサと、
    入力信号と反転入力信号を受け取る少なくとも２つの充電／放電回路入力ノードと、前記第１の閾値ノードと前記第２の閾値ノードにそれぞれ結合される少なくとも２つの充電／放電回路出力ノードと、動作可能／動作不能ノードとを有し、前記第１のコンデンサを前記入力信号の正ピークに従った第１のコンデンサ正ピーク電圧まで充電するために、また前記第２のコンデンサを前記反転入力信号の正ピークに従った第２のコンデンサ正ピーク電圧まで充電するために、前記少なくとも２つの充電／放電回路出力ノードにおいて、充電信号を提供するように適合され、前記第１のコンデンサを前記入力信号の負ピークに従った第１のコンデンサ負ピーク電圧まで放電するために、また前記第２のコンデンサを前記反転入力信号の第２のコンデンサ負ピークに従った負ピーク電圧まで放電するために、前記少なくとも２つの充電／放電回路出力ノードにおいて、放電信号を提供するように適合され、前記第１のコンデンサ正ピーク電圧、前記第２のコンデンサ正ピーク電圧、前記第１のコンデンサ負ピーク電圧、または前記第２のコンデンサ負ピーク電圧のうちの少なくとも１つの傾斜を表す少なくとも１つの充電／放電回路傾斜信号がそれぞれ提供される少なくとも１つの充電／放電回路傾斜ノードをさらに有する充電／放電回路と、
    前記第１および第２の閾値ノードに結合される第１の差動比較器入力ノードと、前記少なくとも２つの充電／放電回路入力ノードのひとつに結合される第２の差動比較器入力ノードと、比較器出力信号が提供される比較器出力ノードとを有する比較器と、
    前記少なくとも１つの充電／放電回路傾斜ノードに結合される少なくとも１つの第１の論理回路入力ノードを有し、第１の論理回路出力信号は、前記第１のコンデンサ正ピーク電圧、前記第２のコンデンサ正ピーク電圧、前記第１のコンデンサ負ピーク電圧、または前記第２のコンデンサ負ピーク電圧のうちの少なくとも１つの傾斜に応じて提供される第１の論理回路出力ノードを有する第１の論理回路と、
    前記比較器ＰＤＲノードに結合される第２の論理回路入力ノードと、前記第１の論理回路出力ノードに結合される別の第２の論理回路入力ノードと、動作可能／動作不能ノードに結合される第２の論理回路ＰＤＲノードとを有し、第２の論理回路ＰＤＲ信号が、前記比較器出力信号が遷移を行わない所定の期間を示し、さらに前記第１のコンデンサ正ピーク電圧、前記第２のコンデンサ正ピーク電圧、前記第１のコンデンサ負ピーク電圧、または前記第２のコンデンサ負ピーク電圧のうちの少なくとも１つが近似的にゼロに等しい傾斜を有する所定の期間を示す、前記第２の論理回路出力ノードにおいて提供される、第２の論理回路と、
    を備える回路。
46. 前記充電／放電回路は、
    前記入力信号を受け取る第１の充電回路入力ノードと、前記第１の閾値ノードに結合される第１の充電回路出力ノードと、前記第２の論理回路出力ノードに結合される第１の充電回路動作可能入力ノードとを有する第１の充電回路と、
    前記入力信号を受け取る第１の放電回路入力ノードと、前記第１の閾値ノードに結合される第１の放電回路出力ノードと、前記第２の論理回路出力ノードに結合される第１の放電回路反転動作可能入力ノードとを有する第１の放電回路と、
    前記反転入力信号を受け取る第２の充電回路入力ノードと、前記第２の閾値ノードに結合される第２の充電回路出力ノードと、前記第２の論理回路出力ノードに結合される第２の充電回路反転動作可能入力ノードとを有する第２の充電回路と、
    前記反転入力信号を受け取る第２の放電回路入力ノードと、前記第２の閾値ノードに結合される第２の放電回路出力ノードと、前記第２の論理回路出力ノードに結合される第２の放電回路動作可能入力ノードとを有する第２の放電回路と、を備え、
    前記第１の充電回路は、前記第１のコンデンサを充電するために、前記第１の充電回路出力ノードにおいて、第１の充電信号を提供するように適合され、前記第１の放電回路は、前記第１のコンデンサを放電するために、前記第１の放電回路出力ノードにおいて、第１の放電信号を提供するように適合され、前記第２の充電回路は、前記第２のコンデンサを充電するために、前記第２の充電回路出力ノードにおいて、第２の充電信号を提供するように適合され、前記第２の放電回路は、前記第２のコンデンサを放電するために、前記第２の放電回路出力ノードにおいて、第２の放電信号を提供するように適合される、請求項４５に記載の回路。
47. 前記充電／放電回路は、前記第２の論理回路ＰＤＲ信号に応じて、前記第１のコンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせ、前記第２のコンデンサにおける電圧を前記反転入力信号に従った電圧と実質的に等しくさせるように適合される、請求項４５に記載の回路。
48. 前記第２の論理回路は、
    タイマ信号を発生させるタイマと、
    前記タイマに結合され、前記タイマ信号に応じて前記第２の論理回路ＰＤＲ信号に関連するパルスを発生させるパルス発生器と、を備える、請求項４５に記載の回路。
49. 前記第２の論理回路は、前記動作可能／動作不能ノードに結合される第１の転流回路ノードと、前記比較器出力ノードに結合される第２の転流回路ノードと、前記第２の論理回路ＰＤＲノードに結合される第３の転流回路ノードとを有する転流回路をさらに含む、請求項４５に記載の回路。
50. 前記転流回路は、前記第２の論理回路ＰＤＲ信号に応じて、前記第１のコンデンサにおける電圧を前記入力信号に従った電圧と実質的に等しくさせるように適合され、前記転流回路はさらに、前記第２の論理回路ＰＤＲ信号に応じて、前記第２のコンデンサにおける電圧を前記反転入力信号に従った電圧と実質的に等しくさせるように適合される、請求項４９に記載の回路。
51. 前記第１のコンデンサと、前記第２のコンデンサと、前記充電／放電回路、前記比較器、前記第１の論理回路、前記第２の論理回路、または前記転流回路のうちの少なくとも１つとは、共通基板上に設けられる、請求項４９に記載の回路。
52. 前記第１のコンデンサと、前記第２のコンデンサと、前記充電／放電回路、前記比較器、前記第１の論理回路、または前記第２の論理回路のうちの少なくとも１つとは、共通基板上に設けられる、請求項４５に記載の回路。

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