JPH1144554A - 通過磁気物体を検出する方法および装置 - Google Patents

通過磁気物体を検出する方法および装置

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JPH1144554A JP10118956A JP11895698A JPH1144554A JP H1144554 A JPH1144554 A JP H1144554A JP 10118956 A JP10118956 A JP 10118956A JP 11895698 A JP11895698 A JP 11895698A JP H1144554 A JPH1144554 A JP H1144554A
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Abstract

(57)【要約】 【課題】 遷移が明確な接近点と後退点とに正確に対応
する２進出力電圧を生じる近接検出器を提供する。 【解決手段】 周囲の磁界を検知して磁界に比例する電
圧Ｖsigを生成する初期ステップを含み、Ｖsigのピーク
ツーピーク電圧の百分比として閾値電圧が生成され、Ｖ
sigが閾値電圧を越えるように上昇する時１つの２進レ
ベルとなりＶsigが閾値電圧より低下する時は別の２進
レベルとなる近接検出器出力電圧を生成することを含む
通過磁気物体の検出方法。Ｖsigのピーク電圧で生じる
変化に応答してＶsigのピークツーピーク電圧の百分比
を所定の許容差内に維持するように、閾値電圧が周期的
に更新される。Ｖsigが閾値電圧を越える時、閾値電圧
は、Ｖsigのピークツーピーク電圧の第１の百分比に対
応する第１のレベルにあり、閾値電圧より低い時は第２
の百分比に対応する第２のレベルにある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ホール電圧ピーク
ツーピーク・パーセント閾値検出器を含む近接検出器に
関し、特に隣接して回転する鉄の歯車の歯の前縁部と後
縁部を検出することが可能である鉄歯車歯ホールトラン
スデューサその他の磁界／電圧トランスデューサに関
し、更にホール電圧のピークツーピーク振幅に適合する
検出閾値を持つ如きホール・センサに関する。
【０００２】
【従来の技術】本文に用いられる用語「磁気」は、周囲
の磁界を変化させようとする低磁気抵抗を持つ磁化物
体、強磁性体および他の物体に適用する。１９９５年８
月１５日発行の米国特許第５，４４２，２８３号には、
歯車歯の立上がり縁部と立下がり縁部とを検出すること
が可能であるホール電圧勾配付勢型検出器またはピーク
照合検出器を含む近接検出器が記載されている。当該検
出器は、ホール電圧の勾配を追跡して、反対方向の後続
するホール／電圧勾配の開始を示すパルス信号を生じる
前に次のピーク電圧を暫時保持するための回路を含む。
ホール電圧保持回路は、パルス出力信号を提供するコン
パレータの誤ったトリッピングを防止するため、コンデ
ンサからあるいはコンデンサに対して電荷を制御可能に
漏洩させるコンデンサ／回路手段を含んでいる。コンデ
ンサの保持電圧は、こうして、歯車歯の通過速度が低く
なるに伴い精度保持の喪失の増加を招く垂下を有し、従
って、検出器は、正確な検出が可能な最小歯車歯速度を
有する。
【０００３】周囲の磁界における変化と、磁気物体の通
過により生じるトランスデューサ電圧における対応変化
とは変動する傾向を有する。従来技術の大半のかかる近
接検出器は、通過物体の接近を示す高い２進出力電圧を
生じ、物体が検出器から後退する時は低い２進電圧を生
じる。検出器出力電圧の低から高への遷移は、典型的
に、トランスデューサ電圧が固定された内部閾値電圧基
準に等しくなる時を決定し、あるいは上記の勾配付勢型
検出器またはピーク照合検出器の場合には、トランスデ
ューサ電圧がちょうど生じた時および信号電圧がピーク
値から所定の増分電圧だけ低下する時を決定するコンパ
レータによってトリガーされる。
【０００４】固定された閾値電圧を持つ従来技術の近接
検出器は、トランスデューサ電圧の振幅における変化が
ある時、トランスデューサ電圧波形における異なる場所
に対応する低ないし高（あるいは、高から低）の出力電
圧を生じる。トランスデューサ電圧振幅におけるこのよ
うな変化の根源は数多い。例えば、歯車歯（物体）は、
歯ごとに異なる強磁性と、歯車の偏心により生じるトラ
ンスデューサに対する歯車歯の間隔（空隙）における波
動変化を有する。また、温度における変化は、空隙寸法
と、トランスデューサおよびトランスデューサ電圧増幅
器の感度とに変化を生じ得る。更に、近接検出器におけ
る磁界／電圧トランスデューサは、典型的に機械的応力
と温度と共に変動する内部ＤＣオフセット電圧を有す
る。従って、トランスデューサ電圧におけるこのような
変化は、これらトランスデューサ電圧が固定閾値を越え
るかあるいはこれより低くなる物体の接近および後退の
実際の距離に関する接近の検出のタイミングにおける偏
移を生じる。これが、特に歯車歯の接近を検知すること
により歯車の回転位置の検出のため用いられる時に多か
れ少なかれ許容し得る接近検出における精度の喪失を生
じる結果となる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、通過
する磁気物体の明確な接近点および明確な後退点に遷移
が正確に対応する２進出力電圧を生じる近接検出器の提
供にある。本発明の磁界／電圧トランスデューサ電圧の
振幅またはオフセットが著しく変化したときを周期的に
決定し、必要に応じて検出閾値を実質的に変化する検出
器／トランスデューサの電圧の振幅のピークツーピーク
値の所定の一定の百分比となるように調整する磁気物体
近接検出器の提供にある。
【０００６】
【課題を解決するための手段】本発明は、周囲の磁界を
検知して磁界に比例する電圧Ｖsigを生じる初期ステッ
プを含む通過する磁気物体の検出のための方法に関する
ものである。閾値電圧は、Ｖsigのピークツーピーク電
圧の百分比として生成される。当該方法は更に、Ｖsig
が閾値電圧を越えるよう上昇する時に１つの２進レベル
となり、Ｖsigが閾値電圧より低くなる時に別の２進レ
ベルになる近接検出器の出力電圧を生成するステップを
含む。閾値電圧は、Ｖsigのピーク電圧に生じ得る変化
に応答して、所定の公差内でＶsigのピークツーピーク
電圧の百分比を維持するように周期的に更新される。か
かる構成により、通過する磁気物体の明確な接近点と後
退点に更に正確に対応する遷移を有する出力電圧を検出
器が与えることが望ましい。
【０００７】一実施形態において、閾値電圧は、Ｖsig
が閾値電圧を越える時にピークツーピーク電圧の第１の
百分比に対応する第１のレベルにあり、かつＶsigが閾
値電圧より小さい時にはピークツーピーク電圧Ｖsigの
第２の百分比に対応する第２のレベルにある。第１の百
分比は０％ないし５０％間にあり、望ましくはピークツ
ーピーク電圧Ｖsigの約４０％であり、第２の百分比は
５０％ないし１００％間にあり、望ましくはピークツー
ピーク電圧Ｖsigの約６０％である．このような構成に
より、閾値電圧ＶＴＨは、ヒステリシスが与えられる。
【０００８】閾値電圧の更新ステップは、Ｖsigのピー
ク値における変動に従って閾値電圧の第１のレベルを更
新し、Ｖsigのピーク値における変動に従って閾値電圧
の第２のレベルを更新することを含む。電圧ＰＤＡＣ
は、Ｖsigの正のピーク値の関数として与えられ、電圧
ＮＤＡＣは、Ｖsigの負のピーク値の関数として与えら
れる。閾値電圧は更に、電圧ＰＤＡＣとＮＤＡＣ間に結
合される抵抗分割器によって生成される。
【０００９】一実施形態において、電圧ＰＤＡＣおよび
ＮＤＡＣは、所定の更新期間中および（または）この期
間の終りに更新される。更に他の実施の形態では、電圧
ＰＤＡＣおよびＮＤＡＣに対する更新は、更新期間の終
りに行われる。更に記載されるのは、磁界に比例する出
力信号電圧Ｖsigを生じる磁界／電圧トランスデューサ
と、Ｖsigのピークツーピーク電圧の百分比である閾値
電圧を生成するよう働く閾値電圧発生器と、光電導性の
出力電圧を生成するためＶsigを閾値電圧に比較するコ
ンパレータとを含む磁気物体近接検出器である。当該近
接検出器の出力電圧は、Ｖsigが閾値電圧を越えるよう
に上昇する時に１つの２進レベルとなり、Ｖsigが閾値
電圧より低くなる時に別の２進レベルとなる。閾値電圧
は、Ｖsigのピーク電圧に生じる変化に応答してＶsigの
ピークツーピーク電圧の百分比を所定の公差内に維持す
るように、周期的に更新される。ヒステリシス・コンパ
レータ回路は、Ｖsigが閾値電圧を越える時ピークツー
ピーク電圧の第１の百分比である第１のレベルと、Ｖ
sigが閾値電圧より低くなる時Ｖsigのピークツーピーク
電圧の第２の百分比である第２のレベルとにおいて閾値
電圧を与える。
【００１０】
【発明の実施の形態】図１のホール素子１０は、電流Ｉ
Hにより励起され、ホール電圧増幅器１２の入力に接続
された出力を有する。ホール素子１０は、磁石（図示せ
ず）の１つの磁極に取付けられ、その結果、鉄の物体が
接近する時、ホール電圧ＶHおよび増幅されたホール電
圧Ｖsigが増加（あるいは減少）し、物体が後退する
時、ＶHおよびＶsigは減少（あるいは、磁石の磁極に従
って増加）する。あるいはまた、それ自体が磁化される
磁気物体を検出するため図１のセンサ回路が使用され、
この場合はホール素子は磁石に隣接して取付けられる必
要はない。磁気抵抗ブリッジ（図示せず）は、ホール素
子の代りに置換される。また、出力がホール電圧増幅器
（図示せず）の入力に差動的に接続された２個のホール
素子が、第２の代替的な磁界／電圧トランスデューサを
表わしている。増幅されたホール電圧Ｖsigは、通過す
る物体の輪郭を影の図形状に反映する２進方形波出力電
圧信号Ｖoutを生じるため、図１の近接検出器における
残りの回路によって操作される。
【００１１】図１において、増幅されたホール電圧Ｖ
sigは、第１のコンパレータ１４の正の入力に印加さ
れ、また１つの第２のコンパレータ１６の正の入力と別
の第２のコンパレータ２６の負の入力とにも印加され
て、これがＶｐｃｏｍｐおよびＶｎｃｏｍｐをそれぞれ
生じる（図６のｃおよびｄ）。インバータ３２ａ、３２
ｂとクロックされたフリップフロップ３３ａ、３３ｂか
らなる複合ラッチが、中間信号Ｑ３３ｂ（図６のｅ）を
生じる、近接検出器出力電圧Ｖout（図６のｆ）を生じ
る。コンパレータ１６、２６、インバータ３２ａ、３２
ｂおよびフリップフロップ３３ａ、３３ｂを含む回路
は、コンパレータのヒステリシス回路がコンパレータの
ヒステリシス・ループの中心をピークツーピーク・トラ
ンスデューサ信号の所定の百分比に対応するレベルにバ
イアスするピークツーピーク・パーセント閾値検出器を
含んでいる。
【００１２】図２のａおよびｂにおいて、また図５およ
び図６のｃにおいて、Ｖsigの正になる各部分の間、電
圧Ｖsigは正のピークから低下し、時間ｔ1に、抵抗電圧
分割器３４におけるタップに生じる閾値基準電圧ＶPth
より低くなる。時間ｔ1において、コンパレータ１６の
出力Ｖpcompが図６のｂにおける如く２進数のハイ・レ
ベルからロー・レベルになり、Ｖoutは図６のｆにおけ
る如くハイのレベルからローのレベルになる。Ｖsigの
負になる各部分の間、電圧Ｖsigは負のピークから上昇
（または低下）し、時間ｔ2において、抵抗電圧分割器
３４における低いタップに生じた閾値基準電圧ＶNthよ
り高くなる。時間ｔ2において、コンパレータ１６の出
力Ｖncompが、図６のｄにおける如く２進のローのレベ
ルからハイになり、Ｖoutが図６のｆにおける如くロー
のレベルからハイのレベルになる。
【００１３】始点としてカウンタ１７がゼロ・カウント
にあるものとすると、第１のコンパレータ１４の出力が
ハイになる時、カウンタ１７はクロック１８からのｃｌ
ｋパルスをカウントし始める。結果として得るカウント
は、ディジタル／アナログ・コンバータ（ＰＤＡＣ１）
２０へ与えられ、このコンバータはゼロからＤＣ電源電
圧＋Ｖregの範囲内のどこかに常にある出力アナログ電
圧ＶP1を生じる。任意の瞬間に、ＶPnewの振幅がカウン
タ１７からのカウント信号の直接的な線形関数である。
電力が最初に検出回路に印加されると、論理ブロック
（図示せず）がＤＣ電源電圧＋Ｖregのターンオン時間
を検知してカウンタをゼロ・カウントにリセットする。
コンパレータ１４は、ヒステリシスを持ち、従ってシュ
ミット・タイプ・コンパレータである。ＤＡＣ２０（Ｐ
ＤＡＣ１）の出力は、Ｖsigが電圧ＶPnewにコンパレー
タ１４の小さなヒステリシス閾値電圧Ｖhys1を加えたも
のより大きくなり、次いでコンパレータ１４の出力がハ
イになるように、コンパレータ１４の負の入力に接続さ
れている。この時Ｖoutがローであるならば、ＡＮＤゲ
ート１５の出力はハイになり、カウンタ１７は動作可能
状態になってカウント状態にある。Ｖsigが更に正にな
ると、ＶPnewは図３に示されるように階段状にＶsigを
追跡させられる。階段状ＶPnewの増分的な垂直方向の変
動はＶreg/2nに等しい。ここで、ｎはＤＡＣのビット数
である。増分的な水平軸の時間Δｔ１は、Ｖsigの勾配
が減少すると共に増加する。
【００１４】図３に示されるように、Ｖsigの正のピー
ク電圧に達すると、カウンタ１７が（例えば、時間ｔ
pp1に）カウントを停止し、保持されたＶPnewより大き
い信号Ｖsigにおける以降の正のパルスにおいて、Ｖ
Pnewが再び以降の正のパルスをそのピークまで追跡して
（例えば、時間ｔpp2に）この新たなピーク電圧を保持
し始めるまで、ＶPnewがこのピーク電圧を保持する。
【００１５】更新カウンタ３６は、近接検出器の出力信
号Ｖoutにおけるローからハイへの遷移、即ち正の遷移
をカウントする６ビットのカウンタである。時間ｔ
updateにおいて６４の正の２進遷移がカウントされる
と、カウンタ３６は折り返し、以降の正の遷移をカウン
トするため再びゼロ・カウントから開始する。図４のａ
およびｂ、図５、図６のａおよびｂにおいて、時間ｔ
updateにおいて、更新カウンタ３６の出力がハイにな
り、カウンタ１７（およびカウンタ２７）が遅延回路３
９を介してリセットされる前に、ラッチ４２、５２が動
作可能状態にされ、次いで不動作状態にされる。このよ
うに、６４カウントの各更新期間の終りに、ＰＤＡＣ１
出力電圧ＶPnewが、当該更新期間中に信号Ｖsigに生じ
た最大の正の変動の正のピーク電圧を保持する。Ｖsig
における最も後の正の最大ピーク電圧が、Ｖsigにおけ
る１つの極性の所定の変動数の各更新期間の終りに然る
べく更新される。当例における所定の（カウント）数は
６４の正の変動ピークに設定され、従ってカウンタ３６
は６ビットのカウンタであるが、この数は重要ではな
い。
【００１６】各カウント６４の終りに、更新カウンタ３
６の出力はハイになり、更新ＡＮＤゲート３８を動作可
能状態にする。更新信号Ｖupdtが同時にハイであるなら
ば、更新ＡＮＤゲート３８の出力はハイになりラッチ４
２を動作可能状態にする。ラッチ４２は、（Ｖsigにお
ける６４パルスの）以降の更新期間中カウンタ１７にお
けるカウントを保持する。このカウントは、当該更新期
間中にＰＤＡＣ２ ４４の入力に印加される。検出器の
始動以後の最初の更新期間の終りに、ＰＤＡＣ２ ４４
が、その出力に、最初の更新期間（図４のａに示される
如き左端の更新期間）の始めにＶsigの初期振幅に等し
いアナログ信号ＶPoldを生成する。ウインドウ・コンパ
レータ４６は、ＰＤＡＣ１ ２０の出力に接続された基
準電圧入力を有する。ＰＤＡＣ２からの出力信号ＶPold
は、利得バッファ段４８を介して抵抗電圧分割器３４の
一端部に印加される。またここから、信号ＶPoldが、そ
れぞれ加減算ＤＣバイアス電圧Δｖを介してウインドウ
・コンパレータ４６のプラス入力とマイナス入力へ印加
される。
【００１７】図４のａにおいて、更新期間の終り、時間
ｔupdateにおいて、ＶPnewが（ＶPo ld＋Δ）ないし（Ｖ
Pold−Δ）の範囲外にありさえすれば、ウインドウ・コ
ンパレータ４６の出力がハイになる。更新期間の終りに
ＶPnewがこの範囲より高いか低ければ、ウインドウ・コ
ンパレータの出力がハイになってＯＲゲート５０の出力
をハイにさせる。このことは更に、更新ＡＮＤゲート３
８の出力をハイにさせ、かつラッチ４２をカウンタ１７
におけるその時のカウントに係止させる。図４のａに示
されるように、このことは、ＶPoldを更新し、即ち、Ｐ
ＤＡＣ２ ４４がその出力に、以前の更新期間中に生じ
た保持されたＶPnewの初期振幅に等しいアナログ信号Ｖ
Poldを生成する。最初の更新期間に続く全ての更新期間
は、図４のａの２番目の期間に示される如き前の期間の
Ｖxnewの最後に保持された値にＶxoldを更新するかどう
かについての決定で開始する。Ｖnewのその時の値、即
ち全更新期間におけるＶsigの最大の正のピーク値が更
新期間の終りにおける（ＶPold＋Δ）ないし（ＶPold−
Δ）の範囲外になくその範囲内にあるならば、ウインド
ウ・コンパレータ４６の出力はローのままであり、ラッ
チ４２は動作可能状態にされない。
【００１８】図１の近接検出器におけるより下方回路部
分は、先に述べたばかりの上方部分の構造を実質的に反
映している。この下方回路部分は、Ｖsigにおける正の
パルスに関する上方部分と同じ方法でＶsigにおける負
のパルスを操作する。ＮＤＡＣ１ ３０、ラッチ５２お
よびＮＤＡＣ２によるＶsigにおける負のピークの保持
を除いて、Ｖsigの正になる部分の間、下方回路部分に
おいて進行する動作はない。例えば、コンパレータ２
４、２６の出力は、Ｖsigが負になる時にのみハイにな
る。このため、Ｖsigが負になる時にのみ、ＡＮＤゲー
ト２５、カウンタ２７、ＮＤＡＣ１ ３０、ラッチ５
２、ＮＤＡＣ２ ５４、バッファ５８およびウインドウ
・コンパレータ５６の信号に状態の変化が存在する。回
路の上部（Ｐ）と下部（Ｎ）は、クロック１８、リセッ
ト遅延回路３９およびＯＲゲート５０を共用する。ＤＣ
基準電圧＋Ｖregおよび接地が、ＰＤＡＣ１ ２０とＰ
ＤＡＣ２４４に対する接続とは逆に、ＮＤＡＣ１ ３０
とＮＤＡＣ２ ５４に接続されることに注意すべきであ
る。このため、（カウンタ１７における）カウントがＰ
ＤＡＣに対して増加する時加算する出力電圧の代わり
に、（カウンタ２７における）カウントが加算する時、
ＮＤＡＣの出力電圧は減算する。あるいはまた、ＮＤＡ
Ｃは、カウンタ２７が最大カウントから減算する種類の
ものであったならば、ＰＤＡＣのようにＤＣ基準電圧に
接続され得る。また、カウンタ１７および２７は、最大
カウントを越える時カウントの折り返しを防止するオー
バーフロー防止特徴を含む種類のものであるが、カウン
タ３６は折り返しを行う単純な種類である。抵抗電圧分
割器３４は、上下の回路部分をブリッジする構成要素で
ある。
【００１９】抵抗電圧分割器３４の終端は、バッファ段
４８、５８の出力にそれぞれ接続されている。保持され
た信号ＶPoldは上端部に印加され、保持された信号Ｖ
Noldは抵抗電圧分割器３４の下端部に印加される。（２
つの終端に対して等しい抵抗値となる）抵抗中点におい
て、（Ｖregの）保持された正のピーク電圧ＶPoldと保
持された負のピーク電圧ＶNoldとの間の中央電圧に等し
い電圧Ｖｏｓが生成される。閾値電圧ＶNthとＶ
PNthは、それぞれ抵抗電圧分割器３４の路線の約３分の
１と３分の２に示される。Ｖsigのピーク電圧が変動す
る時および（または）Ｖsigに含まれるオフセット電圧
が変動する時でさえ、Ｖsigのピークツーピーク電圧の
固定百分比に維持するように各更新期間後にこれらの閾
値電圧ＶNthおよびＶPthが調整されたことが理解されよ
う。
【００２０】抵抗電圧分割器３４は、６つの等しい抵抗
値の抵抗からなっている。電圧Ｖｏｓは、電圧Ｖregの
５０％である。ＶPthおよびＶNthは、Ｖregの約６７％
および３３％に、一般にはＶｏｓ近くのＶsigの最も急
な部分にセットされることが望ましい。一般に、ＶPth
は、電圧分割器における中央点にとられ、あるいは差電
圧（ＶPnew−ＶNnew）の５０％と１００％間の比較的高
い点にある。同様に、ＶNthは分圧器における中央点、
即ち（ＶPnew−ＶNnew）の５０％か、あるいは差電圧
（ＶPnew−ＶNnew）の５０％と０％の間の比較的低い点
にある。閾値電圧ＶPthおよびＶNthは、中央電圧Ｖｏｓ
からの等しい大きさ以外、即ち対称的でない。いずれに
しても、これら閾値は時間的に変動し、かつ常に信号
（Ｖsig）におけるその時の（更新された）ピークツー
ピーク差電圧の固定百分比である。これは、先に述べた
ようにピークツーピーク・パーセント閾値モードで動作
する時は近接検出器が遷移が通過する磁気物体の明確な
接近点と後退点とに更に正確に対応する２進出力電圧を
与えるという大きな利点を有する。
【００２１】図７には磁気物体近接検出器の代替的な実
施の形態が示され、同じ参照番号が類似の要素を指す。
検出器は、図１に関して先に述べたように、増幅された
ホール電圧を与える増幅器１２に対してホール電圧を与
えるホール素子１０を含む。図１の検出器のように、図
７の検出器は、Ｖsigが上昇して閾値電圧を越える時に
第１の２進レベルに、またＶsigが低下して閾値電圧よ
り低くなる時は別の２進レベルに２進方形波出力信号を
生じるように動作する。図１の実施の形態においては、
閾値電圧は個々の電圧ＶPthおよび電圧ＶNthからなる
が、図７の実施の形態においては、１つの閾値電圧ＶＴ
Ｈがヒステリシスにより与えられる。
【００２２】図１および図７の実施の形態は、閾値電圧
がＶsigのピークツーピーク電圧の百分比であり電圧Ｖ
sigの百分比を所定の公差内に維持するように更新され
るという点において更に類似している。更に、このよう
な検出器は共に、ピークツーピーク百分比閾値検出器と
して特徴付けることができる。図１の実施の形態におい
ては、閾値電圧ＶPthはＶsigの第１の百分比であり、閾
値電圧ＶNthはＶsigの第２の百分比である。一方、図７
の実施の形態においては、閾値電圧ＶＴＨは、Ｖsigが
閾値電圧を越える時は第１の百分比に対応する第１のレ
ベルにあり、Ｖs igが閾値電圧より小さい時はＶsigの第
２の百分比に対応する第２のレベルにある（即ち、閾値
電圧ＶＴＨはヒステリシスにより与えられる）。
【００２３】本文に記述した検出器が閾値電圧が電圧Ｖ
sigの固定百分比でありあるいはピーク照合される中間
信号検出器（即ち、勾配付勢型検出器）の形態であるい
はこれを含むように構成されることは当業者には理解さ
れ、かつそのことは本発明の範囲内に含まれる。一例と
して、ピークツーピーク・パーセント閾値検出器は、Ｖ
sigが上昇して所定の量だけ保持された負のピーク変動
を越える時は検出器の出力信号Ｖoutが１つの２進レベ
ルとなり、Ｖsigが低下して所定の量だけ保持された正
のピーク変動より低くなる時は別の２進レベルになるよ
うに、ピーク照合型検出器を含む。
【００２４】電圧Ｖsigは、第１のコンパレータ１００
の正の入力に、また第２のコンパレータ１０４の負の入
力に印加される。コンパレータ１００および１０４の出
力信号は、ＮＯＲゲート１０８および１１２のそれぞれ
の入力に結合される。ＮＯＲゲート１０８、１１２の第
２の入力は、図８に関して以下に更に述べる更新コント
ローラ１２０から各制御信号を受取る。特に、図示のよ
うに、ＮＯＲゲート１０８は、その第２の入力に印加さ
れた信号ｐ ｃｎｔ ｕｐ ｎを持ち、ＮＯＲゲート１
１２は、その第２の入力に印加された信号ｎ ｃｎｔ
ｕｐ ｎを持つ。
【００２５】ＮＯＲゲート１０８の出力は、加減算カウ
ンタ１１４のＨＯＬＤ入力に印加される。このカウンタ
の出力は、入力信号ＨＯＬＤが第１の論理レベルにある
時は一定に保持され（即ち、カウンタは不動作状態にさ
れ）、入力信号ＨＯＬＤが第２の論理レベルにある時は
解放される（即ち、カウンタは動作可能状態にされ
る）。例示的な実施の形態においては、カウンタ１１４
は、入力信号ＨＯＬＤがローである時動作可能状態にさ
れる６ビットのカウンタである。更新コントローラ１２
０（図８）からの制御信号ｐ ｃｎｔ ｕｐは、カウン
ト方向を制御するためにカウンタ１１４の入力ＵＰＤＮ
へ印加される。明らかになるように、信号ｐ ｃｎｔ ｕ
ｐは通常、カウンタ１１４を加算させる。しかし、ある
条件下では、信号ｐ ｃｎｔ ｕｐは、１つのクロック
・サイクルに対してカウンタ１１４を減算させる。カウ
ンタ１１４は、システム・クロック信号によりクロック
され、検出器の始動時にカウンタ１１４をリセットする
信号ｐｎｄａｃ ｒｅｓｎに更に応答する。
【００２６】カウンタ１１４の出力は、正のディジタル
／アナログ・コンバータ（ＰＤＡＣ）１１８の入力に結
合される。ＰＤＡＣ１１８の出力は、以下に述べるよう
に、検出器の閾値電圧ＶＴＨを生じるため用いられる電
圧ＰＤＡＣを与える。動作において、電圧ＰＤＡＣは、
電圧Ｖsigの正のピーク値におけるある変動に従って変
動する。ＰＤＡＣ１１８の解像度は、電圧ＰＤＡＣにお
ける変化により生じる閾値電圧ＶＴＨにおける変化が実
質的に見えないことを保証するように選定される。例示
的な実施の形態においては、ＰＤＡＣ１１８の解像度は
５０ｍＶである。電圧ＰＤＡＣは、図示のように、バッ
ファ１２４に結合され、コンパレータ１００の負の入力
へフィードバックされる。
【００２７】コンパレータ１００、ＮＯＲゲート１０
８、カウンタ１１４、ＰＤＡＣ１１８およびバッファ１
２４は、検出回路の「正の部分」を構成する。検出器の
「負の部分」も同様に構成される。特に、ＮＯＲゲート
１１２の出力は、加減算カウンタ１３０の入力ＨＯＬＤ
に結合される。カウンタ１３０は更に、カウント方向を
制御する更新コントローラ１２０（図８）により与えら
れるクロック信号ｃｌｋ、信号ｐｎｄａｃ ｒｅｓｎ、
および制御信号ｎ ｃｎｔ ｕｐに応答する。
【００２８】加減算カウンタ１３０の出力は、電圧ＰＤ
ＡＣと共に用いられて閾値電圧ＶＴＨを生じる電圧ＮＤ
ＡＣを生じる負のディジタル／アナログ・コンバータ
（ＮＤＡＣ）１３４の入力に結合される。電圧ＮＤＡＣ
は、電圧Ｖsigの負のピーク値におけるある変動に従っ
て変動する。ＰＤＡＣ１１８と同様に、ＮＤＡＣ１３４
の解像度は、電圧ＮＤＡＣにおける変化により生じる閾
値電圧ＶＴＨにおける変化が実質的に見えないことを保
証するように選定される。例示的な実施の形態において
は、ＮＤＡＣ１３４の解像度は５０ｍＶである。電圧Ｎ
ＤＡＣは、図示のように、バッファ１３６に結合され、
コンパレータ１０４の負の入力へ更にフィードバックさ
れる。緩衝電圧ＰＤＡＣおよびＮＤＡＣは、コンパレー
タ１６０による電圧Ｖsigとの比較のため閾値電圧ＶＴ
Ｈを生成するために、直列抵抗１４２、１４４、１４６
および１４８を含む抵抗分割器１４０に結合される。コ
ンパレータ１６０の出力は、電圧Ｖsigが閾値電圧ＶＴ
Ｈを越える時は第１の２進数、即ち論理レベルであり、
また電圧Ｖsigが閾値電圧ＶＴＨより小さい時は第２の
２進レベルである検出器出力信号Ｖoutを与える。
【００２９】閾値電圧ＶＴＨは、ピークツーピークＶ
sig電圧の百分比にセットされ、ピークツーピークＶsig
電圧の百分比を所定の許容差内に維持するように、Ｖ
sig電圧におけるある変動に従って更新される感度で適
合される。明らかになるように、かかる装置は、ＶＴＨ
閾値電圧を生成するためＰＤＡＣおよびＮＤＡＣ電圧を
用いて、Ｖsigの正と負のピーク値におけるある変動に
従ってＰＤＡＣおよびＮＤＡＣ電圧をそれぞれ変動させ
ることによって得られる。閾値電圧ＶＴＨは、Ｖsigが
閾値電圧ＶＴＨを越える時はピークツーピーク電圧Ｖ
sigの第１の百分比に対応する第１のレベルにＶＴＨが
あり、Ｖsigが閾値電圧ＶＴＨより小さい時はピークツ
ーピークＶsig電圧の第２の百分比に対応する第２のレ
ベルにＶＴＨがある感度でヒステリシスが与えられる。
即ち、Ｖsigがいったん閾値電圧ＶＴＨの第１のレベル
より低くなると、電圧Ｖsigが信号Ｖoutの遷移前に閾値
電圧ＶＴＨの第２のより高いレベルを越えねばならない
ように、が閾値電圧ＶＴＨが増加される。図示の実施の
形態においては、第１および第２の百分比がピークツー
ピークＶsig電圧の固定百分比であるが、ピークツーピ
ークＶsig電圧の可変百分比として百分比を与えること
は、本発明の範囲内に含まれる。特に、抵抗１４２、１
４８の各々を選択的に「短絡」するために、１対のスイ
ッチ１６６、１６８が設けられる。この目的のため、ス
イッチ１６６、１６８はそれぞれ抵抗分割器１４０の抵
抗１４２、１４８と並列に結合される。コンパレータ１
６０からの信号Ｖoutは、図示のように、スイッチ１６
６、１６８の制御入力へ印加される信号ｐｏｓ ｃｏｍ
ｐｎを与えるためインバータ１６４により反転される。
スイッチ１６６、１６８の第２の制御入力は、信号Ｖ
outに応答する。
【００３０】図９のａおよびｂをも参照して、信号Ｖ
outおよび信号ｐｏｓ ｃｏｍｐｎが第１の論理段の各
々にある時、スイッチ１６６、１６８の一方は開路さ
れ、他方は閉路される。例示的な実施の形態において
は、信号Ｖoutがハイの論理レベルにあり信号ｐｏｓ
ｃｏｍｐｎがローの論理レベルにある時、スイッチ１６
６は開路され、スイッチ１６８は閉路される。このよう
な条件下では、抵抗１４８は閉路されたスイッチ１６８
により「短絡」され、閾値電圧ＶＴＨが電圧ＰＤＡＣお
よびＮＤＡＣに関して第１のレベルにある。例示的な実
施の形態においては、第１のレベルは電圧ＰＤＡＣと電
圧ＮＤＡＣ間の差の約４０％である。信号Ｖou tがロー
の論理レベルにあり、信号ｐｏｓ ｃｏｍｐｎはハイの
レベルにある時、スイッチ１６６は閉路されスイッチ１
６８は開路され、これにより抵抗１４２を「短絡」させ
る。このような条件下では、閾値電圧ＶＴＨは、例示的
な実施の形態では電圧（ＰＤＡＣ−ＮＤＡＣ）の約６０
％である第２のレベルにある。電圧ＰＤＡＣおよびＮＤ
ＡＣは以下に述べるように電圧Ｖsigにおけるある変動
に従って更新されるから、第１のＶＴＨの閾値電圧レベ
ルは、所定の許容差内でピークツーピーク電圧Ｖsigの
第１の百分比に対応し、第２のＶＴＨの閾値電圧レベル
は所定の許容差内で第２の百分比に対応する。一般に、
第１および第２の両百分比はピークツーピーク電圧Ｖ
sigの０％と１００％との間にある。更に望ましくは、
かつ例示的な実施の形態では、第１の百分比は０％と５
０％の間にあり、第２の百分比は５０％と１００％の間
にある。
【００３１】電圧Ｖsigの正と負のピーク値におけるあ
る変動に従って電圧ＰＤＡＣとＮＤＡＣとをそれぞれ更
新するためには、「電圧ｏｋウインドウ」が更新コント
ローラ１２０（図８）により使用されるように確立され
る。ウインドウの電圧が、「所定の許容差」を閾値電圧
ＶＴＨとこれが与え電圧Ｖsigの百分比との間に確立す
る。第１の電圧源１７０は緩衝電圧ＰＤＡＣに結合され
て、電圧ＰＤＡＣより小さい所定の電圧である電圧（Ｐ
ＤＡＣ−ΔＶ）を生成する。例示的な実施の形態におい
ては、ΔＶは２ビット相当値、即ち１００ｍＶである。
同様に、電圧源１７２は緩衝電圧ＮＤＡＣに結合され
て、例示的な実施の形態では電圧ＮＤＡＣより高い２ビ
ットの相当値である電圧（ＮＤＡＣ＋ΔＶ）を生成す
る。電圧ＰＤＡＣを更新するため用いられる「正の電圧
ｏｋウインドウ」がＰＤＡＣと（ＰＤＡＣ−ΔＶ）との
間に規定され、電圧ＮＤＡＣを更新するため用いられる
「負の電圧ｏｋウインドウ」がＮＤＡＣと（ＮＤＡＣ＋
ΔＶ）との間に規定される。
【００３２】図１０のａおよびｂ、図１１および図１２
において、電圧Ｖsigの正と負のピークにおける変動に
従って電圧ＰＤＡＣおよびＮＤＡＣが更新される方法に
ついて記述される。特に、図１０のａは、幾つかの更新
された期間にわたりＶsigの正のピークにおけるある変
動と共に電圧ＰＤＡＣがどのように変動するかを示し、
図１１は、電圧ＰＤＡＣの更新時の検出器の動作を示す
対応するフロー図である。図１０のｂは、幾つかの更新
期間にわたりＶsigの負のピークにおけるある変動と共
に電圧ＮＤＡＣがどのように変動するかの方法を示し、
図１２は、対応するフロー図である。図１１および図１
２により示される方法が例示に過ぎずステップの順序を
変更することなどにより容易に変更できることが当業者
には理解されよう。
【００３３】時間Ｘで終る第１の期間は、検出器のパワ
ーアップに続き、始動期間と呼ばれる。電圧ＰＤＡＣお
よびＮＤＡＣがその間および（または）その後に更新さ
れる後続期間は、更新期間と呼ばれる。始動期間中、Ｐ
ＤＡＣ１１８およびＮＤＡＣ１３４は、図示のように、
電圧Ｖsigの最大および最小のピークを追跡する。初期
の電圧Ｖsigが未知であるため、電圧ＰＤＡＣは、少な
くとも負の電圧レールの如きＶsigの正の予期されるピ
ークより低い値にセットされ、電圧ＮＤＡＣは、少なく
とも正の電圧レールの如きＶsigの負の予期されるピー
クより大きい値にセットされる。必要に応じて電圧ＰＤ
ＡＣおよびＮＤＡＣを更新するよう働く更新コントロー
ラ１２０（図８）は、始動期間中不動作状態にされる。
【００３４】始動期間後の時間Ｘにおいて、Ｖsigの正
のピークが所与の期間中正の電圧ｏｋウインドウ内にあ
るならば、電圧ＰＤＡＣは、図１０のａにおける時間Ｘ
と（Ｘ＋１）間の期間中図示の如く期間中または期間の
終りは更新されない。しかし、電圧Ｖsigの正のピーク
値が正の電圧ｏｋウインドウを越える（即ち、ＰＤＡＣ
を越える）ならば、電圧ＰＤＡＣは、図１０のａにおけ
る時間（Ｘ＋２）と時間（Ｘ＋３）間の期間中図示の如
くこの正のピーク電圧の値まで増加される。最後に、所
与の期間中電圧Ｖsigの全ての正のピークが正の電圧ｏ
ｋウインドウより小さい（即ち、（ＰＤＡＣ−ΔＶ）よ
り小さい）ならば、電圧ＰＤＡＣは、図示のように、図
１０のａにおける時間（Ｘ＋１）および（Ｘ＋２）間の
期間における期間の終りに所定の量だけ低下させられ
る。一実施形態においては、電圧ＰＤＡＣは、電圧Ｖ
sigの全ての正のピークが正の電圧ｏｋウインドウより
小さい任意の期間の終りに１ビットだけ低下させられ
る。
【００３５】図１１において、電圧Ｖsigの正のピーク
の関数として電圧ＰＤＡＣを更新する方法がステップ２
００において開始する。ステップ２０４において、Ｖ
sigが正の電圧ｏｋウインドウの上限、即ちＰＤＡＣよ
り大きいかどうかが判定される。電圧ＶsigがＰＤＡＣ
より大きければ、電圧ＰＤＡＣ以降のステップ２０８に
おいて電圧Ｖsigの値まで増分される。電圧Ｖsigが電圧
ＰＤＡＣより大きくない場合は、その時の期間が終了し
ているかどうかが次にステップ２１２において判定され
る。ステップ２０４〜２１２は、期間が終了するまで反
復される。
【００３６】更新期間は、電圧Ｖoutの所定の数の遷移
からなる。例示された実施の形態において、各期間は信
号Ｖoutの１２８の正の（あるいは、１２８の負の）遷
移からなる。しかし、特に、期間は通過する磁気物体の
１回以上の回転であることが望ましい。例えば、磁気物
体が凹部で隔てられた歯列を持つ回転する歯車である場
合を考えると、この構成は、各期間中最も高い歯と最も
低い凹部とが検出されることを保証する。各期間の終り
に、ステップ２１６において、特定の期間中の電圧Ｖ
outの全ての正のピークが正の電圧ｏｋウインドウ（即
ち、ＰＤＡＣ−ΔＶ）より小さいかどうかが判定され
る。特定の期間中全ての正のＶsigピークが（ＰＤＡＣ
−ΔＶ）より小さければ、電圧ＰＤＡＣはステップ２２
０において所定の量だけ減分され、その後このプロセス
はステップ２２４において終了する。例示的な実施の形
態においては、電圧ＰＤＡＣが減分される所定の量は、
１ビット、即ち５０ミリボルトである。しかし、期間中
の電圧Ｖsigの全ての正のピークが正の電圧ｏｋウイン
ドウより小さくなかったならば、このプロセスは図示の
ようにステップ２２４で終了する。
【００３７】図１０のｂおよび図１２において、電圧Ｖ
sigのある負のピーク値に従って電圧ＮＤＡＣの更新時
の検出器の動作について記述する。一般に、電圧ＮＤＡ
Ｃは、電圧ＰＤＡＣがＶsigの正のプロセスに応答して
更新される方法と逆にＶsigの負のピークに応答して更
新される。特に、図１０のａにおける時間Ｘと（Ｘ＋
１）間に示されるように、所与の期間中の電圧Ｖsigの
負のピークの１つが負の電圧ｏｋウインドウ以内にある
限り、電圧ＮＤＡＣは修正されない。しかし、期間中の
電圧Ｖsigの全てが負の電圧より大きい（即ち、（ＮＤ
ＡＣ＋ΔＶより大きい）ならば、電圧ＮＤＡＣは、時間
（Ｘ＋２）に示されるように、当該期間の終りに１ビッ
トの如き所定の量だけ増分される。最後に、負のＶsig
ピークのどれかが負の電圧ｏｋウインドウより小さい
（即ち、電圧ＮＤＡＣより小さい）場合は、電圧ＮＤＡ
Ｃが、図１０のｂにおける時間（Ｘ＋２）と（Ｘ＋３）
間に生じる如き当該負のピーク電圧に等しく減分され
る。
【００３８】電圧ＮＤＡＣの更新時の検出器の動作が、
ステップ２３０において開始する図１２のフロー図に示
されている。ステップ２３４において、電圧Ｖsigが電
圧ＮＤＡＣより小さいかどうかが判定される。電圧Ｖ
sigが電圧ＮＤＡＣより小さい場合は、電圧ＮＤＡＣが
電圧Ｖsigの値に等しく減分される。あるいはまた、電
圧Ｖsigが電圧ＮＤＡＣより小さくなければ、ステップ
２４２が次に実施され、このステップにおいて特定の期
間が終了したかどうかが判定される。ステップ２３４〜
２４２は、図示のように期間が終了するまで反復され
る。各期間の終りに、ステップ２４６において、終了し
たばかりの期間中の電圧Ｖsigの全ての負のピークが負
の電圧ｏｋウインドウより（即ち、（ＮＤＡＣ＋ΔＶ）
より）大きかったかどうかが判定される。特定の期間ち
ゅうの全ての負のＶsigピークが負の電圧ｏｋウインド
ウより大きかった場合は、電圧ＮＤＡＣが図１０のｂの
時間（Ｘ＋２）に示されるようにステップ２５０におい
て１ビットの如き所定の量だけ増分され、その後このプ
ロセスはステップ２５４で終了する。さもなければ、こ
のプロセスは、図示のようにステップ２４６直後に終了
する。
【００３９】図８において、必要に応じて電圧ＰＤＡＣ
およびＮＤＡＣを検出器に更新させるよう働く更新コン
トローラ１２０は、正のコントローラ部分１２２と負の
コントローラ部分１２６とを含む。正のコントローラ部
分１２２と負のコントローラ部分１２６の構成と動作が
相互に対応するので、図示を簡単にするため、回路と動
作については特に正のコントローラ部分１２２に関して
述べることにする。カウンタ１２８は、それぞれ正にな
る遷移の如き特定の極性の電圧Ｖoutの遷移をカウント
して、更新期間のクロック信号ｃｎｔ１２８を生じる。
先に述べたように、例示的な実施の形態においては、各
更新期間は、出力電圧Ｖoutの１２８の遷移からなって
いる。当業者には、更新期間は容易に変更できることが
理解されよう。
【００４０】正のコントローラ部分１２２は、電圧Ｖ
sigが印加される正の入力と、電圧（ＰＤＡＣ−ΔＶ）
が印加される負の入力とを有するコンパレータ１３２を
含んでいる。このため、コンパレータ１３２は、電圧Ｖ
sigを正の電圧ｏｋウインドウの下方境界に比較する。
コンパレータ１３２の出力信号ｐ ｏｋは、交差結合Ｎ
ＯＲラッチ１５０のリセット入力に印加される。ＮＯＲ
ラッチ１５０の出力信号ｕｐｄ ｐｄａｃは、信号ｃｎ
ｔ１２８によりクロックされて出力信号ｄｃｒｐを生じ
るフリップフロップ１５２の入力へ印加される。この信
号ｄｃｒｐは、システム・クロック信号の反転バージョ
ンであるｃｌｋｎによりクロックされる更に他のフリッ
プフロップ１５６の入力へ印加される。フリップフロッ
プ１５６のＱ出力は、信号ｐ ｃｎｔ ｕｐ ｎをＮＯ
Ｒゲート１０８（図７）とＮＯＲゲート１５４の入力へ
与える。フリップフロップ１５６の逆Ｑ出力は、カウン
タ１１４（図７）のＵＰＤＮ入力へ印加されてカウント
方向を制御する信号ｐ ｃｎｔ ｕｐを与える。フリッ
プフロップ１５２は、検出器の始動時と、カウンタ１１
４が減算するごとにＮＯＲゲート１５４によってリセッ
トされる。
【００４１】正のコントローラ部分１２６は、電圧Ｖ
sigを負の電圧ｏｋウインドウの情報境界、即ち（ＮＤ
ＡＣ＋ΔＶ）に比較するコンパレータ１３８を含む。コ
ンパレータ１３８の出力信号、ｎ ｏｋは、信号ｃｎｔ
１２８により各更新期間の終りにセットされるＮＯＲラ
ッチ１７６のリセット入力に結合される。ラッチ１７６
のＱ出力は、フリップフロップ１７８に印加される信号
ｕｐｄ ｎｄａｃである。フリップフロップ１７８は、
図示のように信号ｃｎｔ１２８によりクロックされ、出
力信号ｄｃｒｐを信号ｃｌｋｎによりクロックされる更
に他のフリップフロップ１８２へ与える。フリップフロ
ップ１８２のＱ出力は、信号ｎ ｃｎｔ ｕｐ ｎをＮＯ
Ｒゲート１１２（図７）へ、更にＮＯＲゲート１８０の
入力へ与える。フリップフロップ１８２は、検出器の始
動時と、カウンタ１３０が減算する時にＮＯＲゲート１
８０によりリセットされる。フリップフロップ１８２の
逆Ｑ出力は、信号ｎ ｃｎｔ ｕｐをカウンタ１３０
（図７）のＵＰＤＮ入力へ与えてカウント方向を制御す
る。
【００４２】ラッチ１５０は、各更新期間の終りに信号
ｃｎｔ１２８によりセットされる。更に、ラッチ１５０
がリセットされなかった更新期間の終りに、信号ｄｃｒ
ｐはハイになる（即ち、減分ビットがセットされる）。
減分ビットのセット後の次のクロック・サイクルと同時
に、信号ｐ ｃｎｔ ｕｐ ｎが１つのクロック・サイ
クルに対してハイになり、信号ｐ ｃｎｔ ｕｐが１ク
ロック・サイクルに対してローになる。１クロック・サ
イクルの持続時間の信号ｐ ｃｎｔ ｕｐにおけるロー
のパルスが、カウンタ１１４に１ビット減算するように
指令する。しかし、カウンタ１１４が、その入力信号Ｈ
ＯＬＤがローならば、加算方向または減算方向にカウン
トできるに過ぎないことを想起されたい。
【００４３】また図１３のａないし図１３のｈにおい
て、更新コントローラ１２０の動作については、一例と
して示される。特に、図１３のａは、電圧ＰＤＡＣ、電
圧（ＰＤＡＣ−ΔＶ）、電圧入力信号および電圧（ＮＤ
ＡＣ＋ΔＶ）が重ねられた電圧Ｖsigの２つの例示的な
更新期間を示している。図１３のａに示された同じ期間
中で、図１３のｂはカウンタ１２８（図８）の出力信号
ｃｎｔ１２８を示し、図１３のｃは検出器出力信号Ｖ
outを示し、図１３のｄはコンパレータ１３２（図８）
の出力信号ｐ ｏｋを示している。図１３のａに示され
た同じ期間中で、図１３のｅはＮＯＲラッチ１５０の出
力信号ｕｐｄ ｎｄａｃを示し、図１３のｆはフリップ
フロップ１５２の出力信号ｄｃｒｐを示し、図１３のｇ
はフリップフロップ１５６のフリップフロップの出力信
号ｐ ｃｎｔ ｕｐを示し、信号ｃｌｋは図１３のｈに
示される。
【００４４】例えば、全ての正のＶsigのピークが正の
電圧ｏｋウインドウ（ＰＤＡＣ−ΔＶ）の下方境界より
小さい時間（Ｘ＋１）および（Ｘ＋２）間の間隔につい
て考察しよう。この場合、電圧ｐ ｏｋがローに止ま
り、従ってラッチ１５０はこの期間中リセットされな
い。このため、この期間の終りに、信号ｐ ｃｎｔ ｕ
ｐは１つのクロック・サイクルだけローになって、カウ
ンタ１１４に１ビットだけ減算するように指令する。更
に、カウンタ１１４は、ＮＯＲゲート１０８に対する入
力信号ｐ ｃｎｔ ｕｐ ｎがハイであり、このためカ
ウンタ１１４に対する入力ＨＯＬＤがローであるので、
かかる条件下で動作可能状態にされる。ある期間中の少
なくとも１つの正のＶsigピークが正の電圧ｏｋウイン
ドウ内に含まれる場合、図１３のａないしｈにおける時
間Ｘと時間（Ｘ＋１）との間に示されるように、電圧Ｐ
ＤＡＣは修正されない。かかる条件下では、信号ｐ ｏ
ｋはハイになり電圧ｕｐｄ ｎｄａｃをリセットし、こ
れにより減分ビットｄｃｒｐがセットされることを阻止
する。このように、かかる期間の終りに、信号ｐ ｃｎｔ
ｕｐはハイに止まってカウンタ１１４に加算するよう
指令する。しかし、カウンタ１１４が不動作状態にされ
るので、電圧ＰＤＡＣは修正されない。特に、コンパレ
ータ１００の出力と信号ｐ ｃｎｔ ｕｐ ｎとの両方
がローであるので、カウンタ１１４に対する入力ＨＯＬ
Ｄはハイになる。
【００４５】最後に、正のＶsigピークが電圧ＰＤＡＣ
を越えると、電圧ＰＤＡＣは、この期間中の任意の時に
Ｖsigの正のピークに追従即ち追跡するよう更新され
る。この場合、コンパレータ１００の出力信号ｐ ｏｋ
がハイになってラッチ１５０をリセットする。特に、ラ
ッチ１５０は、Ｖsigが電圧ＰＤＡＣを越える時にリセ
ットされる。この条件が、信号ｕｐｄ ｐｄａｃをロー
にさせて、減分ビットｄｃｒｐがこの期間の終りにフリ
ップフロップ１５２によりセットされることを阻止す
る。このため、期間の終りに、信号ｐ ｃｎｔ ｕｐは
ハイのままでカウンタ１１４を加算モードに保持する。
この条件もまたＮＯＲゲート１０８にローを与え、信号
ＨＯＬＤを解放することによりこの期間中の任意の時点
で必要に応じてカウンタ１１４が増分することを許容す
る。
【００４６】図１４において、代替的な検出器の実施の
形態が示される。図１４の検出器は、図７の検出器と同
様に動作して、電圧Ｖsigが閾値電圧ＶＴＨを越える時
１つの２進レベルにあり、かつ電圧Ｖsigが閾値電圧よ
り小さい時は別の２進レベルにある出力電圧Ｖoutを生
じる。更に、図１４の検出器は、図７の検出器と同様に
閾値電圧ＶＴＨにヒステリシスを与える。しかし、図１
４の検出器は、電圧ＰＤＡＣおよびＮＤＡＣが電圧Ｖ
sigの正と負のピークにおけるある変動に従ってそれぞ
れ更新される方法において図７の検出器とは異なる。一
般に、図１４の検出器は、電圧ＰＤＡＣおよびＮＤＡＣ
に対する修正または更新が特定の更新期間の終りに生じ
ることを特徴とし、また更に電圧ＰＤＡＣおよびＮＤＡ
Ｃが所定の量だけそれぞれ増分され減分されることを特
徴とする。このような装置は、図１０のａにおける時間
（Ｘ＋２）と時間（Ｘ＋３）間に生じるようなＶsigの
正のピークを追跡するために電圧ＰＤＡＣを変動させ、
あるいは図１０のｂにおける時間（Ｘ＋２）および（Ｘ
＋３）間に生じるようなＶsigの負のピークを追跡する
ために電圧ＮＤＡＣを変動させることに対照される。電
圧ＰＤＡＣおよびＮＤＡＣを所定の量のみ増分あるいは
減分することにより、「ハンチング」の発生（即ち、電
圧ＰＤＡＣおよびＮＤＡＣがノイズ・ピークを追跡する
ため変動する）が減じられる。
【００４７】図１４の検出器は、先に述べたように、ホ
ール素子１０と、増幅されたホール電圧Ｖsigを生じる
ホール電圧増幅器１２とを含む。電圧Ｖsigは、図示の
ように、第１のコンパレータ２６０の正の入力と、第２
のコンパレータ２６４の負の入力とに結合される。コン
パレータ２６０の出力信号ｐｃｏｍｐは、図示のよう
に、マルチプレクサ２６８に結合するためインバータ２
６６により反転される。マルチプレクサ２６８は更に、
インバータ２６６の出力とマルチプレクサ出力に結合さ
れる信号ｐｈｏｌｄとから選択するため更新コンパレー
タ２８０（図１５）により与えられる制御信号ｐｈｏｌ
ｄに応答する。マルチプレクサ２６８の出力信号２７０
は、入力信号ＨＯＬＤを加減算カウンタ２７４に与え
る。マルチプレクサ２６８に対する選択入力信号ｅｎ
ｕｐｄａｔｅは、図示のように、信号ｓｔａｒｔｕｐに
よりセットされ信号ｃｎｔ１２８によりリセットされる
交差結合ＮＯＲラッチ２７８により与えられる。同様
に、コンパレータ２６４の出力は、出力がマルチプレク
サ３２０に対して入力を与えるインバータ３１６により
反転される。マルチプレクサ３２０に対する別の入力
は、更新コンパレータ２８０により生成される制御信号
ｎｈｏｌｄにより与えられる。マルチプレクサ３２０
は、マルチプレクサ出力に結合されるためインバータ３
１６の出力と信号ｎｈｏｌｄとから選択するために信号
ｅｎ ｕｐｄａｔｅに応答する。マルチプレクサ出力
は、入力信号ＨＯＬＤを加減算カウンタ３２２へ与え
る。
【００４８】図１４の検出器の残部は、図７の検出器と
実質的に同じである。特に、カウンタ１１４（図７）の
ように、カウンタ２７４は、信号ＣＬＫによりクロック
され信号ｐｎｄａｃ ｒｅｓｎによりリセットされる。
更新コンパレータ２８０により与えられる信号ｐ ｃｎ
ｔ ｕｐは、カウンタ２７４によるカウント方向をコン
トローラする。カウンタ２７４の出力は、出力が電圧Ｐ
ＤＡＣを与えるＰＤＡＣ２８４の入力に結合される。バ
ッファ２８６は電圧ＰＤＡＣを緩衝し、電圧源２９０
は、２ビット即ち１００ｍＶの如き電圧ＰＤＡＣより小
さい、所定の電圧ΔＶである（ＰＤＡＣ−ΔＶ）を生成
する。
【００４９】検出器の「負の部分」において、図示のよ
うに、カウンタ３２２は、カウンタ１３０（図７）のよ
うに、信号ＣＬＫによりクロックされ、信号ｐｎｄａｃ
ｒｅｓｎによりリセットされる。更新コンパレータ２
８０により与えられる信号ｎ ｃｎｔ ｕｐが、カウンタ
がカウントする方向を制御する。カウンタ３２２の出力
は、図示のように、出力が電圧ＮＤＡＣを与えるＮＤＡ
Ｃ３２４の入力に結合される。電圧ＮＤＡＣは緩衝され
た電圧ＮＤＡＣを与えるバッファ３２８により緩衝さ
れ、電圧源３３０が２ビット即ち１００ｍＶの如き電圧
ＮＤＡＣより大きい所定の電圧ΔＶである電圧（ＮＤＡ
Ｃ＋ΔＶ）を生成する。
【００５０】直列結合された抵抗２９４、２９６、２９
８および３００を含む抵抗分割器２９２は、図示のよう
に、閾値電圧ＶＴＨを与えるため緩衝されたＰＤＡＣお
よびＮＤＡＣに跨がって結合される。ヒステリシス・ス
イッチ３０４および３０６は、図７に関して先に述べた
と同じように、閾値電圧ＶＴＨにヒステリシスを与える
ように構成され動作する。閾値電圧ＶＴＨは、コンパレ
ータ３１０により増幅されたホール電圧Ｖsigに比較さ
れ、このコンパレータの出力は信号Ｖoutである。イン
バータ３１２は、図示のように、ヒステリシス・スイッ
チ３０４、３０６に更に他の制御入力信号を与えるよう
に電圧Ｖoutを反転する。
【００５１】入力信号ＨＯＬＤをカウンタ２７４および
３２２に与える論理回路は、各更新期間中と、少なくと
も１つのＶoutピークが各電圧ｏｋウインドウ内にある
更新期間の終りに、各カウンタの出力を一定に保持する
（即ち、カウンタを不動作状態にする）よう動作する。
しかし、電圧ＰＤＡＣまたはＮＤＡＣの更新を要求する
条件が生じた更新期間の終りに、論理回路は、１つのシ
ステム・クロック・サイクルの間各カウンタを動作可能
状態にするよう動作する。このように、このカウンタ
は、（信号ｐ ｃｎｔ ｕｐおよびｎ ｃｎｔ ｕｐの
各々の状態に従って）１ビットだけ加算あるいは減算す
ることができる。ＨＯＬＤ論理回路の「正の部分」を考
察すると、検出器の始動に続く最初の更新期間中は、信
号ｅｎ ｕｐｄａｔｅはマルチプレクサ２６８に対する
Ａ入力を選択するようにハイとなる。Ａ入力が選択され
ると、マルチプレクサ２６８の出力信号はコンパレータ
２６０の出力の反転出力に追従する。換言すれば、検出
器のパワーアップに続く最初の更新期間中、信号Ｖsig
がＰＤＡＣより大きい限り、入力信号ＨＯＬＤがカウン
タ２７４を増分させる。このように、最初の更新期間
中、電圧ＰＤＡＣは、必要に応じて、電圧Ｖsigの最も
正のピークを追跡するため増加する。
【００５２】最初の更新期間の終りに、信号ｃｎｔ１２
８がラッチ２７８をリセットして、信号ｅｎ ｕｐｄａ
ｔｅをしてマルチプレクサ２６８に対するＢ入力を選択
するようにローにする。Ｂマルチプレクサ入力信号は、
更新コンパレータ２８０により与えられる信号ｐｈｏｌ
ｄである。明らかなるように、信号ｐｈｏｌｄは通常ハ
イであり、カウンタ２７４を不動作状態にさせる。しか
し、電圧ＰＤＡＣの更新を要求する条件が生じた更新期
間の終りに、信号ｐｈｏｌｄが１つのシステム・クロッ
ク・サイクルの間ローになり、（信号ｐ ｃｎｔ ｕｐ
の論理レベルに従って）カウンタ２７４が１ビットに如
き所定の量だけ加算あるいは減算することを可能にす
る。
【００５３】インバータ３１６およびマルチプレクサ３
２０を含むＨＯＬＤ論理回路の「負になる部分」は、イ
ンバータ２６６とマルチプレクサ２６８と同様に入力信
号ＨＯＬＤをカウンタ３２２に与えるよう動作する。特
に、最初の更新期間中、マルチプレクサ３２０に対する
選択入力ｅｎ ｕｐｄａｔｅがハイである時、マルチプ
レクサ３２０がカウンタ３２２のＨＯＬＤ入力に結合す
るためＡ入力を選択する。従って、最初の更新期間中
は、電圧ＮＤＡＣが電圧Ｖsigの最も負のピークを追跡
する。最初の更新期間の終りに、信号ｅｎ ｕｐｄａｔ
ｅがローになる時、マルチプレクサ３２０に対するＢ入
力（即ち、信号ｎｈｏｌｄ）がカウンタ３２２に与える
ように選択される。信号ｐｈｏｌｄのように、信号ｎｈ
ｏｌｄは通常はハイであり、カウンタ３２２を不動作状
態にする。しかし、電圧ＮＤＡＣが更新されることを要
求する条件が生じる任意の更新期間の終りに、信号ｎｈ
ｏｌｄが１つのシステム・クロック・サイクルの間ロー
になって、（信号ｎ ｃｎｔ ｕｐの論理レベルに従っ
て）カウンタ３２２が１ビットの如き所定の量だけ加算
あるいは減算することを許容する。
【００５４】図１５に示される更新コンパレータ２８０
および信号ｐｈｏｌｄ、ｎｈｏｌｄ、ｐ ｃｎｔ ｕｐ
およびｎ ｃｎｔ ｕｐが生成される例示的な方法につ
いて論述する前に、図１４の検出器がそれぞれ電圧Ｖ
sigの正と負のピークにおけるある変動に従って電圧Ｐ
ＤＡＣとＮＤＡＣを更新する方法について、図１６の
ａ、図１６のｂ、図１７および図１８に関して記述する
ことにする。図１６のａおよび図１７の対応するフロー
図において、図１４の検出器のＰＤＡＣ更新動作はステ
ップ４００を開始し、その後ステップ４０４においてそ
の時の更新期間が終了するかどうかが決定される。ステ
ップ４０４は期間が終るまで反復され、その時ちょうど
終る電圧Ｖsigの正のピークが電圧ＰＤＡＣを越えたか
どうかがステップ４０８において決定される。この期間
中Ｖsigの正のピークが電圧ＰＤＡＣより大きかったな
らば、図１６のａにおける時間（Ｘ＋１）に示されるよ
うに、電圧ＰＤＡＣは、以降のステップ４１２において
１ビットの如き所定の量だけ増分される。
【００５５】ステップ４１６において、ちょうど終る期
間中電圧Ｖsigの全ての正のピークが電圧（ＰＤＡＣ−
ΔＶ）より小さかったかどうか（即ち、Ｖsigの全ての
正のピークが正の電圧ｏｋウインドウより小さかったか
どうか）が決定される。期間中全ての正のＶsigピーク
が正の電圧ｏｋウインドウより小さかった場合、以降の
ステップ４２０において電圧ＰＤＡＣが１ビットの如き
所定の量だけ減分され、その後プロセスはステップ４２
４において終了する。このような状態は、図１６のａに
おける時間（Ｘ＋２）に示される。あるいはまた、この
プロセスは、図示のように、ステップ４１６の直後に終
了する。
【００５６】図１６のｂおよび図１２において、電圧Ｎ
ＤＡＣの更新時の図１４の検出器の動作はステップ４３
０において開始し、その後ステップ４３４において特定
の更新期間が終了したかどうかが決定される。ある期間
がいったん終了すると、ステップ４３８においてちょう
ど終る期間中電圧Ｖsigの負のピークが電圧ＮＤＡＣよ
り小さかった（即ち、負の電圧ｏｋウインドウより小さ
かった）かどうかが決定される。電圧Ｖsigの負のピー
クが電圧ＮＤＡＣより小さかった場合は、電圧ＮＤＡＣ
は、ステップ４４２において１ビットの如き所定の量だ
け減分される。この状態は、図１６のｂにおける時間
（Ｘ＋１）に示される。あるいはまた、ステップ４４２
はバイパスされる。その後、ステップ４４６において、
ちょうど終る期間中電圧Ｖsigの全ての負のピークが電
圧（ＮＤＡＣ＋ΔＶ）より大きかったかどうか（即ち、
全ての負のＶsigピークが負の電圧ｏｋウインドウより
大きかったかどうか）が決定される。期間中の全ての負
のＶsigのピークが負の電圧ｏｋウインドウより大きか
った場合は、電圧ＮＤＡＣはステップ４５０において１
ビットの如き所定の量だけ増分され、その後このプロセ
スはステップ４５４において終了する。この状態は、図
１６のｂにおける時間（Ｘ＋２）に示される。あるいは
また、このプロセスは、図示のようにステップ４４６の
直後に終了する。
【００５７】図１５の更新コンパレータ２８０について
は、図８のコントローラ１２０のように、コントローラ
２８０は、正のコントローラ部分３５０と負のコントロ
ーラ部分３５２とを含む。更新コンパレータ２８０につ
いては、簡単にするため特に正のコントローラ部分３５
０に関して記述することにする。図１５の概略図にも示
されているのは、図８に関して先に述べた方法で信号ｃ
ｎｔ１２８を与えるため信号Ｖoutに応答するカウンタ
１２８である。
【００５８】正のコントローラ部分３５０は、電圧Ｖ
sigを電圧（ＰＤＡＣ−ΔＶ）に比較するためのコンパ
レータ３５４を含んでいる。コンパレータ３５４の出力
信号ｐ ｏｋは、交差結合ＮＯＲラッチ３５６のリセット
入力に結合され、このラッチに対するセット入力が信号
ｃｎｔ１２８２を受取る。ラッチ３５６の出力は、図示
のようにインバータ３５８により反転されて、信号ｐ
ｌａｔｓｍを与える。信号ｐ ｌａｔｓｍは、電圧Ｖ
sigが、ちょうど終る更新期間中に正の電圧ｏｋウイン
ドウ（ＰＤＡＣ−ΔＶ）の下方境界を越えたかどうかを
示す。
【００５９】電圧Ｖsigを電圧ＰＤＡＣに比較するコン
パレータ２６０（図１４）は、更新コンパレータ２８０
に、特に交差結合ＮＯＲラッチ３６０のセット入力に結
合される信号ｐｃｏｍｐを与える。ＮＯＲラッチ３６０
は、図示のように、信号ｃｎｔ１２８によりリセットさ
れ、その出力において信号ｐ ｌａｔｂｉｇを与える。
信号ｐ ｌａｔｂｉｇは、ちょうど終る更新期間中に正
の電圧ｏｋウインドウの上方境界ＰＤＡＣを電圧Ｖsig
が越えたかどうかを示す。
【００６０】信号ｐ ｌａｔｓｍおよびｐ ｌａｔｂｉ
ｇは、ＯＲゲート３６４の各入力に結合され、このゲー
トの出力はＡＮＤゲート３６６の第１の入力に結合され
る。ＡＮＤゲート３６６に対する第２の入力は、図示の
ように、信号ｅｎ ｕｐｄａｔｅにより与えられる。Ａ
ＮＤゲート３６６の出力信号はフリップフロップ３６８
のＤ入力に結合され、このフリップフロップのＱ出力が
信号ｐ ｕｐｄａｔｅを与える。フリップフロップ３６
８は、図示のように、信号ｃｎｔ１２８によりクロック
され、ＮＯＲゲート３７０の出力によりリセットされ
る。信号ｐ ｕｐｄａｔｅがＤ入力を更に他のフリップ
フロップ３７４へ与え、このフリップフロップのＱ出力
がＮＯＲゲート３７０の第１の入力へフィードバックさ
れる。ＮＯＲゲート３７０に対する第２の入力は、図示
のように、信号ｓｔａｒｔｕｐを受取る。フリップフロ
ップ３７４の逆Ｑ出力は、マルチプレクサ２６８（図１
４）のＢ入力に信号ｐｈｏｌｄを与える。
【００６１】信号ｐ ｌａｔｓｍは更にフリップフロッ
プ３７６に結合され、このフリップフロップの逆Ｑ出力
はカウンタ２７４（図１４）に信号ｐ ｃｎｔ ｕｐを
与えて、カウンタの動作方向を制御する。フリップフロ
ップ３７６は、図示のように、信号ｃｎｔ１２８により
クロックされて、信号ｓｔａｒｔｕｐ ｎによりリセッ
トされる。
【００６２】先に述べたように、負のコントローラ部分
３５２は、正のコントローラ部分３５０と実質的に同じ
である。特に、負のコントローラ部分３５２は、電圧Ｖ
sigを負の電圧ｏｋウインドウ（ＮＤＡＣ＋ΔＶ）の上
方境界に比較するコンパレータ３７８を含む。コンパレ
ータ３７８の出力信号ｎ ｏｋはラッチ３８０に結合さ
れ、このラッチの出力はインバータ３８２により反転さ
れる。電圧Ｖsigを電圧ＮＤＡＣに比較するコンパレー
タ２６４（図１４）は、図示のように、ラッチ３８４に
結合される出力信号ｎｃｏｍｐを与える。ラッチ３８４
の出力は信号ｎ ｌａｔｂｉｇであり、インバータ３８２
のｓｒは信号ｎ ｌａｔｓｍであり、両方の信号がＯＲ
ゲート３８６の入力に結合されている。信号ｎ ｌａｔ
ｓｍは更に、フリップフロップ３９６の入力に結合され
る。フリップフロップ３９６の出力は、カウンタ３２２
（図１４）の動作方向を制御する信号ｎ ｃｎｔ ｕｐ
を与える。ＯＲゲート３８６の出力はＡＮＤゲート３８
８の第１の入力に結合され、このゲートに対する第２の
入力は信号ｅｎ ｕｐｄａｔｅにより与えられる。ＡＮ
Ｄゲート３８８の出力は、信号ｎ ｕｐｄａｔｅを更に
別のフリップフロップ３９４へ与える。フリップフロッ
プ３９４の逆Ｑ出力は、マルチプレクサ３２０（図１
４）へ信号ｎ ｈｏｌｄを与える。フリップフロップ３
９４のＱ出力は、更に信号ｓｔａｒｔｕｐに応答してフ
リップフロップ３９０をリセットする。
【００６３】正のコントローラ部分３５０の動作を考察
すると、ラッチ３５６は各更新期間の終りにセットさ
れ、電圧Ｖsigが電圧（ＰＤＡＣ−ΔＶ）を越える時に
リセットされる。このため、インバータ３５８の出力信
号ｐ ｌａｔｓｍは、少なくとも１つの正のＶsigピー
クが（ＰＤＡＣ−ΔＶ）を越えた更新期間中にロー論理
レベルへ遷移する。
【００６４】ラッチ３６０は、電圧Ｖsigが電圧ＰＤＡ
Ｃを越える時にセットされ、各更新期間の終りにリセッ
トされる。このため、信号ｐ ｌａｔｂｉｇは、電圧Ｖ
sigが電圧ＰＤＡＣを越える時にハイ論理レベルへ遷移
し、特定の更新期間の終りまでハイを維持する。従っ
て、（１）その時の期間中電圧Ｖsigが電圧ＰＤＡＣを
越えたか、あるいは（２）その時の全期間中に電圧Ｖ
sigが電圧（ＰＤＡＣ−ΔＶ）より小さかったならば
（即ち、電圧ＰＤＡＣが更新されることを要求する状態
が生じたならば）、ＯＲゲート３６４の出力はハイにな
る。
【００６５】ＯＲゲート３６４の出力がハイであり、か
つ検出器の始動後の最初の更新期間が経過したならば、
ＡＮＤゲート３６６の出力はハイになる。このような条
件下では、その時の更新期間の終りに、フリップフロッ
プ３６８はハイの入力信号において係止してハイの論理
信号ｐ ｕｐｄａｔｅをフリップフロップ３７４へ与え
る。更に、その時のシステム・クロック・サイクルの終
りに、ハイの論理信号ｐ ｕｐｄａｔｅがフリップフロ
ップ３７４へ係止されてローの論理的信号ｐｈｏｌｄを
マルチプレクサ２６８（図１４）へ与える。信号ｐｈｏ
ｌｄがローであると、カウンタ２７４に対する入力ＨＯ
ＬＤは同様にローであり、これによりカウンタ２７４が
カウントすることを可能にする。更に、信号ｐｈｏｌｄ
は、カウンタ２７４が１ビットの如き所定の量だけ増分
あるいは減分するように、ただ１つのシステム・クロッ
ク・サイクルだけローを維持する。
【００６６】カウンタ２７４の動作方向は、信号ｐ ｃ
ｎｔ ｕｐの論理レベルにより決定される。先に述べた
ように、信号ｐ ｃｎｔ ｕｐが常にハイになり、カウ
ンタ２７４に加算させる。しかし、信号ｐ ｌａｔｓｍ
が更新期間の終りにローである時は（即ち、ちょうど終
る期間中の電圧Ｖsigの全ての正のピークが（ＰＤＡＣ
−ΔＶ）を越えたならば）、フリップフロップ３７６が
信号ｐ ｃｎｔ ｕｐをローにさせて、カウンタ２７４
に減算させる。更に、カウンタ２７４は、信号ｐｈｏｌ
ｄがただ１つのクロック・サイクルの間だけローである
ので、１つのクロック・サイクルだけ減算する。
【００６７】正のコントローラ部分３５０の動作につい
ては、図示を簡単にするため電圧Ｖsigの正のピークの
みを示す図１９のａにおける電圧Ｖsigの３つの例示的
な更新期間を参照すれば更に明らかになるであろう。時
間Ｘと時間（Ｘ＋１）との間の期間中に、電圧Ｖsigの
正のピークの１つが電圧ＰＤＡＣを越える。このため、
この期間の終りに、電圧ＰＤＡＣが１ビットだけ増分さ
れる。この目的のため、図１９のｂに示されるように、
電圧Ｖsigが電圧ＰＤＡＣを越える時、信号ｐｃｏｍｐ
がハイになり、電圧Ｖsigが電圧ＰＤＡＣより低く減分
する時は、再びローのレベルへ遷移する。図１９のｃに
示されるように、信号ｐｃｏｍｐの正になる遷移は、ラ
ッチ３６０をセットさせ、信号ｐ ｌａｔｂｉｇをハイ
にさせる。コンパレータ３５４の出力信号ｐ ｏｋは、
図１９のｅに示されるように、電圧Ｖsigが電圧（ＰＤ
ＡＣ−ΔＶ）を越えるごとにハイのレベルに遷移し、電
圧Ｖs igが電圧（ＰＤＡＣ−ΔＶ）より低くくなる時は
ローの論理レベルへ戻る。このように、信号ｐ ｌａｔ
ｓｍは、図１９のｆに示されるように、この期間中信号
ｐ ｏｋの最初の正になる遷移後にローになる。
【００６８】更新期間の終りに、時間（Ｘ＋１）におい
て、信号ｃｎｔ１２８がハイになり、これがフリップフ
ロップ３６８をハイの入力信号において係止させて信号
ｐ ｕｐｄａｔｅをハイにさせる。更に、（Ｘ＋１）にお
いて、フリップフロップ３７６がローの入力信号で係止
して、信号ｐ ｃｎｔ ｕｐをハイにさせてカウンタ２
７４に加算させる。時間（Ｘ＋１）で終る期間中、電圧
ＶsigがＰＤＡＣを越えた時、ラッチ３６８に対するＤ
入力がハイになる信号ｐ ｌａｔｂｉｇによりハイにな
る。またこの期間中、フリップフロップ３７６のＤ入力
は、ラッチ３５６をリセットする信号ｐ ｏｋによりロ
ーになる。更新期間の終りに続くシステム・クロック信
号の立下がりエッジにおいて、フリップフロップ３７４
の出力信号ｐｈｏｌｄは、信号ＣＬＫの次の立下がりエ
ッジまでローになる。信号ｐ ｕｐｄａｔｅは、フリップ
フロップ３６８がローになる信号ｐｈｏｌｄによりリセ
ットされる時ローの論理レベルに戻る。このような構成
により、カウンタ２７４は、１つのクロック・サイクル
の間、信号ｐｈｏｌｄによりカウントを可能にされる。
【００６９】時間（Ｘ＋１）と（Ｘ＋２）の間の期間
中、電圧Ｖsigの全ての正のピークは正の電圧ｏｋウイ
ンドウ、即ち（ＰＤＡＣ−ΔＶ）より小さくなる。この
ような条件下では、電圧ＰＤＡＣは、この期間の終りに
１ビットだけ減分される。電圧Ｖsigが（ＰＤＡＣ−Δ
Ｖ）より小さいままであるので、ラッチ３５６は、この
期間中および信号ｐ ｌａｔｓｍがハイに止まる間はリ
セットされない。信号ｐ ｌａｔｓｍがハイであると、Ｏ
Ｒゲート３６４の出力はハイになり、この期間が検出器
の始動後の最初に期間でないので、ＡＮＤゲート３６６
の出力はハイになる。時間（Ｘ＋２）において、信号ｐ
ｕｐｄａｔｅはハイになり、信号ＣＬＫの次の立下が
りエッジにおいて、１つのクロック・サイクルの間信号
ｐｈｏｌｄはローになる。このため、かかる条件下で
は、カウンタ２７４は、１ビットだけ加算あるいは減算
することを可能にされる。特に、に示されるように、信
号ｐ ｃｎｔ ｕｐが信号ｐ ｌａｔｓｍがハイになるた
め、カウンタ２７４はローである。
【００７０】最後に時間（Ｘ＋２）と（Ｘ＋３）間の期
間について考察すると、正のＶsigのピークの１つは、
この期間中正の電圧ｏｋウインドウ内にある。このた
め、電圧ＰＤＡＣは、この期間の終りでは更新されな
い。この目的のため、電圧Ｖsigがいったん電圧（ＰＤ
ＡＣ−ΔＶ）を越えると、コンパレータ３５４の出力信
号ｐ ｏｋはハイになりラッチ３５６をリセットし、信
号ｐ ｌａｔｓｍをローにさせる。この期間の終りに信
号ｐ ｌａｔｓｍがローであるので、ＯＲゲート３６４
およびＡＮＤゲート３６６の出力はローである。このよ
うに、信号ｐ ｕｐｄａｔｅおよび信号ｐｈｏｌｄはロ
ーを維持し、カウンタ２７４は不動作状態のままであ
り、これにより電圧ＰＤＡＣが更新されることを阻止す
る。
【００７１】本発明の望ましい実施の形態について記述
したが、当業者には、かかる実施の概念を盛り込んだ他
の実施の形態を使用できることが明らかになろう。従っ
て、これらの実施の形態は開示された実施の形態に限定
されるものではなく、むしろ頭書の特許請求の範囲およ
び趣旨によってのみ限定されるべきものであると考えら
れる。本文に引用された全ての刊行物および文献は、そ
の全容において参考のため本文に援用される。
【図面の簡単な説明】
【図１】本発明の第１の磁気物体近接検出器を示すブロ
ック図である。
【図２】ａは１つの鉄の歯車歯（あるいは、他の磁気物
体）の通過時に周囲磁界に波形が対応する図１の回路に
おけるホール電圧Ｖsigを示し、ｂはａのホール電圧波
形に時間的に対応する図１の近接検出器からの出力信号
Ｖoutを示す。
【図３】周囲の磁界において一方から他方の等しくない
振幅を生じる複数の磁気物体の通過に起因する信号Ｖ
sigを示す、同時に生成されるＤＡＣ出力電圧ＶPnewお
よびＶNnewがＶsigに重ねられて示される波形図であ
る。
【図４】ａは、Ｖsigにおけるピークの正と負の値が変
化する連続的な更新期間の一部におけるＶsigの６４パ
ルスの１つの更新期間中のＶsigを示す、１つの期間に
おけるＤＡＣ電圧ＶPnew、ＶNnewと連続的な更新期間中
のＶPnew、ＶNnewとがＶsi gに重ねられて示される波形
図であり、ｂはａの尺度で示された更新信号Ｖupdtを示
す波形図である。
【図５】更新期間が更新時に終了し連続的な更新期間が
開始するトランスデューサ信号Ｖsigの短い期間を示す
図である。
【図６】ａは図１の近接検出器におけるラッチ４２、５
２に対する入力信号を示し、ｂはカウンタ１７、２７に
対するリセット信号を示し、ｃはＶｐｃｏｍｐを示す波
形図、ｄはＶｎｃｏｍｐを示す波形図、ｅはＱ３３ｂを
示す波形図、ｆは近接検出器出力信号Ｖoutを示す波形
図で、全て図５の時間的尺度で示される。
【図７】本発明の第２の磁気物体近接検出器を示す概略
図である。
【図８】図７の近接検出器の更新コントローラを示す概
略図である。
【図９】ａは図７の近接検出器により生成される閾値電
圧ＶＴＨ、ＰＤＡＣ電圧およびＮＤＡＣ電圧が重ねられ
たＶsigを示す波形図、ｂはＶoutを示す波形図である。
【図１０】ａはＶsigにおける正のピーク値が変化する
幾つかの更新期間中のＶsigを示す、図７の検出器によ
り生成される電圧ＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣ
およびＮＤＡＣ＋ΔＶが重ねられた波形図、ｂは、Ｖ
sigにおける負のピーク値が変化する幾つかの更新期間
中のＶsigを示す、図７の検出器により生成される電圧
ＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣおよびＮＤＡＣ＋
ΔＶがＶsigに重ねられた波形図である。
【図１１】Ｖsigの正のピーク値における幾つかの変化
に従って電圧ＰＤＡＣの更新時における図７の検出器の
動作を示すフロー図である。
【図１２】Ｖsigの負のピーク値における幾つかの変化
に従って電圧ＮＤＡＣの更新時における図７の検出器の
動作を示すフロー図である。
【図１３】ａは２つの更新期間中のＶsigを示す、電圧
ＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣおよびＮＤＡＣ＋
ΔＶが重ねられた波形図、ｂは、図７の検出器における
信号ｃｎｔ１２８の波形を示す同じ時間的尺度で示され
た波形図、ｃは、図７の検出器における信号Ｖｏｕｔの
波形を示す同じ時間的尺度で示された波形図、ｄは、図
７の検出器における信号ｐ ｏｋの波形を示す同じ時間
的尺度で示された波形図、ｅは、図７の検出器における
信号ｕｐｄ ｐｄａｃの波形を示す同じ時間的尺度で示
された波形図、ｆは、図７の検出器における信号ｄｃｒ
ｐの波形を示す同じ時間的尺度で示された波形図、ｇ
は、図７の検出器におけるｓｎｐ ｃｕｔ ｕｐの波形
を示す同じ時間的尺度で示された波形図、ｈは、図７の
検出器における信号ｃｌｋの波形を示す同じ時間的尺度
で示された波形図である。
【図１４】本発明の第３の磁気物体近接検出器を示す概
略図である。
【図１５】図２１の近接検出器の更新コントローラを示
す概略図である。
【図１６】ａは、Ｖsigにおける正のピーク値が変化す
る幾つかの更新期間中のＶsigを示す図１４の検出器に
より生成された電圧ＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡ
ＣおよびＮＤＡＣ＋ΔＶが重ねられた波形図、ｂは、Ｖ
sigにおける負のピーク値が変化する幾つかの更新期間
中のＶsigを示す、図１４の検出器により生成された電
圧ＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣおよびＮＤＡＣ
＋ΔＶが重ねられた波形図である。
【図１７】Ｖsigの正のピーク値における幾つかの変化
に従って電圧ＰＤＡＣの更新時における図１４の検出器
の動作を示すフロー図である。
【図１８】Ｖsigの負のピーク値における幾つかの変化
に従って電圧ＰＤＡＣの更新時における図１４の検出器
の動作を示すフロー図である。
【図１９】ａは３つの更新期間中のＶsigを示す、電圧
ＰＤＡＣおよびＰＤＡＣ−ΔＶが重ねられた波形図、ｂ
は、図１４の検出器における信号ｐｃｏｍｐの波形を示
すａと同じ時間的尺度で示された波形図、ｃは、図１４
の検出器における信号ｐｌａｔｂｉｇの波形を示すａと
同じ時間的尺度で示された波形図、ｄは、図１４の検出
器における信号ｐ ｃｎｔ ｕｐの波形を示すａと同じ
時間的尺度で示された波形図、ｅは、図１４の検出器に
おける信号ｐ ｏｋの波形を示すａと同じ時間的尺度で
示された波形図、ｆは、図１４の検出器における信号ｐ
ｌａｔｓｍの波形を示す図１９と同じ時間的尺度で示
された波形図、ｇは、図１４の検出器における信号ｐ
ｕｐｄａｔｅの波形を示すａと同じ時間的尺度で示され
た波形図、ｈは、図１４の検出器における信号ｐｈｏｌ
ｄの波形を示すａと同じ時間的尺度で示された波形図、
ｉは、図１４の検出器における信号ＣＬＫの波形を示す
ａと同じ時間的尺度で示された波形図、ｊは、図１４の
検出器における信号ｃｎｔ１２８の波形を示すａと同じ
時間的尺度で示された波形図である。
【符号の説明】
１０ ホール素子 １２ ホール電圧増幅器 １６ 第２のコンパレータ １７ カウンタ １８ クロック ２０ 正のディジタル／アナログ・コンバータ（ＰＤＡ
Ｃ１） ２４ コンパレータ ２６ 第２のコンパレータ ２７ カウンタ ３３ フリップフロップ ３４ 抵抗電圧分割器 ３６ 更新カウンタ ３９ リセット遅延回路 ４２ ラッチ ４４ 正のディジタル／アナログ・コンバータ（ＰＤＡ
Ｃ２） ４６ ウインドウ・コンパレータ ４８ 利得バッファ段 ５２ ラッチ ５６ ウインドウ・コンパレータ ５８ 利得バッファ １００ 第１のコンパレータ １０４ 第２のコンパレータ １１４ 加減算カウンタ １１８ 正のディジタル／アナログ・コンバータ（ＰＤ
ＡＣ） １２０ 更新コントローラ １２２ 正のコントローラ部分 １２４ バッファ １２６ 負のコントローラ部分 １２８ カウンタ １３０ 加減算カウンタ １３２ コンパレータ １３４ 負のディジタル／アナログ・コンバータ（ＮＤ
ＡＣ） １３６ バッファ １３８ コンパレータ １４０ 抵抗分割器 １５０ 交差結合ＮＯＲラッチ １５２ フリップフロップ １５６ フリップフロップ １６０ コンパレータ １６６ スイッチ １６８ スイッチ １７０ 第１の電圧源 １７２ 電圧源 １７６ ＮＯＲラッチ １７８ フリップフロップ １８２ フリップフロップ ２６０ 第１のコンパレータ ２６４ 第２のコンパレータ ３０４ ヒステリシス・スイッチ ３０６ ヒステリシス・スイッチ ３１０ コンパレータ ３２０ マルチプレクサ ３２２ 加減算カウンタ ３２４ 負のディジタル／アナログ・コンバータ（ＮＤ
ＡＣ） ３２８ バッファ ３３０ 電圧源 ３５０ 正のコントローラ部分 ３５２ 負のコントローラ部分 ３５４ コンパレータ ３５６ 交差結合ＮＯＲラッチ ３６８ フリップフロップ ３７６ フリップフロップ ３７８ コンパレータ ３８０ ラッチ ３８４ ラッチ ３９０ フリップフロップ ３９４ フリップフロップ ３９６ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０１Ｖ 3/08 Ｇ０１Ｖ 3/08 Ａ Ｈ０３Ｋ 5/08 Ｈ０３Ｋ 5/08 Ｚ (72)発明者 ラビ・ビッグ アメリカ合衆国ニューハンプシャー州 03304，ボー，ロングビュー・ドライブ 27 (72)発明者 ジェイ・エム・タウン アメリカ合衆国ニューハンプシャー州 03255，ニューバリー，サウスブルック・ サークル 12 (72)発明者 藪崎 仁 アメリカ合衆国マサチューセッツ州01606, ウースター，モハベ・ロード ６

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 ａ）周囲の磁界を検知して磁界に比例す
    る電圧Ｖsigを生成するステップと、 ｂ）Ｖsigのピークツーピーク電圧の百分比である閾値
    電圧を生成するステップと、 ｃ）Ｖsigが閾値電圧を越えるように上昇する時１つの
    ２進レベルとなり、Ｖs igが閾値電圧より低く低下する
    時別の２進レベルとなる近接検出器出力電圧を生成する
    ステップと、 ｄ）Ｖsigのピーク電圧に生じる変化に応答して、Ｖsig
    のピークツーピーク電圧の百分比を予め定めた許容差内
    に止めるように閾値電圧を周期的に更新するステップと を含む通過する磁気物体の検出方法。
  2. 【請求項２】 前記閾値電圧生成ステップが、 ａ）Ｖsigが閾値電圧を越える時、Ｖsigのピークツーピ
    ーク電圧の第１の百分比である第１のレベルの閾値電圧
    を与えるステップと、 ｂ）Ｖsigが閾値電圧より小さい時、Ｖsigのピークツー
    ピーク電圧の第２の百分比である第２のレベルの閾値電
    圧を与えるステップと を含む請求項１記載の方法。
  3. 【請求項３】 前記閾値電圧更新ステップが、 ａ）Ｖsigのピーク値における変動に従って閾値電圧の
    第１のレベルを更新するステップと、 ｂ）Ｖsigのピーク値における変動に従って閾値電圧の
    第２のレベルを更新するステップと を含む請求項２記載の方法。
  4. 【請求項４】 前記閾値電圧更新ステップが、 ａ）Ｖsigの正のピーク値の関数として電圧ＰＤＡＣを
    生成するステップと、 ｂ）Ｖsigの負のピーク値の関数として電圧ＮＤＡＣを
    生成するステップとを含み、前記閾値電圧の第１のレベ
    ルが電圧（ＰＤＡＣ−ＮＤＡＣ）の第１の百分比であ
    り、前記閾値電圧の第２のレベルが電圧（ＰＤＡＣ−Ｎ
    ＤＡＣ）の第２の百分比である 請求項２記載の方法。
  5. 【請求項５】 前記電圧ＰＤＡＣ生成ステップが、 ａ）Ｖsigの最大の正のピーク値に従って変動するよう
    に電圧ＰＤＡＣを増加するステップと、 ｂ）各更新期間中のＶsigの実質的に全ての正のピーク
    値が各更新期間中保持される電圧ＰＤＡＣより第２の所
    定の量だけ小さければ、複数の更新期間のそれぞれの終
    りに、電圧ＰＤＡＣを第１の所定の量だけ減少するステ
    ップと を含む請求項４記載の方法。
  6. 【請求項６】 前記電圧ＮＤＡＣ生成ステップが、 ａ）Ｖsigの最大の負のピーク値に従って変動するよう
    に電圧ＮＤＡＣを減少させるステップと、 ｂ）各更新期間中のＶsigの負のピーク値の実質的に全
    てが第２の所定の量だけ各更新期間中保持される電圧Ｎ
    ＤＡＣより大きければ、複数の更新期間のそれぞれの終
    りに、電圧ＮＤＡＣを第１の所定の量だけ増加させるス
    テップと を含む請求項４記載の方法。
  7. 【請求項７】 前記電圧ＰＤＡＣ生成ステップが、 ａ）各更新期間中のＶsigの正のピーク値が各更新期間
    中保持される電圧ＰＤＡＣを越えるならば、複数の更新
    期間のそれぞれの終りに、電圧ＰＤＡＣを第１の所定の
    量だけ増加させるステップと、 ｂ）各更新期間中のＶsigの正のピーク値の実質的に全
    てが第２の所定の量だけ各更新期間中保持される電圧Ｐ
    ＤＡＣより小さければ、複数の更新期間のそれぞれの終
    りに、電圧ＰＤＡＣを第１の所定の量だけ減少するステ
    ップと を含む請求項４記載の方法。
  8. 【請求項８】 前記電圧ＮＤＡＣ生成ステップが、 ａ）各更新期間中のＶsigの負のピーク値が各更新期間
    中保持される電圧ＮＤＡＣより小さければ、複数の更新
    期間のそれぞれの終りに、電圧ＮＤＡＣを第１の所定の
    量だけ減少するステップと、 ｂ）各更新期間中のＶsigの負のピーク値の実質的に全
    てが第２の所定の量だけ各更新期間中保持される電圧Ｎ
    ＤＡＣより大きければ、複数の更新期間のそれぞれの終
    りに、電圧ＮＤＡＣを第１の所定の量だけ増加するステ
    ップと を含む請求項４記載の方法。
  9. 【請求項９】 前記第１の百分比がＶsigのピークツー
    ピーク電圧の０％ないし５０％の範囲内にあり、前記第
    ２の百分比がＶsigのピークツーピーク電圧の５０％な
    いし１００％の範囲内にある請求項２記載の方法。
  10. 【請求項１０】 磁界に比例する電圧出力信号Ｖsigを
    与える磁界／電圧トランスデューサと、 Ｖsigのピークツーピーク電圧の百分比を所定の許容差
    内に止めるように閾値電圧が周期的に更新される、Ｖ
    sigのピークツーピーク電圧の百分比である閾値電圧を
    生成するよう動作する閾値電圧発生器と、 Ｖsigが閾値電圧を越えるように上昇する時１つの２進
    レベルとなり、Ｖsigが閾値電圧より低く低下する時別
    の２進レベルとなる近接検出器出力電圧を生成するため
    Ｖsigを閾値電圧に比較するコンパレータとを備える磁
    気物体の近接検出器。
  11. 【請求項１１】 前記閾値電圧発生器が、Ｖsigが閾値
    電圧を越えるよう上昇する時Ｖsigのピークツーピーク
    電圧の第１の百分比である第１のレベルと、 Ｖsigが閾値電圧より低く低下する時Ｖsigのピークツー
    ピーク電圧の第２の百分比である第２のレベルとにおけ
    る閾値電圧を与えるヒステリシス回路を含む請求項１０
    記載の検出器。
  12. 【請求項１２】 ａ）周囲の磁界を検知して磁界に比例
    する電圧Ｖsigを生成するステップと、 ｂ）それぞれ一連の更新期間のそれぞれの初めにおける
    Ｖsigのピークツーピーク電圧の固定された百分比であ
    るＶsigの正と負のピークとそれぞれ呼ばれる閾値電圧
    ＶPthとＶNthとを生成するステップと、 ｃ）ＶsigがＶPthを越えるように上昇する時１つの２進
    レベルになり、ＶsigがＶNthより低く低下する時別の２
    進レベルになる近接検出器の出力電圧を生成するステッ
    プと、 ｄ）Ｖsigのピーク電圧において生じる変化に関して、
    Ｖsigのピークツーピーク電圧の固定された百分比を所
    定の許容差内に維持するように閾値電圧ＶPthおよびＶ
    Nthを周期的に更新するステップと を含む通過する磁気物体の検出方法。
  13. 【請求項１３】 ａ）検出の初めにおいて、各更新期間
    の初めにＶsigにおける第１の正のピークに等しい信号
    電圧ＶPoldを生成し、各更新期間中電圧ＶPo ldを保持す
    るステップと、 ｂ）各更新期間中のＶsigにおける最も高い正のピーク
    電圧に等しい信号電圧ＶPnewを生成して、各更新期間の
    終りまで電圧ＶPnewを保持するステップと、 ｃ）各更新期間の終りに、ＶPnewが（ＶＰｎｅｗ−Δ
    ｖ）ないし（ＶＰｎｅｗ＋Δｖ）の範囲外にある時（但
    し、Δｖは増分ＤＣバイアス電圧）、更新指令パルスを
    生成するステップと、 ｄ）更新指令パルスに応答して、連続的な各更新期間の
    初めに、前の更新期間の終りで電圧ＶPnewに等しく信号
    電圧ＶPoldを変化させて、各更新期間の終りまで電圧Ｖ
    Poldを保持するステップと を更に含む請求項１２記載の検出方法。
  14. 【請求項１４】 ａ）検出の初めに、各更新期間の初め
    においてＶsigにおける最初の負のピークに等しい信号
    電圧ＶPoldを生成し、各更新期間中電圧ＶNo ldを保持す
    るステップと、 ｂ）各更新期間中のＶsigの最も低い負のピーク電圧に
    等しい信号電圧ＶNnewを生成し、各更新期間の終りまで
    電圧ＶNnewを保持するステップと、 ｃ）各更新期間の終りに、ＶNnewが（ＶNold−ΔＶ）な
    いし（ＶNold＋Δｖ）の範囲外にある時（但し、Δｖは
    増分ＤＣバイアス電圧）、更新指令パルスを生成するス
    テップと、 ｄ）更新指令パルスに応答して、連続的な各更新期間の
    初めに、前の更新期間の終りにおける電圧ＶNnewに等し
    く信号電圧ＶNoldを変化させて、各更新期間の終りまで
    電圧ＶNoldを保持するステップと を更に含む請求項１３記載の検出方法。
  15. 【請求項１５】 Ｖsigにおけるピークツーピーク電圧
    のそれぞれ固定された百分比である前記閾値電圧ＶPth
    およびＶNthの生成が、更新指令パルスの各々の発生時
    に、閾値電圧ＶPthおよびＶNthを更新されたピークツー
    ピーク電圧（ＶPold−ＶNold）のそれぞれの固定された
    百分比に保持することにより行われる請求項１４記載の
    検出方法。
  16. 【請求項１６】 ａ）周囲の磁界を検知して、磁界に比
    例する電圧Ｖsigを生成するステップと、 ｂ）Ｖsigにおける複数の正のピークを網羅する、一連
    の更新期間のそれぞれの初めにおけるＶsigのピークツ
    ーピーク電圧の固定された百分比となるように閾値電圧
    ＶPthおよびＶNthを生成するステップと、 ｃ）ＶsigがＶPthを越えるように上昇する時ハイにな
    り、ＶsigがＶNthより低く低下する時ローになる近接検
    出器の２進出力電圧を生成するステップと、 ｄ）第１の更新期間の初めにおけるＶsigにおける第１
    の正のピークに等しい信号電圧ＶPoldを生成して、第１
    の更新期間中電圧ＶPoldを保持するステップと、 ｅ）各更新期間中のＶsigにおける最も高い正のピーク
    電圧に等しい信号電圧ＶPnewを生成し、該電圧ＶPnewを
    保持するステップと、 ｆ）各更新期間の終りにおいて、ＶPnewが（ＶPold−Δ
    ｖ）ないし（ＶPold＋Δｖ）の範囲外にある時（但し、
    Δｖは増分ＤＣバイアス電圧）、瞬間的にハイであるバ
    イアス電圧Ｖｕｐｄｔを生成するステップと、 ｇ）最初の更新期間の初めに、Ｖsigにおける最初の負
    のピークに等しい信号電圧ＶNoldを生成し、最初の更新
    期間中電圧ＶNoldを保持するステップと、 ｈ）各更新期間中Ｖsigにおける最も低い負のピーク電
    圧に等しい信号電圧ＶN newを生成し、該電圧ＶNnewを保
    持するステップと、 ｉ）ＶNnewが（ＶNold−Δｖ）ないし（ＶNold＋Δｖ）
    の範囲外にある時（Δｖは増分ＤＣバイアス電圧）、２
    進電圧Ｖｕｐｄｔに瞬時のハイを生成するステップと、 ｊ）Ｖｕｐｄｔが瞬時ハイになる時、前の更新期間の終
    りに電圧ＶPnewおよびＶNnewにそれぞれ等しく信号電圧
    ＶPoldおよびＶNoldを変化させ、閾値電圧ＶPt hおよび
    ＶNthが更新されたピークツーピーク電圧（ＶPold−Ｖ
    Nold）の固定された百分比を持つように、各更新期間の
    終りまで電圧ＶPoldおよびＶNoldを保持するステップと を含む通過する磁気物体の検出方法。
  17. 【請求項１７】 前記閾値電圧ＶPthの固定された百分
    比が（ＶPnew−ＶNne w）の５０％ないし１００％の範囲
    内にあり、閾値電圧ＶNthの固定された百分比が（Ｖ
    Pnew−ＶNnew）の５０％ないし０％の範囲内にある請求
    項１６記載の検出方法。
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