JP4890491B2 - 電子装置の作製方法 - Google Patents

Description

本明細書で開示する発明は、基板上に薄膜トランジスタ（以下、ＴＦＴという）を用いてアクティブマトリクス回路を構成した液晶ディスプレー等の非発光型ディスプレーを有する電子装置に関する。特に本発明におけるアクティブマトリクス回路は、同じく同一基板上に形成されたＴＦＴを用いた駆動回路（周辺回路）によって制御されることを特徴とする電子装置に関する。

近年、液晶ディスプレーが薄型・軽量であることを利用して、携帯型の各種電子装置（例えば、パーソナルコンピュータ、ワードプロセッサー、電子手帳）のディスプレーとして用いられるようになった。液晶ディスプレーの中でも、ＴＦＴを用いて、画素を１つ１つ制御する、いわゆるアクティブマトリクス型の液晶ディスプレーは表示特性に優れ、より多くの電子装置に用いられつつある。

アクティブマトリクス型の液晶ディスプレーにはいくつか種類がある。第１のものは、ＴＦＴでアクティブマトリクス回路のみを形成し、それを駆動するための回路を外付けの単結晶半導体集積回路チップによって構成する形式のものである。この場合には、ガラス基板の周囲に半導体チップや半導体パッケージをＴＡＢ法等の手段で接続する必要があり、装置は比較的大きくなった。また、アクティブマトリクス回路から延びている配線は、開口率を向上させるために細くなり、また、その配線の総数は１０００本を越えるため、それらの接続において、技術的な問題があった。

また、この接続部分にかなりの面積が必要とされ、ガラス基板上の配線と外付けのチップの配線やＴＡＢ法の場合のテープとの熱膨張率のずれにより、合わせ精度がせいぜい６０μｍであり、画素ピッチがそれ以下の高精細ディスプレーには適用できなかった。そして、このことが装置の小型化の障害となった。この種のものでは、ＴＦＴとして、それほど高い特性が得られない代わりに、低温でも作製できる非晶質シリコンを用いたＴＦＴが使用されている。

第２のものは、アクティブマトリクス回路ばかりでなく、その駆動のためのゲイト線ドライバ回路、ソース線ドライバー回路等の回路までも同一基板上に形成されたＴＦＴを用いた薄膜集積回路によって構成するもの（以下、モノリシック型アクティブマトリクスディスプレーという）である。ゲイト線およびソース線ドライバー回路は、シフトレジスタやバッファ、あるいはデコーダー等の回路を有する。

この種のものでは、上述のような外付けの半導体チップを用いないので、装置は比較的小さくなった。また、多数の配線を接続する必要もないので、その面でも装置の小型化に有利であった。この種のものは、駆動回路（ドライバー回路）に、より特性の優れた結晶性シリコンのＴＦＴが用いられる必要があった。このように装置の小型化を推進するには第２の方法（モノリシック型アクティブマトリクスディスプレー）が有利であった。

しかしながら、需要の拡がりとともに、さらなる小型化、軽量化、薄型化が要求されるようになった。パーソナルコンピュータを例にとれば、ディスプレー以外にも、中央演算処理回路（ＣＰＵ）、メインメモリー、画像信号処理装置、画像メモリー等のさまざまな半導体チップが、液晶ディスプレー以外の主基板（メインボード）上に形成され、液晶ディスプレーとメインボードという少なくとも２枚の基板が必要である。

また、より機能の低い電子装置においても、装置全体の小型化は有効である。例えば、近年、カーナビゲーション・システムや電子手帳においては、ディスプレー以外に通信装置や記憶装置は必要不可欠であり、そのため、従来はディスプレーと本体の２つの部分からなっていた。より装置を小型、薄型、軽量のものとするには、ディスプレーと本体を一体とすることが必要である。

すなわち、１枚の基板上に様々な半導体回路を搭載した装置である。このような要求に応えるために、いくつかの技術が提案されている。例えば、特開平７−２０９６７２には、図３にそのブロック図を示すように、モノリシック型アクティブマトリクスディスプレーの基板５上に、ＣＰＵや各種メモリー等の半導体チップをワイヤボンディング法やＦＣＯＧ（フリップ・チップ・オン・グラス）法によって取付ける技術が開示されている。

ここで、基板上のゲイト線およびソース線ドライバー回路と、アクティブマトリクス回路４（各画素は、スイッチングトランジスタ１、画素電極２、補助容量３を有する）がＴＦＴによって形成される。場合によっては、信号処理回路（一般のビデオ信号をディスプレーで用いる信号に変換する回路）もＴＦＴで構成してもよい。一方、ＣＰＵ、メモリー、補正メモリー、入力ポートは半導体チップで構成される（図３）。

入力ポートとは、外部から入力された信号を読み取り、画像用信号に変換する回路である。補正メモリーは、アクティブマトリクスパネルの特性に合わせて入力信号等を補正するためのパネルに固有のメモリーのことである。特に、この補正メモリーは、各画素固有の情報を不揮発性メモリーとして有し、個別に補正するためのものである。すなわち、電気光学装置の画素に点欠陥のある場合には、その点の周囲の画素にそれに合わせて補正した信号を送り、点欠陥をカバーし、欠陥を目立たなくする。

または、画素が周囲の画素に比べて暗い場合には、その画素により大きな信号を送って、周囲の画素と同じ明るさとなるようにするものである。画素の欠陥情報はパネルごとに異なるので、補正メモリーに蓄積されている情報はパネルごとに異なる。ＣＰＵとメモリーは通常のコンピュータのものとその機能は同様で、特にメモリーは各画素に対応した画像メモリーをＲＡＭとして持っている。この他にも必要に応じて、様々なチップを取り付けてもよい。

ワイヤボンディング法を採用する場合は、図４に示される断面形状となる。すなわち、回路２１が形成されたガラス基板２０上にチップ２２が端子部を上向きにしてマウントされ、回路の端子電極２１とチップの端子部２３とを金属のボンディングワイヤ２４によって接続する。そして、この部分を樹脂２５によって封止することによって、外的衝撃から接続部を守る。端子接触性・密着性を安定に保つために、端子２１の表面はアルミニウム等の金属であることが好ましい。

ワイヤボンディング法の場合には、このように端子接続部で樹脂が大きく盛り上がるため、厚くなるという欠点がある。一方、ＦＣＯＧ法は図６に示されるように、回路４１が形成されたガラス基板４０上にチップ４２が端子部を下向きにしてマウントされ、回路の端子電極４１とチップの端子部４３とをバンプ（導電性突起物）４４（図６（Ａ））あるいは金属粒子４６（図６（Ｂ））によって接続する。そして、この部分を樹脂４５によって封止することによって、基板４０上にチップを固定する。

ＦＣＯＧ法の場合には端子接続部の厚さは実質的にチップの厚さであるので、薄型化が可能である。また、ＦＣＯＧ法では、ガラス基板側の端子はアルミニウム以外の材料を採用することも可能で、例えば、透明導電性酸化物被膜（ＩＴＯ等）も採用することができる。一般に、ガラス基板上に液晶ディスプレー用のアクティブマトリクス回路を形成する場合には、最上層の配線は透明導電性被膜を用いて構成されることが多いので、ＦＣＯＧ法はこの点で特に好ましい。

ＦＣＯＧ法によって作製される装置の外観は図５に示すようになる。基板３０に対向して基板２９が設けられ、その間には液晶が挟持されている。また、基板３０には、アクティブマトリクス回路３１と、それを駆動するための周辺駆動回路３２、３３、３４がＴＦＴを用いて構成されている。そして、これらの回路の形成された面に、メインメモリーチップ３６、ＭＰＵ（マイクロ演算回路）３７、補正メモリー３８を接着し、各チップを基板３０上の回路と接続した。

基板３０上には、図５の３９（図６の４１に相当）に示すようなＩＴＯ（インディウム錫酸化物）の配線端子部（配線接続パッド）が、固定部分３５に形成される。これに対し、図１０に示すように、アクティブマトリクス基板上にＣＰＵや各種メモリーをもＴＦＴによって、周辺回路やマトリクス回路と同時に形成する方法（以下、完全モノリシック型ディスプレー、という）も提案されている（特開平７−１３５３２７、図１０）。

これらの従来の技術に関しては、以下のような問題がある。まず、ガラス基板上にチップを付ける技術（上記のようなワイヤボンディング法やＦＣＯＧ法を総称して、ＣＯＧ（チップ・オン・グラス）法と称する）では、チップの実装コストが大きい上、チップの厚さが無視できないという問題がある。

また、完全モノリシック型ディスプレーに関しても、ＣＰＵに必要とされるトランジスタの特性は、アクティブマトリクス回路のスイッチングトランジスタに要求される特性とは比較にならないほど高いものであり、また、素子のデザインルールも異なるので、同一基板上に同時に形成することは容易でない。また、別に半導体回路を形成するために、表示部分以外の面積が増加する。本発明は、上記のような問題点に鑑みてなされたものであり、新たな構造の非発光型ディスプレーを有する電子装置を提案するものである。

本発明は、従来の方法では顧みられることのなかった対向基板（対向電極を有する基板、図５の基板２９に相当）に着目することにより、上記の問題を解決する。従来の対向基板には対向電極のみが設けられていた。これに対し、本発明においては、ＴＦＴを用いた半導体集積回路をも対向基板に設け、かつ、この半導体集積回路は、アクティブマトリクス回路の設けられた基板（ＴＦＴ側基板、もしくはマトリクス基板という）のゲイト線ドライバー回路やソース線ドライバー回路（周辺回路領域）と可能な限り重なるように設けるものである。

対向基板に形成される半導体集積回路は、その面積の少なくとも７０％がマトリクス基板の周辺回路領域と重なるように設計する。これは、半導体集積回路を２段に重ねたこととと同じであり、表示部分以外の面積を極力低減する上で効果がある。

例えば、図１に示すように、対向基板６にＣＰＵやメモリー等の回路を形成する。一方、マトリクス基板５には、アクティブマトリクス回路とゲイト線およびソース線ドライバー回路を設け、必要に応じて、その他の回路（例えば、信号処理回路）も設ける。しかし、表示部分以外の面積を低減するという目的のためには、アクティブマトリクス回路とゲイト線およびソース線ドライバー回路のみを設けると効果が大きい。図１の電子装置の回路は、図３もしくは図１０に示されるものと実質的に同じである（図１）。

上記の基板間の接続には、従来のように、各基板に設けられた端子を配線によって接続する方法でもよい。しかし、図２に示すように、基板間を導電性の突起様端子（インターコネクション、バンプ））７によって接続してもよい。図２は、本発明の１つを示す液晶ディスプレーを有する電子装置の断面の概略を示すものである。図２に関して、簡単に説明する。マトリクス基板５には周辺駆動回路の領域９とマトリクスの領域１０が設けられる。

また、対向基板６には、対向電極１１に加えて、ＴＦＴの半導体集積回路の領域８が設けられる。回路を保護し、絶縁性を高める目的には、半導体集積回路領域８を有機樹脂（例えば、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、エポキシ等）もしくは、無機材料（酸化珪素、窒化珪素、酸化窒化珪素（オキシ・ナイトライド）等）の絶縁被膜１２で被覆し、バンプを設ける部分のみに開孔を形成するとよい。

対向基板６に金（Ａｕ）等の導電性材料によって、バンプ７を設け、対向基板６とマトリクス基板５を重ねて、液晶１４を注入し、また、バンプ７をマトリクス基板５の周辺駆動回路領域９に設けられた端子に圧着させる。最後に、封止剤１３によって、液晶１４が漏れないようにする。実際には基板間の厚さを一定に保持する目的でスペーサーも封入される。

一般に従来の方法では、封止剤は周辺駆動回路の内側に設けられることが多かったが、表示部分以外の面積を少なくするという目的には、図２（Ａ）に示されるように、周辺駆動回路の外側（例えば、特開平８−２２０５６０）、あるいは、図２（Ｂ）に示されるように、周辺駆動回路の全部もしくは一部に重ねて（例えば、特開平４−３２４８２６）に封止剤を設けてもよい（図２）。

本発明においては、対向基板のＴＦＴと、マトリクス基板のＴＦＴの特性、作製工程、作製条件、構造、材料等を異なるものとすることによって、それぞれの半導体集積回路だけでは実施できない特性をも相互に補完でき、より大きな効果を得ることができる。詳細については実施例で説明するが、一般に対向基板の半導体集積回路はマトリクス基板の周辺駆動回路よりも高速動作の要求される回路とし、それに応じた特性、構造を有するＴＦＴとするとよい。

従来の完全モノリシック型アクティブマトリクスディスプレー（図１０）では、マトリクス基板上に同時にＴＦＴを作製する必要から異なる特性の要求されるＴＦＴを得ることが困難であったが、上記のごとく、対向基板とマトリクス基板で別々にＴＦＴを作製できるので、ＴＦＴの特性を異なるものとできる。例えば、デザインルール、ドーピング量（ドーズ量）、プロセス最高温度、ゲイト絶縁膜の厚さ等を対向基板とマトリクス基板で変更することは有効である。

本発明においては、ＴＦＴの作製方法については特別な制約はなく、公知のＳＯＩ（シリコン・オン・インシュレータ）技術を用いればよい。例えば、特開平８−１５３６７７や同８−２５０７４５、J. P. Salemo他 (SID International Symposium, DIgest of Technical Papers, May 1992, pp63-66) 等に開示される他の基板に形成したＴＦＴの半導体集積回路を剥離し、別の基板に転写する方法を用いてもよい。もちろん、特定の構造、作製方法のＴＦＴと本発明を組み合わせることにより、相乗的な効果が得られる場合もあることは言うまでもない。以下には、その例を示す。

以上に示したごとく、対向基板にも、半導体集積回路を形成し、これをマトリクス基板の周辺回路等と重なるように配置することにより、表示部分の面積を向上させることができる。このようなディスプレーもしくはディスプレーを有する電子装置は小型化において有利であり、産業上の需要の見込めるものである。このように本発明は産業上、有益である。

なお、本明細書においては、ＴＦＴの作製工程もしくは構造については特に言及することはなかったが、これは、本発明が、特定の構造のＴＦＴにおいてのみ効果を有するという発明でないからである。本発明は、様々な構造のＴＦＴにおいて、効果を有し、特に、マトリクス基板と対向基板のＴＦＴの構造、作製工程、サイズ等を互いに異なるものとすることにより、相互に補えるという利点があることは実施例の記述から明らかであろう。

〔実施例１〕
図７〜図９を用いて本実施例のディスプレーについて説明する。本ディスプレーは２枚の基板５および６よりなる。基板５は、いわゆるマトリクス基板であり、アクティブマトリクスと、それを駆動するためのゲイト線およびソース線ドライバー回路を有する。ここで、ゲイト線ドライバー回路は、シフトレジスタやバッファ等で構成され、また、ソース線ドライバー回路は、それらに加えてサンプル・ホールド回路を有する。

なお、上記のドライバー回路においては、シフトレジスタを同等な機能を有するカウンター及びデコーダで代用してもよい。また、本実施例ではソース線ドライバー回路は２系統のシフトレジスタ（シフトレジスタ１および２）で構成し、半周期の位相差で駆動する。

一方、基板６は、対向電極の他に信号処理回路を有し、入力されたビデオ信号を処理して、３系統のクロックパルスと４分割されたビデオ信号を出力する。クロックパルスは、３本のインターコネクション７ａにより、また、ビデオ信号は４本のインターコネクション７ｂにより、マトリクス基板に送られる。

また、信号処理装置は、対向電極に電位を供給する。本電子装置では、本発明の基本的な思想を説明するには煩雑であり、かつ、不必要であるという理由により、いわゆるＣＰＵに相当する回路は搭載されていないが、もちろんそのような回路を搭載することも可能である。ビデオ入力端子、電源端子はマトリクス基板５に設け、それらはインターコネクション７ｃにより対向基板６に送られる（図７）。

本実施例のディスプレーで、上記のようにビデオ信号を分割するのは、主としてソース線ドライバー回路の動作速度を低減し、その負担を減らすためである。例えば、画素数が５万のディスプレーでは、１秒間に３０フレームの画像情報を処理するためには、ソース線ドライバー回路の処理速度は、５万（画素）×３０（フレーム／秒）＝１．５ＭＨｚであればよい。

これは公知の１０μｍ程度のデザインルールのポリシリコンを用いたＴＦＴ（例えば、特公平５−９７９４、同２−６１０３２等）においても処理可能である。しかしながら、画素数がより多くなると処理が追いつかなくなる。例えば、ＶＧＡ仕様のディスプレーでは、画素数が、６４０（列）×４８０（行）×３（原色）＝９２１６００（画素）であり、ソース線ドライバー回路の処理速度は、２８ＭＨｚにもなる。

これを解決する第１の方法は、シフトレジスタを複数系統設ける方法である。例えば、シフトレジスタを２系列、並列に設け、それぞれに位相を半周期ずらしたパルスを伝送させる。こうすることによりソース線ドライバー回路の処理速度を半分にできる。

第２の方法は、ビデオ信号を分割し、同時に複数の信号をソース線ドライバー回路から出力させて処理する方法である。例えば、ビデオ信号を４分割し、これを１つのシフトレジスタでサンプリングすることにより動作速度を１／４とできる。

本ディスプレーでは、ビデオ信号４分割、シフトレジスタ２系統であるので、動作速度は１／８に低減できる。これらの技術は公知の技術であるので、これ以上、詳細には説明しないが、上記の方法により、適切な信号を入力すれば、ソース線ドライバー回路の負担を十分に低減できる。とはいえ、ビデオ信号の処理回路をも内蔵する場合には、ソース線ドライバー回路に入力する信号を処理する回路において、上記の速度で処理する回路が絶対必要である。すなわち、信号処理回路は高速動作の要求される回路である。また、ソース線ドライバー回路は、それより低速動作の回路である。なお、一般にゲイト線ドライバー回路は、ソース線ドライバー回路よりも低速動作である。

本発明は、ディスプレーを構成する２枚の基板のうち対向基板に設けられる回路は、マトリクス基板のものより高速動作が要求されるものを設けることにより効果を発揮できる。本ディスプレーでは、対向基板の信号処理回路は、マトリクス基板よりも８倍高速で動作することが必要である。その対策の一つはデザインルールを変更することで、信号処理回路のデザインルールをマトリクス基板の０．３５以下にすればよい。本ディスプレーでは、信号処理回路のデザインルールを２μｍ、マトリクス基板のデザインルールを８μｍとする。

マトリクス基板の回路においては、アクティブマトリクスの拡がりと同程度の面積においてパターン形成する必要があり、２μｍのデザインルールで回路を刻むことは困難である。しかしながら、対向基板の回路においては、そのような制約は少なく、ごく限られた面積において２μｍのデザインルールの回路を形成することも容易である。

図８には、本ディスプレーの各回路の配置の概要を示す。マトリクス基板５（図８下）においては、中央部にアクティブマトリクス領域１０と、その左と上に周辺回路領域９を設ける。ここにソース線ドライバー回路とゲイト線ドライバー回路が設けられる。また、基板５の左端には、外部と接続するための差込み型の端子１５を設ける。また、そのために、マトリクス基板５は対向基板６よりもｘだけ横長にする。

一方、対向基板６（図８上）には、マトリクス基板のアクティブマトリクス領域に対応する領域に対向電極１１を設ける。また、その左上の部分で、マトリクス基板の周辺回路と重なるように半導体集積回路領域８を設ける。ここには信号処理回路が設けられる。このように半導体集積回路領域８は、アクティブマトリクス領域１０に比べると限られた面積であるので、この部分だけにより小さなデザインルールで回路を形成することは困難でない。

本ディスプレーでは周辺回路領域９やアクティブマトリクス領域１０の外側に封止領域１３を設ける。また、インターコネクション７（図７の７ａ、７ｂ、７ｃに相当）はアクティブマトリクス領域１０の左上に形成する。ただし、周辺回路９や半導体集積回路８と重ならないように設ける。これは、インターコネクションの周囲では大きな圧力が加わるため、それによって回路が破壊されることを防止するためである。

本実施例では、ＴＦＴの作製には、公知の熱固相成長法によるポリシリコンを用いた技術を採用し、マトリクス基板５に形成するＴＦＴの作製工程と、対向基板６に形成するＴＦＴの作製工程は同じとする。図８のディスプレーにおいては、外部との接続端子（ビデオ端子、電源端子等）１５を対向基板側に設けてもよい。図７の回路ブロック図から明らかなように、かくするとインターコネクション端子数を１つ減らせる。

また、インターコネクション７は封止領域１３に設けてもよい。インターコネクションは機械的な接続であるので、不安定である。封止領域では、封止剤により固定されるのでより安定になる。外部との接続端子１５を対向基板側に、また、インターコネクション７を封止領域に設けた例を図９に示す。

〔実施例２〕
図１１には、本実施例のディスプレーの断面の模式図を示す。本ディスプレーの回路構成等は図７、図８に示されるものと同じであるが、本実施例では、ＴＦＴの作製工程をマトリクス基板と対向基板で異なるものとし、また、その他のパラメータもそれに応じて変更する。

図１１を説明する。マトリクス基板５上には、Ｎチャネル型ＴＦＴ５３とＰチャネル型ＴＦＴ５４を含む半導体回路が構成されており、また、対向基板６上には、Ｎチャネル型ＴＦＴ５１とＰチャネル型ＴＦＴ５２を含む半導体回路が構成されている。両基板上の半導体回路は互いに対向しており、インターコネクション７によって電気的に接続されている。

インターコネクションは金のバンプであり、また、その端子部分には、インディウム錫酸化物被膜（ＩＴＯ）等の導電性酸化物の被膜５５、５６を用いると安定してコンタクトが形成できる。本ディスプレーでは、マトリクス基板は、公知の低温ポリシリコンＴＦＴ技術を用いる。これは、基板として安価な無アルカリガラス基板を用い、最高プロセス温度を６００℃程度とするものである。非晶質シリコンは、６００℃程度の熱固相成長法により結晶化する。結晶化を促進するために、ニッケル等の結晶化を促進せしめる触媒材料を用いてもよい（例えば、特開平６−２９６０２０）。

しかし、通常の半導体プロセスで使用されているような熱酸化法によるゲイト絶縁膜の形成は不可能である。そのため、ゲイト絶縁膜は気相成長法によって堆積した被膜を用いる。気相成長法による絶縁膜は欠陥が多く、耐圧性を高めるために１０００Å以上の厚さが必要である。本実施例では、１０００Åとする。

一方、対向基板は、公知の高温ポリシリコンＴＦＴ技術を用いる。これは、基板として高価な石英基板を用い、最高プロセス温度を６００℃以上、例えば１０００℃とするものである。このため、非晶質シリコンの結晶化も熱酸化法によるゲイト絶縁膜の形成も可能である。熱酸化法により得られた酸化珪素膜は優れた電気特性を有する。本実施例では、その厚さは５００Åとする。このように、ゲイト絶縁膜を薄膜化できるので、高速動作の可能なＴＦＴが得られる。

また、デザインルールに関しては、マトリクス基板を８μｍ、対向基板を２μｍとする。図からも明かなように、マトリクス基板のゲイト幅は対向基板のものより大きく、したがって、後者のデザインルールが前者よりも小さいことを示している。また、ゲイト絶縁膜の厚さに関しても、前者の方が後者より厚いことを示している（図１１）。

なお、デザインルールを縮小するにしたがって、ドーピング濃度を高めることや電源電圧を低下させることが、スケーリング則より要求されることもある。この点に関しても、本発明においては、マトリクス基板と対向基板の半導体回路が独立に作製されるので、何ら障害とならない。本実施例においても、対向基板のドーズ量を、マトリクス基板のものより高めてもよい。また、対向基板の電源電圧を、マトリクス基板のものより低くしてもよい。

〔実施例３〕
図１２〜図１５を用いて本実施例のディスプレーの構造、作製工程等を説明する。本ディスプレーの回路構成等は実施例１と同等であり、図７、図８に示される。本ディスプレーはマトリクス基板側のＴＦＴ回路は低温ポリシリコン技術を用いて形成し、一方、対向基板のＴＦＴ回路は単結晶シリコンウェハー上に形成した半導体回路を剥離して、ガラス基板上に転写したものである。

本実施例では、マトリクス基板、対向基板とも無アルカリガラスを用いた。ガラス基板は石英基板に比較して低コストであるが、耐熱性が劣り、高特性のＴＦＴを作製する上で大いなる困難がある。しかしながら、特開平８−１５３６７７や同８−２５０７４５、J. P. Salemo他 (SID International Symposium, DIgest of Technical Papers, May 1992, pp63-66) 等に開示されるごとき、特殊なＳＯＩ技術、すなわち、他の基板に形成したＴＦＴの半導体集積回路を剥離し、別の基板に転写する方法においては、ＴＦＴが転写される基板に関する制約は著しく少なくなる。

本ディスプレーの対向基板の半導体回路近辺の断面は図１２のようになる。図１２（Ａ）は、比較的、小さな倍率で見たものである。図の左側は、半導体集積回路の設けられた部分１０７（図２の８に相当）を、また、右側は、インターコネクション（図２の７に相当）の設けられる端子部分である。基板１０１上には導電性酸化物等の材料でできた電気配線１０４のパターンを形成し、さらに、金のような材料で突起物（バンプ）１０６を設ける。これは、対向基板１０１に半導体集積回路１０２を固定するためのものである。

一方、半導体集積回路１０２は、実質的にＴＦＴと同程度の厚さのもので、これには、接続部分の表面に導電性酸化物のように、酸化によって接触抵抗の変動しない材料によって、電極１０５を設けておき、これをバンプ１０６に接触させる。そして、機械的に固定するために、半導体集積回路１０２と基板１０１の間には、樹脂１０３を封入する（図１２（Ａ））。

図１２（Ａ）のうち、点線で囲まれた接触部を拡大したのが、図１２（Ｂ）である。符号は、図１２（Ａ）と同じ物を示す。さらに、図１２（Ｂ）の点線で囲まれた部分を拡大したのが、図１２（Ｃ）である。すなわち、半導体集積回路は、Ｎチャネル型ＴＦＴ（１１２）とＰチャネル型ＴＦＴ（１１３）が、下地絶縁膜１１１、層間絶縁物１１４、あるいは、窒化珪素等のパッシベーション膜１１５で挟まれた構造となる（図１２（Ｂ）、図１２（Ｃ））。

通常、半導体集積回路を形成する際の下地膜１１１としては酸化珪素を用いるが、それだけでは、耐湿性等が劣るので、別途、パッシベーション膜をその上に設けなければならないが、本発明のディスプレーにおいては、図１３に示すように、半導体回路１０２は、マトリクス基板と対向基板の隙間（液晶材料により異なるが、概ね数μｍ〜１０数μｍ）に入る程度の厚さであることが要求される。通常は０．５〜５μｍであり、その条件を満たす。

もし、図２（Ａ）もしくは図２（Ｂ）に示すように、半導体集積回路部８の外側もしくはそれに重ねて、エポキシ樹脂等の封止剤１３によって液晶封止（シール）処理をおこなえば、基板５と６の間には、液晶材料１４を満たすので、外部から可動イオン等が侵入することが無く、特別にパッシベーション膜を設ける必要はない。

また、接触部分に関しては、バンプを用いる方法の他に、図１２（Ｄ）に示すように、金の粒１０８のような導電性粒子を接着部分に拡散させ、これによって、電気的な接触を得るようにしてもよい。粒子の直径は、半導体集積回路１０２と基板１０１の間隔よりやや大きくするとよい（図１２（Ｄ））。

図１３は、図１２に示されたＴＦＴ半導体集積回路を有する対向基板とマトリクス基板を重ねて、インターコネクション７によって接続した様子を示す。図の上側の基板１０１（図２の６に相当）が対向基板であり、これには、半導体集積回路１０２と、インターコネクション７を設ける端子部分１０４、対向電極１１が設けられる。端子部分を透明導電膜（例えば、インディウム錫酸化物）によって形成すれば、画素電極１１と端子部分１０４を同時に形成できる。

一方、マトリクス基板５には、周辺回路領域１１６とアクティブマトリクス領域１０が設けられるが、これらのＴＦＴ回路は、実施例２に示された低温ポリシリコン技術によって形成される。また、インターコネクション７の端子部分１１７は、導電性酸化物等の材料により形成する。そして、端子部分１０４と１１７の間にインターコネクション７を形成する（図１３）。

以下には、対向基板に半導体集積回路を形成し、図１２に示されるような対向基板を得る工程を、図１４および図１５を用いて説明する。図１４には、単結晶シリコンウェハー上に半導体集積回路を形成する工程の概略を示す。また、図１５には、上記で得られた半導体集積回路を液晶ディスプレーの基板に転写・実装する工程の概略を示す。

まず、単結晶シリコンウェハー（厚さ０．３μｍ）１２１上に厚さ２０００Å〜５μｍの酸化珪素層１２２を設け、さらに結晶性のシリコン層を形成する。シリコン層の厚さは、必要とする半導体回路の特性を大きく左右するが、一般には、薄いほうが好ましかった。本実施例では４００〜６００Åとする。

ここに至るまでの工程としては、酸化珪素層１２２上にシリコン層を堆積して形成してもよいが、例えば、ＳＩＭＯＸ（Separation by implanted oxygen) 基板を用いてもよい。ＳＩＭＯＸ基板とは、単結晶シリコンウェハーにある加速度で酸素イオンを打ち込み、表面に単結晶シリコン層を残したまま、その下に酸化珪素層を形成したものである。ＳＩＭＯＸ基板では、単結晶シリコン層を用いてＴＦＴを形成できるので有利である。

また、堆積法により結晶性シリコンを得るには、非晶質シリコンにレーザー等の強光を照射する方法（レーザーアニール法）や、熱アニールによって固相成長させる方法（固相成長法）が用いられる。固相成長法を採用する場合にも、ストリップヒーターによって、加熱部分を移動させることにより、単結晶シリコンウェハーとの接触部分をシード（種結晶）として単結晶成長させる方法（シード成長法）を用いてもよい。

また、固相成長法を用いる際には、特開平６−２４４１０４に開示されるように、ニッケル等の触媒元素をシリコンに添加すると、結晶化温度を下げ、アニール時間を短縮できる。さらには、特開平６−３１８７０１のように、一度、固相成長法によって結晶化せしめたシリコンを、レーザーアニールしてもよい。いずれの方法を採用するかは、必要とされる半導体回路の特性や基板の耐熱性等によって決定すればよい。

このようにして形成したシリコン層をエッチングして、島状シリコン領域１２３、１２４を形成する。その後、プラズマＣＶＤ法もしくは熱ＣＶＤ法によって、厚さ１２００Åの酸化珪素のゲイト絶縁膜１２５を堆積し、さらに、９５０〜１０５０℃の酸化雰囲気中で加熱処理することにより絶縁膜とシリコン層との界面特性を改善する。

次に、厚さ５０００Åの結晶性シリコンによって、ゲイト電極・配線１２６、１２７を形成する。ゲイト配線は、アルミニウムやタングステン、チタン等の金属や、あるいはそれらの珪化物でもよい。さらに、金属のゲイト電極を形成する場合には、特開平５−２６７６６７もしくは同６−３３８６１２に開示されるように、その上面もしくは側面を陽極酸化物で被覆してもよい。ゲイト電極をどのような材料で構成するかは、必要とされる半導体回路の特性や基板の耐熱性等によって決定すればよい（図１４（Ａ））。

その後、セルフアライン的に、イオンドーピング法等の手段によりＮ型およびＰ型の不純物を島状シリコン領域に導入し、Ｎ型領域１２８、Ｐ型領域１２９を形成する。そして、公知の手段で、層間絶縁物（厚さ５０００Åの酸化珪素膜）１３０を堆積する。そして、これにコンタクトホールを開孔し、アルミニウム合金配線１３１〜１３３を形成する（図１４（Ｂ））。

さらに、これらの上に、パッシベーション膜として、厚さ２０００Åの窒化珪素膜１３４をプラズマＣＶＤ法によって堆積し、これに、出力端子の配線１３３に通じるコンタクトホールを開孔する。そして、スパッタ法によって、インディウム錫酸化物被膜（ＩＴＯ、厚さ１０００Å）の電極１０５を形成する。その後、直径約１０μｍ、高さ約１μｍの金のバンプ１０６をＩＴＯ電極１０５の上に形成する。このようにして半導体集積回路が、単結晶シリコンウェハー上に得られる（図１４（Ｃ））。

一方、対向基板１０１にも、厚さ１０００ÅのＩＴＯによって電極１０４を形成する。図には示さないが、同時にＩＴＯにより、対向電極も形成する。本実施例では、対向基板としては、厚さ１．１ｍｍのコーニング７０５９を用いる。他にコーニング１７３７、ＮＨテクノグラスＮＡ４５、同３５、日本電気硝子ＯＡ２等の無アルカリもしくは低アルカリガラスが用いられる。そして、この基板１０１に、半導体集積回路の形成された単結晶シリコンウェハー基板１２１を圧力を加えて接着する。このとき、電極１０４と電極１０５はバンプ１０６によって、電気的に接続される（図１５（Ａ））。

次に熱硬化性の有機樹脂を混合した接着剤１０３を単結晶シリコンウェハー基板１２１と対向基板１０１の隙間に注入する。なお、接着剤は、両基板を圧着する前に、いずれかの表面に塗布しておいてもよい。

そして、１２０℃の窒素雰囲気のオーブンて、１５分間処理することにより、両基板１０１と１２１との電気的な接続と機械的な接着を完了した。なお、完全な接着の前に、電気的な接続が不十分であるか否かを、特開平７−１４８８０に開示される方法によってテストした後、本接着する方法を採用してもよい（図１５（Ｂ））。

次に、シリコンウェハー基板１２１を薄片化する。その工程は、機械的研磨、化学的機械的研磨によってもよいが、素子に対するダメージを低減するためには化学的エッチングが好ましい。例えば、フッ化ハロゲン（三フッ化塩素等）は珪素をエッチングするが、酸化珪素やＩＴＯ等の酸化物はエッチングしないという選択性を有するので上記の目的に好ましい。

具体的には、シリコンウェハー基板１２１を１０〜１００μｍの厚さまで研磨して薄片化し、次にこれをフッ化ハロゲン雰囲気中（例えば、三塩化フッ素（ＣｌＦ3 ）と窒素の混合ガスの気流中。三塩化フッ素と窒素の流量は、共に５００ｓｃｃｍ。反応圧力は１〜１０Ｔｏｒｒ。温度は室温）に置くことによりシリコンウェハーをエッチングする（図１５（Ｃ））。

フッ化ハロゲンによるエッチングは、光（紫外光もしくはレーザー光）が照射されている面ではより進行するという特徴を有するので、単結晶シリコンウェハー基板１２１の裏面（ＴＦＴが形成されていない面）に光を照射してもよい。同様な効果はイオンや電子線を照射しても得られる。さらに、経過すると剥離層は完全にエッチングされ、下地の酸化珪素層１２２の底面が露出する。フッ化ハロゲンよるエッチングでは、下地酸化珪素層の底面でエッチングが停止するので、該底面は極めて平坦である（図１５（Ｄ））。

このようにして、対向基板１０１への半導体集積回路の形成が終了する。このような回路の転写技術は、大面積では困難なものであるが、限られた面積においては比較的、容易に実施できる。本発明では、対向基板の半導体集積回路の面積は、アクティブマトリクスの面積に比較するとはるかに小さく、小さなリスクで大きな特性を享受できる。

本発明の電子装置の構成の例を説明する図。 本発明の電子装置の断面構造の例を説明する図。 従来の電子装置の構成を説明する図。 従来の電子装置の構成を説明する図。 従来の電子装置の構成を説明する図。 従来の電子装置の構成を説明する図。 実施例のディスプレーの構成を説明する図。 実施例のディスプレーの構成を説明する図。 実施例のディスプレーの構成を説明する図。 従来の電子装置の構成を説明する図。 実施例のディスプレーの断面の様子を示す図。 実施例のディスプレーの対向基板の断面の様子を示す図。 実施例のディスプレーの断面の様子を示す図。 実施例のディスプレーの対向基板の半導体集積回路の作製工程断面を説明する図。 実施例のディスプレーの対向基板の半導体集積回路の実装工程断面を説明する図。

符号の説明

１ スイッチングトランジスタ
２ 画素電極
３ 補助容量
４ アクティブマトリクス領域
５ マトリクス基板
６ 対向基板
７ バンプ
８ 半導体集積回路領域
９ 周辺駆動回路領域
１０ アクティブマトリクス領域
１１ 対向電極
１２ 保護絶縁膜
１３ 封止剤
１４ 液晶材料
２０、４０ ガラス基板（マトリクス基板）
２１、４１ ＴＦＴ回路配線端子
２２、４２ 半導体チップ（ＩＣチップ）
２３、４３ 半導体チップ端子
２４ ボンディングワイヤ
２５、４５ 樹脂
２９ 対向基板
３０ マトリクス基板
３１ アクティブマトリクス回路領域
３２〜３４ 周辺駆動回路領域
３５ チップ接着領域
３６ メインメモリー
３７ ＭＰＵ
３８ 補助メモリー
３９ 配線接続パッド
４４ バンプ
４６ 金属粒子

Claims (4)

1. 第１の基板上に、アクティブマトリクス回路と前記アクティブマトリクス回路に付随する第１の半導体集積回路とを形成し、
   第２の基板上に、対向電極と前記第１の半導体集積回路より高速動作が要求される第２の半導体集積回路とを形成し、
   前記第１の半導体集積回路と、前記第２の半導体集積回路とを導電性材料によって電気的に接続し、
   前記導電性材料を、前記第１の基板および前記第２の基板を封止する封止材中に、前記第２の半導体集積回路および前記第１の半導体集積回路と重ならないように形成し、
   前記第１の基板上に形成された前記アクティブマトリクス回路と前記第２の基板上に形成された前記対向電極と、および前記第１の半導体集積回路と前記第２の半導体集積回路とのそれぞれが重なるように、前記第１の基板と前記第２の基板とを重ねて形成することを特徴とする電子装置の作製方法。
2. 第１の基板上に、アクティブマトリクス回路と前記アクティブマトリクス回路に付随する第１の半導体集積回路とを形成し、
   第２の基板上に、対向電極と前記第１の半導体集積回路より高速動作が要求される第２の半導体集積回路とを形成し、
   前記第１の半導体集積回路と、前記第２の半導体集積回路とを導電性材料によって電気的に接続し、
   前記導電性材料を、前記第１の基板および前記第２の基板を封止する封止材中に、前記第２の半導体集積回路および前記第１の半導体集積回路と重ならないように形成し、
   前記第１の基板上に形成された前記アクティブマトリクス回路と前記第２の基板上に形成された前記対向電極と、および前記第１の半導体集積回路と前記第２の半導体集積回路とのそれぞれが重なるように、前記第１の基板と前記第２の基板とを重ねて形成し、
   前記第２の半導体集積回路を、転写により形成することを特徴とする電子装置の作製方法。
3. 請求項１または請求項２において、
   前記第２の半導体集積回路を、その面積の少なくとも７０％が前記第１の半導体集積回路と重ねて形成することを特徴とする電子装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の半導体集積回路は、ゲイト線ドライバー回路およびソース線ドライバー回路であり、前記第２の半導体集積回路は、信号処理回路であることを特徴とする電子装置の作製方法。

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