JP4878961B2 - 配線基板とそれを用いた半導体装置およびその製造方法 - Google Patents
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Description
配線基板の外周辺から前列の各個片部に至る直線状の短尺なランナーは外側連結部およびタイバーに接合する。後列の各個片部に至る長尺なランナーは配線基板の切欠き部の位置に形成されることで、そのほとんどの部位において配線基板に接合せず、ゲート近くの部位がタイバーおよび中間連結部に接合する。このため、前列の短尺なランナーも後列の長尺なランナーも同等の力で配線基板から容易に剥離させることができる。
なお、本発明ではいずれも直線的な構成要素を提示したが、本発明の目的とする効果を得られる範囲内であれば、必ずしも各構成要素は直線的である必要は無く、一部に曲線的な要素を取り入れることで、応力の緩和や樹脂流れの改善を図ることもできる。
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体装置であるBGAパッケージと、その配線基板の構造と、その機能について図面を参照しながら説明する。
そして、図5(a)に示すように、封止樹脂で樹脂封止部13を形成する。この樹脂封止部13の形成は、図3に示すように、タイバー3、6に対応する直線状のランナー7の経路を有した封止金型22を用いて行う。次いで、図5(b)に示すように、ゲートブレイクによりランナー4、7をフレーム部1から除去する。
(第2の実施形態)
図6は本発明の第2の実施形態を示し、配線基板SにおけるBGAパッケージの封止状態を示すものである。図6において、配線基板Sは図4(a)に示すものと同様であり、個片部2、5の外周辺をフレーム部1の外周辺に対して平行に形成しており、半導体搭載領域にチップ11を搭載し、各個片部2、5にチップ11を封止する樹脂封止部13を形成してなる。
(第3の実施形態)
図7は本発明の第3の実施形態を示し、配線基板SにおけるBGAパッケージの封止状態を示すものである。図7において、配線基板Sは、一部を除いて基本的に図4(a)に示すものと同様であり、個片部2、5の外周辺をフレーム部1の外周辺に対して平行に形成しており、半導体搭載領域にチップ11を搭載し、各個片部2、5にチップ11を封止する樹脂封止部13を形成してなる。樹脂封止部13は、図6に示すものと同様であり、その説明を省略する。
この構成により、後列の長尺なランナー7は、基端側が外側連結部1aに接合し、先端側のゲート近くの部位がタイバ6ーおよび中間連結部1aに接合する。このため、ゲート14の狭隘な断面に長尺なランナー7の負荷が直接に作用することがなく、切欠き部31を除いてランナー7の両側を支持する構造になり、適度な強度を実現できる。よって、搬送途上において意図しない状態でランナーがブレークすることを防止でき、取り扱いが容易となる。
(第4の実施形態)
図8は本発明の第4の実施形態を示し、配線基板SにおけるBGAパッケージの封止状態を示すものである。図8において、配線基板Sの各個片部41は半導体搭載領域と内部端子と外部端子を有し、半導体搭載領域にチップ(図示省略)を搭載し、各個片部41にチップ(図示省略)を封止する樹脂封止部13を形成している。
(第5の実施形態)
図9は本発明の第5の実施形態を示し、配線基板SにおけるBGAパッケージの封止状態を示すものである。図9において、配線基板Sは、一部を除いて基本的に図8に示すものと同様であり、この実施形態における特徴は、切欠き部51が配線基板Sの両側部のフレーム部1を残して形成されたことにある。
1 フレーム部
1a 外側連結部
1b 中間連結部
1c 連結部
2 前列の個片部
3 前列のタイバー
4 前列のランナー
5 後列の個片部
6 後列のタイバー
7 後列のランナー
8 開口部
9 位置決めピン穴
10 分割後のパッケージ
11 チップ
12 ワイヤ
13 樹脂封止部
14 ゲート
15 分岐前のランナー
21、31、42、51 切欠き部
22 封止金型
41 個片部
43 タイバー
44 長尺な主ランナー
45 短尺な副ランナー
Claims (9)
- 複数の個片部を等間隔で直線状に配列して個片群を形成し、一対の前記個片群を平行に配列し、前列の個片群および後列の個片群を囲んで外周に外側連結部を配置し、前列の個片群と後列の個片群の間に中間連結部を配置し、各個片部に半導体搭載領域と内部端子と外部端子を有する配線基板であって、前列の個片群と後列の個片群における前記個片部の配列間隔を半ピッチずらして千鳥格子状に前記個片部を配列し、各個片部の周囲に開口部を形成するとともに、前記外側連結部と各個片部との間および前記中間連結部と各個片部の間にタイバーを形成し、前列の個片群における個片部間に前記外側連結部の外周辺から前記中間連結部に至る切欠き部を形成し、前記切欠き部の軸線上に後列の個片群の個片部と中間連結部とを連結する前記タイバーが位置することを特徴とする配線基板。
- 複数の個片部を等間隔で直線状に配列して個片群を形成し、一対の前記個片群を平行に配列し、前列の個片群および後列の個片群を囲んで外周に外側連結部を配置し、前列の個片群と後列の個片群の間に中間連結部を配置し、各個片部に半導体搭載領域と内部端子と外部端子を有する配線基板であって、前列の個片群と後列の個片群における前記個片部の配列間隔を半ピッチずらして千鳥格子状に前記個片部を配列し、各個片部の周囲に開口部を形成するとともに、前記外側連結部と各個片部との間および前記中間連結部と各個片部の間にタイバーを形成し、前列の個片群における個片部間に前記外側連結部と前記中間連結部を残して切欠き部を形成し、前記切欠き部の軸線上に後列の個片群の個片部と中間連結部とを連結する前記タイバーが位置することを特徴とする配線基板。
- 複数の個片部を等間隔で直線状に配列して個片群を形成し、複数の前記個片群を平行に配列し、各個片群を囲んで外周に連結部を配置し、各個片部に半導体搭載領域と内部端子と外部端子を有する配線基板であって、前記個片群の列間に配線基板の一側部を残して各個片部の配列方向に沿って切欠き部を形成し、各個片部の周囲に開口部を形成するとともに、連結部と各個片部を連結するタイバーを前記切欠き部の軸線と直交する方向に形成したことを特徴とする配線基板。
- 複数の個片部を等間隔で直線状に配列して個片群を形成し、複数の前記個片群を平行に配列し、各個片群を囲んで外周に連結部を配置し、各個片部に半導体搭載領域と内部端子と外部端子を有する配線基板であって、前記個片群の列間に配線基板の両側部を残して各個片部の配列方向に沿って切欠き部を形成し、各個片部の周囲に開口部を形成するとともに、連結部と各個片部を連結するタイバーを前記切欠き部の軸線と直交する方向に形成したことを特徴とする配線基板。
- 請求項1に記載の配線基板の各個片部に樹脂封止部を有し、前記配線基板の外周辺から前列および後列の各個片部の樹脂封止部に至る直線状のランナーを有し、前列の短尺なランナーが前記外側連結部および前記タイバーに接合し、前記切欠き部に対応する後列の長尺なランナーが前記配線基板に接合することなく、前記中間連結部および前記タイバーに接合することを特徴とする半導体装置。
- 請求項2に記載の配線基板の各個片部に樹脂封止部を有し、前記配線基板の外周辺から前列および後列の各個片部の樹脂封止部に至る直線状のランナーを有し、前列の短尺なランナーが前記外側連結部および前記タイバーに接合し、前記切欠き部に対応する後列の長尺なランナーが前記配線基板に接合することなく、前記外側連結部と前記中間連結部および前記タイバーに接合することを特徴とする半導体装置。
- 請求項3に記載の配線基板の各個片部に樹脂封止部を有し、前記配線基板の外周辺から前記切欠き部に沿って各個片部の配列方向に直線状をなす主ランナーを有し、前記主ランナーから分岐して各個片部の樹脂封止部に至る副ランナーを有し、前記切欠き部に対応する長尺な主ランナーが前記配線基板に接合せず、短尺な副ランナーが前記連結部および前記タイバーに接合することを特徴とする半導体装置。
- 請求項4に記載の配線基板の各個片部に樹脂封止部を有し、前記配線基板の外周辺から前記切欠き部に沿って各個片部の配列方向に直線状をなす主ランナーを有し、前記主ランナーから分岐して各個片部の樹脂封止部に至る副ランナーを有し、前記切欠き部に対応する長尺な主ランナーが前記配線基板の一側部を除いて前記配線基板に接合せず、短尺な副ランナーが前記連結部および前記タイバーに接合することを特徴とする半導体装置。
- 請求項1〜4の何れか1項に記載の配線基板を使用し、各個片部の半導体搭載領域に半導体素子を搭載し、封止金型の一部を前記切欠き部に嵌合配置する状態で前記個片部に前記半導体素子を封止する樹脂封止部を形成するとともに、前記配線基板の外周辺から各樹脂封止部へ至るランナーを前記切欠き部に対応する部位において前記配線基板に接合することなく形成し、前記個片部および樹脂封止部からランナーを切り離し、各個片部を基板から切り離すことを特徴とする半導体パッケージの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228511A JP4878961B2 (ja) | 2006-08-25 | 2006-08-25 | 配線基板とそれを用いた半導体装置およびその製造方法 |
US11/583,900 US7525180B2 (en) | 2005-10-24 | 2006-10-20 | Semiconductor mount substrate, semiconductor device and method of manufacturing semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228511A JP4878961B2 (ja) | 2006-08-25 | 2006-08-25 | 配線基板とそれを用いた半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008049595A JP2008049595A (ja) | 2008-03-06 |
JP4878961B2 true JP4878961B2 (ja) | 2012-02-15 |
Family
ID=39234084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006228511A Expired - Fee Related JP4878961B2 (ja) | 2005-10-24 | 2006-08-25 | 配線基板とそれを用いた半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4878961B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014049501A (ja) * | 2012-08-29 | 2014-03-17 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2019054296A (ja) * | 2019-01-10 | 2019-04-04 | 京セラ株式会社 | パワー半導体モジュール |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62152130A (ja) * | 1985-12-26 | 1987-07-07 | Fujitsu Ltd | モ−ルド成形方法とそれに用いるリ−ドフレ−ム |
JPH04276414A (ja) * | 1991-03-04 | 1992-10-01 | Toshiba Corp | Icカード用基板及びその樹脂封止用金型 |
JPH06268103A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Cable Ltd | リードフレーム、成形金型、半導体素子の製造方法および半導体素子の半製品 |
JP2003001679A (ja) * | 2001-06-22 | 2003-01-08 | Nec Kansai Ltd | 樹脂モールド装置 |
JP2006210629A (ja) * | 2005-01-28 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4376254B2 (ja) * | 2005-10-24 | 2009-12-02 | パナソニック株式会社 | 半導体搭載用基板と半導体装置および製造方法 |
-
2006
- 2006-08-25 JP JP2006228511A patent/JP4878961B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2008049595A (ja) | 2008-03-06 |
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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