JP4873180B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4873180B2 JP4873180B2 JP2007289516A JP2007289516A JP4873180B2 JP 4873180 B2 JP4873180 B2 JP 4873180B2 JP 2007289516 A JP2007289516 A JP 2007289516A JP 2007289516 A JP2007289516 A JP 2007289516A JP 4873180 B2 JP4873180 B2 JP 4873180B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resin precursor
- forming
- precursor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
(a)半導体基板の電極を有する第1の面に応力緩和層を形成する工程と、
(b)前記(a)工程後に、前記電極上及び前記応力緩和層上に配線を形成する工程と、
(c)前記(b)工程後に、前記配線上にソルダレジスト層を形成する工程と、
(d)前記(c)工程後に、前記半導体基板の前記第1の面とは反対の第2の面に保護層を形成する工程と、
を含む。本発明によれば、金属層がソルダレジスト層で覆われた状態で保護層を形成するので、ソルダレジスト層によって保護されて金属層に傷が付かないようになる。
(2)この半導体装置の製造方法において、
前記(b)工程は、
(b−1)前記応力緩和層及び前記電極を覆うように導電膜を形成する工程と、
(b−2)前記導電膜上に前記導電膜の一部が露出する開口を有するようにメッキレジスト層を形成する工程と、
(b−3)前記導電膜に電流を流して行う電解メッキによって前記導電膜の前記メッキレジスト層からの露出部上に金属層を形成する工程と、
(b−4)前記メッキレジスト層を除去する工程と、
(b−5)前記金属層をマスクとして、前記導電膜の前記金属層からの露出部をエッチングして除去する工程と、
を含み、
前記(d)工程を、前記ソルダレジスト層が支持体に接触するように、前記半導体基板を前記支持体に載せて行ってもよい。
(3)この半導体装置の製造方法において、
前記(c)工程で、樹脂前駆体層を形成し、パターニングし、硬化して前記ソルダレジスト層を形成してもよい。
(4)この半導体装置の製造方法において、
前記(c)工程で、前記ソルダレジスト層として第1の樹脂前駆体層を形成し、前記第1の樹脂前駆体層のパターニング及び硬化前に前記(d)工程を行い、
前記(d)工程で、前記保護層として第2の樹脂前駆体層を形成し、前記第1の樹脂前駆体層の未硬化状態を維持しながら、前記第2の樹脂前駆体層を硬化し、
前記(d)工程後に、前記第1の樹脂前駆体層をパターニングして硬化してもよい。
(5)この半導体装置の製造方法において、前記第1の樹脂前駆体層の硬化温度は、前記第2の樹脂前駆体層の硬化温度よりも高くてもよい。
(6)この半導体装置の製造方法において、
前記(c)工程で、前記ソルダレジスト層として第1の樹脂前駆体層を形成し、前記第1の樹脂前駆体層のパターニング及び硬化前に前記(d)工程を行い、
前記(d)工程で、前記保護層として第2の樹脂前駆体層を形成し、
前記(d)工程後に、前記第1の樹脂前駆体層をパターニングして、前記第1及び第2の樹脂前駆体層を同時に硬化してもよい。
(7)この半導体装置の製造方法において、
前記第1の樹脂前駆体層の硬化温度と、前記第2の樹脂前駆体層の硬化温度は同じであってもよい。
(8)この半導体装置の製造方法において、
前記ソルダレジスト層の前記配線上に開口を設ける工程と、
前記開口内に半田からなる外部端子を形成する工程と、
を更に含み、
前記外部端子を形成する工程は、前記(d)工程の後に行ってもよい。
(9)本発明に係る半導体装置の製造方法は、(a)半導体基板の電極を有する第1の面に第1の樹脂層を形成する工程と、
(b)前記(a)工程後に、前記電極上及び前記第1の樹脂層上に配線を形成する工程と、
(c)前記(b)工程後に、前記配線上に第2の樹脂層を形成する工程と、
(d)前記(c)工程後に、前記半導体基板の前記第1の面とは反対側の第2の面に第3の樹脂層を形成する工程と、
を含む。本発明によれば、配線層が第2の樹脂層に覆われた状態で第3の樹脂層を形成するため、第3の樹脂層形成時に第2の樹脂層が配線層の保護層としての役割を果たし、配線層の損傷の発生を抑制することができる。
図1(A)〜図3は、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板(例えばSi(シリコン)からなる半導体ウエハ)10を使用する。半導体基板10には集積回路19を形成する。詳しくは、半導体基板10の一方の面に、周知の半導体プロセスによって集積回路19を形成する。集積回路19は、半導体基板10の一方の表層に作りこまれる。また、集積回路19に半導体基板10に形成された内部配線を介して電気的に接続されるように電極12を形成し、電極12の少なくとも一部が露出する様にパッシベーション膜14を形成する。言い換えると、集積回路19から接続された内部配線のうち、パッシベーション膜14から露出する部分が電極12である。パッシベーション膜14は無機材料(例えばSi等の無機酸化物)で形成されてもよい。
図5(A)〜図5(D)は、本発明の第2の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図1(A)〜図1(F)の工程を行った後に図5(A)の工程を行う。
図6(A)〜図6(B)は、本発明の第3の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図5(B)の工程を行った後に図6(A)からの工程を行う。つまり、第1の樹脂前駆体層130の未硬化状態を維持して、保護層34にするための第2の樹脂前駆体層136を形成する(図6(A)参照)。そして、第2の樹脂前駆体層136が未硬化のまま、第1の樹脂前駆体層130をパターニングする(図6(B)参照)。その後、第1及び第2の樹脂前駆体層130,136を同時に硬化する。本実施の形態によれば、第1及び第2の樹脂前駆体層130,136を同時に硬化するので、両者の硬化温度が同じであってもよい。その他の内容は第1又は第2の実施の形態で説明した内容が該当し、作用効果も同じであるため説明を省略する。
Claims (8)
- (a)半導体基板の電極を有する第1の面に応力緩和層を形成する工程と、
(b)前記(a)工程後に、前記電極上及び前記応力緩和層上に配線を形成する工程と、
(c)前記(b)工程後に、前記配線上にソルダレジスト層を形成する工程と、
(d)前記(c)工程後に、前記半導体基板の前記第1の面とは反対の第2の面に保護層を形成する工程と、
を含み、
前記(b)工程は、
(b−1)前記応力緩和層及び前記電極を覆うように導電膜を形成する工程と、
(b−2)前記導電膜上に前記導電膜の一部が露出する開口を有するようにメッキレジスト層を形成する工程と、
(b−3)前記導電膜に電流を流して行う電解メッキによって前記導電膜の前記メッキレジスト層からの露出部上に金属層を形成する工程と、
(b−4)前記メッキレジスト層を除去する工程と、
(b−5)前記金属層をマスクとして、前記導電膜の前記金属層からの露出部をエッチングして除去する工程と、
を含み、
前記(d)工程を、前記ソルダレジスト層が支持体に接触するように、前記半導体基板を前記支持体に載せて行い、
前記(c)工程で、前記ソルダレジスト層として第1の樹脂前駆体層を形成し、前記第1の樹脂前駆体層のパターニング及び硬化前に前記(d)工程を行い、
前記(d)工程で、前記保護層として第2の樹脂前駆体層を形成し、前記第1の樹脂前駆体層の未硬化状態を維持しながら、前記第2の樹脂前駆体層を硬化し、
前記(d)工程後に、前記第1の樹脂前駆体層をパターニングして硬化する半導体装置の製造方法。 - 請求項1に記載された半導体装置の製造方法において、
前記第1の樹脂前駆体層の硬化温度は、前記第2の樹脂前駆体層の硬化温度よりも高い半導体装置の製造方法。 - (a)半導体基板の電極を有する第1の面に応力緩和層を形成する工程と、
(b)前記(a)工程後に、前記電極上及び前記応力緩和層上に配線を形成する工程と、
(c)前記(b)工程後に、前記配線上にソルダレジスト層を形成する工程と、
(d)前記(c)工程後に、前記半導体基板の前記第1の面とは反対の第2の面に保護層を形成する工程と、
を含み、
前記(b)工程は、
(b−1)前記応力緩和層及び前記電極を覆うように導電膜を形成する工程と、
(b−2)前記導電膜上に前記導電膜の一部が露出する開口を有するようにメッキレジスト層を形成する工程と、
(b−3)前記導電膜に電流を流して行う電解メッキによって前記導電膜の前記メッキレジスト層からの露出部上に金属層を形成する工程と、
(b−4)前記メッキレジスト層を除去する工程と、
(b−5)前記金属層をマスクとして、前記導電膜の前記金属層からの露出部をエッチングして除去する工程と、
を含み、
前記(d)工程を、前記ソルダレジスト層が支持体に接触するように、前記半導体基板を前記支持体に載せて行い、
前記(c)工程で、前記ソルダレジスト層として第1の樹脂前駆体層を形成し、前記第1の樹脂前駆体層のパターニング及び硬化前に前記(d)工程を行い、
前記(d)工程で、前記保護層として第2の樹脂前駆体層を形成し、
前記(d)工程後に、前記第1の樹脂前駆体層をパターニングして、前記第1及び第2の樹脂前駆体層を同時に硬化する半導体装置の製造方法。 - 請求項3に記載された半導体装置の製造方法において、
前記第1の樹脂前駆体層の硬化温度と、前記第2の樹脂前駆体層の硬化温度は同じである半導体装置の製造方法。 - (a)半導体基板の電極を有する第1の面に応力緩和層を形成する工程と、
(b)前記(a)工程後に、前記電極上及び前記応力緩和層上に配線を形成する工程と、
(c)前記(b)工程後に、前記配線上にソルダレジスト層を形成する工程と、
(d)前記(c)工程後に、前記半導体基板の前記第1の面とは反対の第2の面に保護層を形成する工程と、
を含み、
前記(d)工程を、前記ソルダレジスト層が支持体に接触するように、前記半導体基板を前記支持体に載せて行い、
前記(c)工程で、前記ソルダレジスト層として第1の樹脂前駆体層を形成し、前記第1の樹脂前駆体層のパターニング及び硬化前に前記(d)工程を行い、
前記(d)工程で、前記保護層として第2の樹脂前駆体層を形成し、前記第1の樹脂前駆体層の未硬化状態を維持しながら、前記第2の樹脂前駆体層を硬化し、
前記(d)工程後に、前記第1の樹脂前駆体層をパターニングして硬化する半導体装置の製造方法。 - 請求項5に記載された半導体装置の製造方法において、
前記第1の樹脂前駆体層の硬化温度は、前記第2の樹脂前駆体層の硬化温度よりも高い半導体装置の製造方法。 - (a)半導体基板の電極を有する第1の面に応力緩和層を形成する工程と、
(b)前記(a)工程後に、前記電極上及び前記応力緩和層上に配線を形成する工程と、
(c)前記(b)工程後に、前記配線上にソルダレジスト層を形成する工程と、
(d)前記(c)工程後に、前記半導体基板の前記第1の面とは反対の第2の面に保護層を形成する工程と、
を含み、
前記(d)工程を、前記ソルダレジスト層が支持体に接触するように、前記半導体基板を前記支持体に載せて行い、
前記(c)工程で、前記ソルダレジスト層として第1の樹脂前駆体層を形成し、前記第1の樹脂前駆体層のパターニング及び硬化前に前記(d)工程を行い、
前記(d)工程で、前記保護層として第2の樹脂前駆体層を形成し、
前記(d)工程後に、前記第1の樹脂前駆体層をパターニングして、前記第1及び第2の樹脂前駆体層を同時に硬化する半導体装置の製造方法。 - 請求項7に記載された半導体装置の製造方法において、
前記第1の樹脂前駆体層の硬化温度と、前記第2の樹脂前駆体層の硬化温度は同じである半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007289516A JP4873180B2 (ja) | 2006-11-22 | 2007-11-07 | 半導体装置の製造方法 |
US11/942,809 US8143173B2 (en) | 2006-11-22 | 2007-11-20 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006315952 | 2006-11-22 | ||
JP2006315952 | 2006-11-22 | ||
JP2007289516A JP4873180B2 (ja) | 2006-11-22 | 2007-11-07 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008153630A JP2008153630A (ja) | 2008-07-03 |
JP2008153630A5 JP2008153630A5 (ja) | 2010-07-01 |
JP4873180B2 true JP4873180B2 (ja) | 2012-02-08 |
Family
ID=39655436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007289516A Expired - Fee Related JP4873180B2 (ja) | 2006-11-22 | 2007-11-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4873180B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4015787B2 (ja) * | 1999-09-03 | 2007-11-28 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP3732378B2 (ja) * | 2000-03-03 | 2006-01-05 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP2004241673A (ja) * | 2003-02-07 | 2004-08-26 | Seiko Epson Corp | 半導体装置、電子機器および半導体装置の製造方法 |
JP2006229112A (ja) * | 2005-02-21 | 2006-08-31 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
-
2007
- 2007-11-07 JP JP2007289516A patent/JP4873180B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008153630A (ja) | 2008-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4219951B2 (ja) | はんだボール搭載方法及びはんだボール搭載基板の製造方法 | |
JP4235834B2 (ja) | 半導体装置の製造方法 | |
TW200832641A (en) | Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof | |
JP2004158827A (ja) | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 | |
TW201025529A (en) | Substrate structure and manufacturing method thereof | |
JP4232044B2 (ja) | 半導体装置の製造方法 | |
JP2007220959A (ja) | 半導体装置及びその製造方法 | |
JP2001257227A (ja) | 半導体装置の製造方法 | |
JP2012074406A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010056266A (ja) | 半導体装置の製造方法 | |
JP4873180B2 (ja) | 半導体装置の製造方法 | |
JP4873179B2 (ja) | 半導体装置の製造方法 | |
JP2007048971A (ja) | 半導体装置の製造方法 | |
US7615474B2 (en) | Method for manufacturing semiconductor device with reduced damage to metal wiring layer | |
US8143173B2 (en) | Method for manufacturing semiconductor device | |
JP2007042735A (ja) | 半導体装置の製造方法 | |
JP4686962B2 (ja) | 半導体装置の製造方法 | |
JP2004103605A (ja) | 微細配線形成方法 | |
JP7335036B2 (ja) | 半導体パッケージの製造方法 | |
JP2008141020A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2007042733A (ja) | 半導体装置及び電子デバイス | |
JP2006253437A (ja) | 半導体装置の製造方法 | |
JP4348538B2 (ja) | 半導体ウエハ及び半導体チップの製造方法 | |
JP4971960B2 (ja) | 半導体装置の製造方法 | |
JP2008258439A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100514 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110804 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110930 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111026 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |