JP2007042735A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007042735A
JP2007042735A JP2005222746A JP2005222746A JP2007042735A JP 2007042735 A JP2007042735 A JP 2007042735A JP 2005222746 A JP2005222746 A JP 2005222746A JP 2005222746 A JP2005222746 A JP 2005222746A JP 2007042735 A JP2007042735 A JP 2007042735A
Authority
JP
Japan
Prior art keywords
resin
semiconductor device
layer
manufacturing
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005222746A
Other languages
English (en)
Inventor
Shuichi Tanaka
秀一 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005222746A priority Critical patent/JP2007042735A/ja
Publication of JP2007042735A publication Critical patent/JP2007042735A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 本発明の目的は、電気的接続信頼性に優れる半導体装置の製造方法の簡略化を図ることにある。
【解決手段】 半導体装置の製造方法は、電極パッド16及びパッシベーション膜18を有する半導体基板10の上方に、第1の樹脂層30と、第1の樹脂層30よりも小さい幅を有する複数の第2の樹脂層32と、を形成する工程と、第1の樹脂層30及び複数の第2の樹脂層32をキュアすることにより、第1の樹脂層30により樹脂突起40を形成し、複数の第2の樹脂層32を一体化させることにより樹脂突起40を超えない高さを有する樹脂部42を形成する工程と、電極パッド16と電気的に接続する導電層50を、電極パッド16の上方から樹脂突起40の上方を通り、さらに樹脂部42の上方に至るように形成する工程と、を含む。
【選択図】 図5

Description

本発明は、半導体装置の製造方法に関する。
電気的接続信頼性の向上を図るため、樹脂突起上に導電層が形成された樹脂コアバンプを外部端子とする半導体装置が開発されている(特許文献1参照)。この場合、電気的検査工程は、樹脂コアバンプに検査用プローブを接触させることにより行われるが、樹脂は軟らかいため、本工程により樹脂コアバンプが損傷することが考えられる。他方、電気的検査工程においては、半導体基板の内部のトランジスタ等にダメージを与えないことも重要である。
特開平2−272737号公報
本発明の目的は、電気的接続信頼性に優れる半導体装置の製造方法の簡略化を図ることにある。
(1)本発明に係る半導体装置の製造方法は、
電極パッド及びパッシベーション膜を有する半導体基板の上方に、第1の樹脂層と、前記第1の樹脂層よりも小さい幅を有する複数の第2の樹脂層と、を形成する工程と、
前記第1の樹脂層及び前記複数の第2の樹脂層をキュアすることにより、前記第1の樹脂層により樹脂突起を形成し、前記複数の第2の樹脂層を一体化させることにより前記樹脂突起を超えない高さを有する樹脂部を形成する工程と、
前記電極パッドと電気的に接続する導電層を、前記電極パッドの上方から前記樹脂突起の上方を通り、さらに前記樹脂部の上方に至るように形成する工程と、
を含む。
本発明によれば、複数の第2の樹脂層をキュア工程により一体化させることによって、樹脂突起を超えない高さを有する樹脂部を容易に形成することができる。これによれば、樹脂部上の導電層に検査用プローブを接触させることにより、樹脂突起を損傷することなく、電気的検査工程を行うことができる。また、導電層の下地には樹脂部が設けられているので、樹脂の弾力性により検査用プローブの接触による衝撃を緩和して、例えば半導体基板の内部のトランジスタ等にダメージを与えるのを防止することができる。
なお、本発明において、特定のAの上方にBが設けられているとは、A上に直接Bが設けられている場合と、A上に他の層等を介してBが設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
(2)この半導体装置の製造方法において、
前記複数の第2の樹脂層を、前記導電層の延出方向に小さい幅を有し、かつ前記導電層の延出方向に個々が配列されるように形成してもよい。
(3)この半導体装置の製造方法において、
前記第1の樹脂層及び前記複数の第2の樹脂層を、フォトリソグラフィ工程により形成してもよい。
(4)この半導体装置の製造方法において、
前記第1の樹脂層及び前記複数の第2の樹脂層を、同一マスクにより形成してもよい。
以下、本発明の実施の形態について図面を参照して説明する。
(半導体装置の製造方法)
図1〜図8は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
(1)まず、図1及び図2に示すように、半導体基板10を用意する。半導体基板10は、例えば半導体ウエハである(図1参照)。その場合、半導体基板10は、半導体チップとなる複数のチップ領域12を有し、それぞれのチップ領域12の内部に集積回路14が形成されている。すなわち、半導体基板10を複数の半導体チップに分割する場合、個々の半導体チップが個々の集積回路14を有することになる。集積回路14は、少なくともトランジスタ等の能動素子を含む。チップ領域12は、例えば平面視が矩形形状(例えば長方形)をなしている。それぞれのチップ領域12には、複数の電極パッド(例えばアルミパッド)16が形成されている。複数の電極パッド16は、チップ領域12の対向する2辺(例えば長辺側の2辺)又は4辺に沿って配列されていてもよい。その場合、各辺に1列又は複数列の電極パッド16が配列されている。電極パッド16がチップ領域12の端部に配列している場合、集積回路14は、複数の電極パッド16により囲まれた中央部に形成されていてもよい。あるいは、電極パッド16は、集積回路14と平面視において重なる領域に形成されていてもよい。電極パッド16は、内部配線(図示しない)により集積回路14と電気的に接続されている。
半導体基板10の表面(集積回路14の形成面)には、パッシベーション膜(保護膜)18が形成されている。パッシベーション膜18は、無機系又は有機系のいずれから形成してもよく、例えばシリコン酸化膜、シリコン窒化膜の少なくとも1層により形成することができる。パッシベーション膜18には、電極パッド16を開口する開口部が形成されている。開口部により、電極パッド16の少なくとも一部(例えば中央部のみ)が露出している。
(2)次に、図3〜図5に示すように、第1の樹脂層30及び複数の第2の樹脂層32を形成する。第1の樹脂層30から樹脂突起40を形成することができ、複数の第2の樹脂層32から樹脂部42を形成することができる(図6参照)。
以下に示す例では、フォトリソグラフィ工程により、第1及び第2の樹脂層30,32をパターニングする例を説明する。
具体的には、まず、図3に示すように、感光性の樹脂材料20を例えばスピンコート法により半導体基板10上に塗布する。その後、図4に示すように、開口部24,25を有するマスク22を半導体基板10上に配置し、光エネルギー26を照射して露光を行う。すなわち、第1及び第2の樹脂層30,32を同一マスクにより露光して形成することができる。これによれば、同一のパターニングプロセスにより第1及び第2の樹脂層30,32を形成することができるので、製造プロセスの簡略化を図ることができる。樹脂材料20として、光エネルギー26の照射部分において現像液の溶解性が減少するネガ型を使用した場合には、マスク22の開口部24,25から露出する領域のみに樹脂を残すことができる。あるいは、逆に、樹脂材料20として、光エネルギー26の照射部分において現像液の溶解性が増加するポジ型を使用した場合には、マスク22により覆われた領域のみに樹脂を残すことができる。その後、現像工程を行うことにより、図5に示すように、第1の樹脂層30及び複数の第2の樹脂層32を所定形状にパターニングすることができる。詳しくは、大きい幅の開口部24から第1の樹脂層30を形成し、複数の小さい幅の開口部25から複数の第2の樹脂層32を形成することができる。
変形例として、第1及び第2の樹脂層30,32の形成方法としては、例えば印刷法(例えばスクリーン印刷法)を適用することができる。その場合、同一マスク(メタルマスク)により第1及び第2の樹脂層30,32をパターニングしてもよい。あるいは、第1及び第2の樹脂層30,32を液滴吐出法(例えばインクジェット法)により形成することもできる。これによれば、樹脂材料を必要な領域のみに直接吐出することができる。特に、インクジェット法によれば、インクジェットプリンタ用に実用化された技術を応用することによって、高速かつインク(樹脂材料)を無駄なく経済的に設けることができる。
図5に示すように、半導体基板10の主面に垂直な面で切った断面視において、第2の樹脂層32の幅は、第1の樹脂層30の幅よりも小さい。複数の第2の樹脂部32は、個々が同一の幅を有していてもよいし、異なる幅を有していてもよい。第1及び第2の樹脂層30,32のパターニング形状は限定されるものではない。第1の樹脂層30は、例えば所定の幅を有する直線状に形成することができる。その場合、半導体基板10のチップ領域12の境界(例えば長辺方向)に沿って(例えば平行に)延出するように形成することができる。また、複数の第2の樹脂層32は、例えば、第1の樹脂層30よりも小さい幅を有する直線状であって個々がその幅方向(例えば導電層50の延出方向)に配列されるように形成することができる。複数の第2の樹脂層32は、個々が互いに非接触となるように所定の間隔をあけて設けられている。それらの間隔は、キュア後の樹脂部42の高さ及び形状等に応じて適宜調整することができる。
上述したように、第1及び第2の樹脂層30,32を同一マスクにより形成した場合には、第1及び第2の樹脂層30,32は同一高さを有する。そして、本実施の形態では、同一高さの第1及び第2の樹脂層30,32から、それぞれ異なる高さの樹脂突起40及び樹脂部42を形成することができる。また、図5に示すように、複数の第2の樹脂層32は、第1の樹脂層30の電極パッド16とは反対側に形成する。こうすることにより、樹脂部42を電極パッド16から樹脂突起40をさらに超えた位置に設けることができる。
なお、第1及び第2の樹脂層30,32は、同一材料を使用することができる。その材料の一例としては、ポリイミド樹脂、アクリル樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、変性ポリイミド樹脂等の弾性樹脂材料が挙げられる。
(3)次に、図6に示すように、第1及び第2の樹脂層30,32をキュアする。こうして、第1の樹脂層30により樹脂突起40を形成し、複数の第2の樹脂層32により樹脂部42を形成する。樹脂部42は、複数の第2の樹脂層32を一体化させることにより形成する。
キュア工程では、第1及び第2の樹脂層30,32を加熱することにより、溶融させ、その後に硬化させる。キュア工程により、第1の樹脂層30は溶融したのち硬化し、例えば表面が曲面となる樹脂突起40を形成することができる。樹脂突起40は、半導体基板10の主面に垂直方向に突起している。また、キュア工程により、複数の第2の樹脂層32は溶融し、隣同士が一体化する。詳しくは、個々の第2の樹脂層32は、隣同士の間隔に樹脂が流れ込むことにより薄く広がり、樹脂突起40を超えない高さの樹脂部42が形成される。例えば、樹脂部42は、樹脂突起40よりも低くなるように形成することができる。
(4)その後、図7及び図8に示すように、電極パッド16と電気的に接続する導電層50を形成する。図7は、本実施の形態に係る方法により製造された半導体装置の平面図であり、図8は、図7のVIII−VIII線断面図である。
導電層50は、スパッタ法又は蒸着法により導電箔を成膜し、その後、導電箔をパターニングすることにより形成することができる。導電層50は、例えば、下地となる第1の層(例えばTiW層)52と、その上の第2の層(例えばAu層)54とからなる複数層により形成することができる。その場合、導電箔を第1及び第2の層52,54により形成し、レジストをマスクとしてドライエッチングにより第2の層54をパターニングし、パターニング後の第2の層54をマスクとして第1の層52をパターニングしてもよい。下地となる第1の層52は、金属拡散防止、密着性向上又はメッキ層として利用することができる。変形例として、下地となる第1の層52をスパッタ法又は蒸着法により形成し、その上の第2の層54を無電解メッキ又は電気メッキにより形成することもできる。これにより、第2の層54を容易に厚く形成することができる。あるいは、導電層50は、単一層(例えばAu層)により形成することもできる。なお、導電層50の材質は上述に限られず、例えば、Cu,Ni,Pd,Al,Cr等を使用することができる。
導電層50は、電極パッド16上から樹脂突起40上を通り、さらに樹脂部42上に至るように形成する。また、図7に示すように、導電層50は、樹脂部42を乗り越えて、さらにパッシベーション膜18上に延出して形成されていてもよい。導電層50のうち樹脂突起40を被覆する部分を電気的接続部56ということができる。図7に示す例では、複数の導電層50が樹脂突起40及び樹脂部42のそれぞれの長さ方向と交差するように延出して形成され、樹脂突起40上では、その長さ方向に複数の電気的接続部56が所定間隔をあけて配列して形成されている。
必要があれば、導電層50を形成した後、その導電層50をマスクとして樹脂突起40を部分的に除去してもよい。これにより、例えば、半導体装置100を他の基板に実装したときに、両者間に設けられる接着剤の排出性を向上させることができる。図7に示すように、樹脂突起40が所定の幅を有する直線状に形成され、樹脂突起40の長さ方向に複数の電気的接続部56が所定間隔をあけて配列されている場合、隣接する電気的接続部56同士の間から露出する部分を異方性のエッチャント(例えばOプラズマ)によりエッチングして除去する。その場合、パッシベーション膜18の損傷を防止するため、隣接する電気的接続部56同士の間に樹脂の残渣を設けるようにエッチングすることができる。また、同様に、導電層50をマスクとして樹脂部42を部分的に除去してもよい。
その後、半導体基板10を複数のチップ領域12に分割することにより、複数の半導体基板(例えば半導体チップ)11を得ることができる。図8に示すように、半導体基板11上には、樹脂突起40上に導電層50の一部(電気的接続部56)が被覆して形成された外部端子60と、樹脂部42上に導電層50の一部が被覆して形成された検査用パッド62と、が形成されている。外部端子60及び検査用パッド62は、半導体基板10の一方の面(集積回路12及び電極パッド16の形成面)に形成されている。外部端子60は、弾力性を有する樹脂がコアとなっており、実装時における応力緩和機能を果たすので電気的接続信頼性の向上を図ることができる。
本実施の形態によれば、複数の第2の樹脂層32をキュア工程により一体化させることによって、樹脂突起40を超えない高さを有する樹脂部42を容易に形成することができる。これによれば、樹脂部42上の導電層50に検査用プローブを接触させることにより、樹脂突起40を損傷することなく、電気的検査工程を行うことができる。また、導電層50の下地には樹脂部42が設けられているので、樹脂の弾力性により検査用プローブの接触による衝撃を緩和して、例えば半導体基板10の内部のトランジスタ等にダメージを与えるのを防止することができる。
また、図8に示すように、検査用パッド62が外部端子60の電極パッド16とは反対側に形成されているので、少なくとも電極パッド16及び外部端子60の間の電気的接続の合否を検査できるとともに、仮に検査用プローブの接触により導電層50が断線したとしても、外部端子60と電極パッド16の間の電気的導通は維持されるので、電気的検査工程により製品不良を発生させることもない。したがって、電気的接続信頼性に優れる半導体装置を提供することができる。なお、電気的検査工程は、半導体基板10を分割する前後のいずれかに行うことができる。
なお、本実施の形態に係る半導体装置は、上述した半導体装置の製造方法の内容から導き出せる構成を有する。
(電子機器)
図9は、本発明の実施の形態に係る電子デバイスを示す図である。電子デバイス(例えば表示デバイス)1000は、半導体装置100を含む。図9に示す例では、電子デバイス1000は、半導体装置100と、樹脂フィルム等からなる第1の基板200と、ガラス等からなる第2の基板300と、を含む。半導体装置100は、例えば第1の基板200にフェースダウン実装され、詳しくは、第1の基板200に形成された配線パターンと、半導体装置100の外部端子60とが電気的に接続されている。半導体装置100と第1の基板200の間には、図示しない絶縁性接着剤(例えばNCF(Non Conductive Film)又はNCP(Non Conductive Paste))が設けられている。あるいは、第1の基板200を省略して、半導体装置100を第2の基板300にフェースダウン実装することもできる。電子デバイス1000の例としては、例えば、液晶ディスプレイ、プラズマディスプレイ、EL(Electrical Luminescence)ディスプレイなどが挙げられる。なお、図10には本発明の実施の形態に係る電子機器の一例としてノート型パーソナルコンピュータが示され、図11には携帯電話が示されている。
(変形例)
図12は、本発明の実施の形態の変形例に係る半導体装置の製造方法を説明する図である。本変形例では、樹脂突起140(外部端子160)の形態が上述と異なる。
図12に示す例では、複数の樹脂突起140を個々が互いに非接触となるように所定の間隔をあけて形成する。このような樹脂突起140は、例えば、複数の略円柱状の樹脂層をパターニングして形成した後、キュア工程を行うことにより形成することができる。キュア後の樹脂突起140は、略半球状をなしていてもよい。
導電層50は、少なくとも、いずれか1つの電極パッド16といずれか1つの樹脂突起140の間を電気的に接続する。その場合、導電層50は、1つの樹脂突起140の一部のみを覆うように形成してもよいし、その全部を覆うように形成してもよい。前者の場合、樹脂突起140の一部が露出することにより、応力が開放されるので、実装時の外部端子160のクラックを防止することができる。
なお、本変形例においては、樹脂突起140をあらかじめ個々に分離して形成するので、上述した例のように、導電層50を形成した後の樹脂突起の部分的な除去工程を省略することができる。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の実施の形態に係る半導体装置の平面図である。 図7のVIII−VIII線断面図である。 本発明の実施の形態に係る電子デバイスを示す図である。 本発明の実施の形態に係る電子機器を示す図である。 本発明の実施の形態に係る電子機器を示す図である。 本発明の実施の形態の変形例に係る半導体装置の製造方法を説明する図である。
符号の説明
10…半導体基板 16…電極パッド 18…パッシベーション膜
30…第1の樹脂層 32…第2の樹脂層 40…樹脂突起
42…樹脂部 50…導電層 140…樹脂突起

Claims (4)

  1. 電極パッド及びパッシベーション膜を有する半導体基板の上方に、第1の樹脂層と、前記第1の樹脂層よりも小さい幅を有する複数の第2の樹脂層と、を形成する工程と、
    前記第1の樹脂層及び前記複数の第2の樹脂層をキュアすることにより、前記第1の樹脂層により樹脂突起を形成し、前記複数の第2の樹脂層を一体化させることにより前記樹脂突起を超えない高さを有する樹脂部を形成する工程と、
    前記電極パッドと電気的に接続する導電層を、前記電極パッドの上方から前記樹脂突起の上方を通り、さらに前記樹脂部の上方に至るように形成する工程と、
    を含む半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記複数の第2の樹脂層を、前記導電層の延出方向に小さい幅を有し、かつ前記導電層の延出方向に個々が配列されるように形成する半導体装置の製造方法。
  3. 請求項1又は請求項2記載の半導体装置の製造方法において、
    前記第1の樹脂層及び前記複数の第2の樹脂層を、フォトリソグラフィ工程により形成する半導体装置の製造方法。
  4. 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
    前記第1の樹脂層及び前記複数の第2の樹脂層を、同一マスクにより形成する半導体装置の製造方法。
JP2005222746A 2005-08-01 2005-08-01 半導体装置の製造方法 Withdrawn JP2007042735A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005222746A JP2007042735A (ja) 2005-08-01 2005-08-01 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005222746A JP2007042735A (ja) 2005-08-01 2005-08-01 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007042735A true JP2007042735A (ja) 2007-02-15

Family

ID=37800469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005222746A Withdrawn JP2007042735A (ja) 2005-08-01 2005-08-01 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2007042735A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205293A (ja) * 2007-02-21 2008-09-04 Seiko Epson Corp 半導体装置及びその製造方法
JP2012186455A (ja) * 2011-02-16 2012-09-27 Ricoh Co Ltd ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム
JP2017034269A (ja) * 2011-02-16 2017-02-09 株式会社リコー ホール形成方法、並びに多層配線の製造方法、半導体装置の製造方法、表示素子の製造方法、画像表示装置の製造方法、及びシステムの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205293A (ja) * 2007-02-21 2008-09-04 Seiko Epson Corp 半導体装置及びその製造方法
JP4636283B2 (ja) * 2007-02-21 2011-02-23 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2012186455A (ja) * 2011-02-16 2012-09-27 Ricoh Co Ltd ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム
JP2017034269A (ja) * 2011-02-16 2017-02-09 株式会社リコー ホール形成方法、並びに多層配線の製造方法、半導体装置の製造方法、表示素子の製造方法、画像表示装置の製造方法、及びシステムの製造方法

Similar Documents

Publication Publication Date Title
JP4221606B2 (ja) 半導体装置の製造方法
JP4235834B2 (ja) 半導体装置の製造方法
JP3707481B2 (ja) 半導体装置の製造方法
JP4232044B2 (ja) 半導体装置の製造方法
JP2004327527A (ja) 電子装置及びその製造方法並びに電子機器
JP4352279B2 (ja) 半導体装置及びその製造方法
JP2004327480A (ja) 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP4145902B2 (ja) 半導体装置及びその製造方法
JP2007042735A (ja) 半導体装置の製造方法
JP2007048971A (ja) 半導体装置の製造方法
JP2004281898A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2010056266A (ja) 半導体装置の製造方法
JP4654820B2 (ja) 半導体装置及び電子デバイス
JP4654821B2 (ja) 半導体装置及び電子デバイス
JP4853609B2 (ja) 半導体装置の製造方法
JP4595694B2 (ja) 半導体装置の製造方法
JP2007027626A (ja) 半導体装置の製造方法
JP2004281896A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
TW571419B (en) Semiconductor device and manufacturing method thereof
JP2007281216A (ja) 半導体装置及びその製造方法、並びに、電子機器
JP4873180B2 (ja) 半導体装置の製造方法
JP2001144216A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004281897A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005302816A (ja) 半導体装置及びその製造方法
JP2009076645A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080625

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080626

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091021

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100405

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110421