JP4801737B2 - 双方向性基準クロックを使用するクロッキングアーキテクチャ - Google Patents

Description

本発明の実施形態は、一般的に、集積回路の分野、より具体的には、双方向性基準クロックを使用するクロッキングアーキテクチャのためのシステム、方法、及び装置に係る。

従来のソース同期クロッキングアーキテクチャは、１つ以上のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスに基準クロックを供給するよう、例えば、メモリシステムにおいて使用可能である。従来のソース同期システムでは、メモリコントローラが、例えば、位相ロックループを使用して基準クロックを発生する。次に、メモリコントローラは、その基準クロックを１次ＤＲＡＭに供給し、１次ＤＲＡＭは、その基準クロックを、１つ以上の２次ＤＲＡＭの受信器クロックツリーに分配する。

１次ＤＲＡＭは、基準クロックを受信し、その基準クロックを受信器クロッキングツリー及び送信器クロッキングツリーを介し伝播させる。基準クロックは、次に、２次ＤＲＡＭの受信器クロックツリーを通過する。各２次ＤＲＡＭは、基準クロックを使用して、１次ＤＲＡＭに戻すデータの伝送を制御する。一般的に、１次ＤＲＡＭに戻すデータの伝送の制御に使用される基準クロックは、メモリコントローラクロックツリー、チャネル、１次ＤＲＡＭ受信器クロックツリー、及び１次ＤＲＡＭ送信器クロックツリーをトラバースしている。

１次ＤＲＡＭにおいてデータを受信するクロックサイクルは、２次ＤＲＡＭにおいてそのデータを送信するクロックサイクルとは数サイクル分異なる。（例えば）１００ＭＨｚ以上の範囲の電源ノイズが存在する場合、このクロック・トゥー・データ（clock-to-data）遅延の不一致は顕著なジッタをもたらす。ジッタは、多くの適用において特定の周波数より上では基準クロックを使えなくしてしまう場合がある。

本発明の実施形態は、限定的ではなく例示的に示したものである。添付図面において、同様の参照番号は、同様の構成要素を示す。
本発明の一実施形態に従って実施される複数のチップからなるシステムの選択された部分を示すハイレベルブロック図である。 本発明の一実施形態に従って実施されるメモリシステムの選択された部分を示すブロック図である。 本発明の一実施形態による、双方向性クロックポートを有するチップの選択された部分を示すブロック図である。 本発明の一実施形態に従って実施される双方向性クロックポートの選択された部分を示す回路図である。 本発明の一実施形態による、双方向性基準クロックを使用するクロッキングアーキテクチャのための方法の選択された部分を示すフローチャートである。 コンピュータシステムの選択された部分を示すブロック図である。

本発明の実施形態は、一般的に、双方向性クロックポートを使用するクロックアーキテクチャ用のシステム、方法、及び装置に関する。一実施形態では、システム内のチップの少なくとも一部は、双方向性クロックポートを含む。双方向性クロックポートは、基準クロックを送信又は基準クロックを受信するよう構成可能である。一実施形態では、１次チップ（例えば、１次ＤＲＡＭ）は、基準クロックを分割し、それを、その双方向性クロックポートを介して送信する。基準クロックを、１次ＤＲＡＭの送信クロックツリーをトラバースさせる必要なく、各２次チップは、その双方向性クロックポートにおいて基準クロックを受信し、また、その基準クロックを使用して、データを送信する。以下により詳細に説明するように、本発明の実施形態は、電源ノイズにより誘発されるジッタに対してより大きい耐性を提供する。

図１は、本発明の一実施形態に従って実施される複数のチップからなるシステムの選択された部分を示すハイレベルブロック図である。システム１００は、中継式アーキテクチャ内に配置されるチップ１１０、１２０、及び１３０を含む。用語「中継式アーキテクチャ」とは、チップが１つのポートでデータを受信し、第２のポートからそのデータ（の少なくとも一部）を中継して出すアーキテクチャを指す。例えば、チップ１２０は、ポート１２６及び１２４でデータを受信し、そのデータをポート１２８及び１２２からそれぞれ送信することでデータを中継する。

チップ１２０及び１３０は、チップ１１０からの基準クロックを使用して、ポート１２０及び１３２のそれぞれからデータを送信する。一実施形態では、基準クロックは、少なくとも部分的に、位相ロックループ（ＰＬＬ）１１２によって発生され、チップ１２０に渡される。チップ１２０は、（例えば、１０２において）基準クロックを分割し、それを、双方向性クロックポート１４０から再送信する。一実施形態では、双方向性クロックポート１４０は、送信器又は受信器であるよう構成可能なクロックポートである。一実施形態では、基準クロックは、チップ１２０の２次送信器１２８を通過する前に分割される。

チップ１３０は、双方向性クロックポート１４２で基準クロックを受信する。受信された基準クロックは、双方向性クロックポート１４２から１次送信器１３２に渡される。チップ１３０は、この基準クロックを使用して、１次送信器１３２からのデータの伝送を制御する。一実施形態では、双方向性クロックポート１４０及び１４２を使用することでジッタが減少する。これは、基準クロックの経路長が、例えば、従来のソース同期システムにおける基準クロックの経路長に比べて短くなることによる。図示する実施形態では、例えば、２次送信器１２８（及びその関連付けられるクロックツリー）及び１次受信器１３６（及びその関連付けられるクロックツリー）を通過しないので、基準クロックの経路長は減少される。

図２は、本発明の一実施形態に従って実施されるメモリシステムの選択された部分を示すブロック図である。メモリシステム２００は、メモリコントローラ２１０、コネクタ２２０、及びメモリデバイス２３０／２４０を含む。一実施形態では、メモリシステム２００は、中継式アーキテクチャを含む。つまり、各メモリデバイスは、１次方向（例えば、メモリコントローラ２１０へ向く方向）及び２次方向（例えば、メモリコントローラ２１０に向かない（つまり、対向する）方向）の両方において受信するデータ（の少なくとも一部）を中継する。

メモリコントローラ２１０は、少なくとも部分的に、メモリデバイス２３０／２４０と、例えば、１つ以上のプロセッサとの間のデータフローを制御する。一実施形態では、メモリコントローラ２１０は、例えば、位相ロックループ２１２を使用して基準クロック（例えば、ソース同期クロック）を供給する。送信器２１４は、基準クロックを、例えば、コネクタ２２０を介してメモリデバイス２３０に送信する。コネクタ２２０は、例えば、内部にメモリモジュール（例えば、デュアルインラインメモリモジュール（ＤＩＭＭ））が挿入される物理的なコネクタである。

１次メモリデバイス２３０は、１次受信器２３２で基準クロックを受信する。一実施形態では、基準クロックは、基準クロックツリーから分岐され、複数の２次メモリデバイス２４０に分配されるよう双方向性クロックポート２６０に供給される。一実施形態では、双方向性クロックポート２６０は、複数の２次メモリデバイス２４０に基準クロックを送信するよう構成される。このような実施形態では、複数の双方向性クロックポート２６２は基準クロックを受信するよう構成される。

各２次メモリデバイス２４０において、基準クロックは、双方向性クロックポート２６２において受信される。基準クロックは、次に、送信器２４４に送られる。一実施形態では、送信器２４４は、基準クロックを使用して、例えば、リンク２４６上でのデータの伝送を（少なくとも部分的に）制御する。一実施形態では、リンク２４６は、メモリチャネルにおけるポイント・ツー・ポイントリンクである。代替実施形態では、リンク２４６は、異なるように実施されうる（例えば、データネットワークにおけるリンクとして）。

図示する実施形態では、基準クロックは、２次送信器２３６（１次メモリデバイス２３０）と１次受信器２４８（２次メモリデバイス２４０）を迂回する。基準クロックは、クロック経路が短く、通過するクロックツリー数が少ないのでジッタが少ない。一実施形態では、基準クロックのジッタが少ない（例えば、従来のソース同期システムにおけるリンクが示すジッタより少ない）ので、チップ間リンク（例えば、リンク２４６）上でより高速なデータ転送速度が可能である。

メモリデバイス２３０／２４０は、システムメモリを供給するのに適した任意のタイプのメモリデバイスであってよい。例えば、一実施形態では、メモリデバイス２３０／２４０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。代替実施形態では、メモリデバイス２３０／２４０は、同期ＤＲＡＭ（ＳＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）等でありうる。

一実施形態では、デバイス２３０は、１次ＤＲＡＭであり、複数のデバイス２４０は、２次ＤＲＡＭである。上述したように、一実施形態では、ソース同期クロックは、１次ＤＲＡＭ２３０の受信クロックツリー後に分岐される。このクロックは、次に、１次ＤＲＡＭ２３０の双方向性クロックポートから、各２次ＤＲＡＭ２４０の双方向性クロックポートに分配される。２次ＤＲＡＭ２４０は、その送信器２４４においてクロックを使用する。一実施形態では、リンク２４６は、従来のリンクに比べてジッタが少ない。これは、図２に示すクロック経路は、従来のリンクで使用されるクロック経路より短いからである。表１は、本発明の一実施形態に従ってノイズの関数としてジッタを示す。表１に示すように、一実施形態では、ジッタは、電源ノイズが約２．５％である場合に略５０％低減可能である。一実施形態では、異なるＰＬＬジッタ寄与がリンクに追加される場合でも同様の傾向を示した。

図３は、本発明の一実施形態による、双方向性クロックポートを有するチップの選択された部分を示すブロック図である。チップ３００は、データが１つのチップから別のチップにカスケード式に中継されるシステムでの使用に適している任意のチップでありうる。例えば、一実施形態では、チップ３００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスといったメモリデバイスである。代替実施形態では、チップ３００は、トークンリング・インターフェイス（Ｉ／Ｆ）といったネットワークＩ／Ｆチップであってもよい。

一実施形態では、チップ３００は、中継機能をサポートする。つまり、チップ３００は、ソース（例えば、メモリコントローラ）からデータを受信し、１つの別のチップ（又は複数のチップ）にそのデータの少なくとも一部を中継する。図示する実施形態では、例えば、チップ３００は、受信ポート３０２でデータを受信する。受信ポート３０２は、受信器３０４を含む。チップ３００は、２つの受信ポート３０２を有するものとして示すが、これは説明目的に過ぎないことを理解するものとする。一実施形態では、チップ３００は、２つ以上の受信ポート３０２を有しても、単一の受信ポート３０２を有してもよい。

チップ３００はさらに、送信器３０８を有する送信データポート３０６も含む。一実施形態では、ポート３０２で受信されたデータの少なくとも一部は、ポート３０６を介して１つの別のチップ（複数のチップ）に中継される。チップ３００は、２つの送信ポート３０６を有するものとして示すが、これは説明目的に過ぎないことを理解するものとする。一実施形態では、チップ３００は、２つ以上の送信ポート３０６を有しても、単一の送信ポート３０６を有してもよい。

一実施形態では、チップ３００は、１次チップ又は２次チップであるよう構成可能である。「１次チップ」とは、基準クロックを別のチップに送信するよう構成されるチップを指し、「２次チップ」とは、１次チップからの基準クロックを受信するよう構成されるチップを指す。チップ３００の構成には、双方向性クロックポート３２０を構成することと、マルチプレクサ３１８への入力を選択することを含みうる。

一実施形態では、双方向性クロックポート３２０は、基準クロックを受信する又は基準クロックを送信するよう構成可能である。例えば、双方向性クロックポート３２０は、受信器３２２を有効にし、送信器３２４を無効にすることによって基準クロックを受信するよう構成されうる。同様に双方向性クロックポート３２０は、送信器３２４を有効にし、受信器３２２を無効にすることによって基準クロックを送信するよう構成されうる。代替実施形態では、双方向性クロックポート３２０の構成は、より多くの、より少ない、及び／又は異なる構成要素を含みうる。

一実施形態では、送信クロックツリー３１６は、チップ３００が１次チップか又は２次チップとして構成されることに依存して２つのソースのうちの１つから基準クロック３１０を受信する。チップ３００が１次チップであるよう構成される場合、送信クロックツリー３１６は、基準クロックポート３１２から基準クロック３１０を受信する。或いは、チップ３００が２次チップであるよう構成される場合、送信クロックツリー３１６は、双方向性クロックポート３２０から基準クロック３１０を受信する。一実施形態では、マルチプレクサ３１８が、どちらのソースが基準クロック３１０を供給するかを選択する。

基準クロック３１０は、例えば、複数のチップ間でデータの伝送を同期させるよう使用されるソース同期クロックでありうる。一実施形態では、基準クロック３１０は、差動信号である。代替実施形態では、基準クロック３１０は、シングルエンド信号である。「差動信号」とは、一対の伝送線路を介する情報の伝送を指し、「シングルエンド信号」とは、単一の伝送線路を介する情報の伝送を指す。一実施形態では、基準クロック３１０は、（例えば、バッファ３２８を介して）受信クロックツリー３１４を介して複数の受信器３０４に分散される。

一実施形態では、チップ３００は、システム起動時に構成される。例えば、チップ３００は、関連付けられるコンピュータシステムの基本入出力システム（ＢＩＯＳ）によって構成されうる。このような実施形態では、ＢＩＯＳは、システム起動時に構成ビット３３２を読出しして、チップ３００が１次チップであるか２次チップであるか決定しうる。ＢＩＯＳは次に、チップ３００を構成するよう構成情報３３４を供給しうる。構成情報３３４を、例えば、スイッチング素子（例えば、マルチプレクサ３１８）への入力を選択する、及び／又は、受信器３２２及び送信器３２４を有効／無効にするよう使用しうる。代替実施形態では、チップ３００が１次チップであるか又は２次チップであるかという決定は、動的に（例えば、適応されて）行われうる。

一実施形態では、側波帯Ｉ／Ｏインターフェイス３３０は、チップ３００を構成するためのインターフェイスを供給する。側波帯Ｉ／Ｏインターフェイス３３０は、例えば、チップ３００の補助インターフェイスでありうる。代替実施形態では、異なるインターフェイスを使用してチップ３００を構成してもよい。例えば、代替実施形態では、従来のインターフェイス（例えば、受信ポート３０２及び／又は送信ポート３０６）を使用して、初期化期間にチップ３００を構成してもよい。別の代替実施形態では、チップ３００は、適応設定スキームを使用してチップ３００が１次チップであるか又は２次チップであるかを決定してもよい。適応設定スキームは、チップ３００が１次チップ又は２次チップであることを指定するようハイ又はローにつながれることが可能な別個のピンの使用を含みうる。

図４は、本発明の一実施形態に従って実施される双方向性クロックポートの選択された部分を示す回路図である。ピン４０２は、双方向性クロックポート４００と、例えば、差動クロックチャネルとの間の電気接続を供給する。代替実施形態（例えば、シングルエンド実施形態）では、双方向性クロックポート４００は、１つのピン４０２しか有さない場合もある。一実施形態では、終端抵抗器４０４がピン４０２につなげられる。

一実施形態では、双方向性クロックポート４００は、基準クロック４０８を送信又は受信するよう構成可能である。送信器として構成される場合、電流モードドライバ４０６は、ピン４０２からの電流をシンクさせる。或いは、双方向性クロックポート４００が受信器として構成される場合、例えば、受信器４１０を使用して基準クロック４０８を受信する。一実施形態では、双方向性クロックポート４００の構成は、電流ドライバ４０６及び／又は受信器４１０を無効にする（又は、反対に、有効にする）ことによって実現する。例えば、図示する実施形態では、無効化入力４１２を使用して電流ドライバ４０６を無効／有効にし、それにより、基準クロック４０８を送信又は受信するよう双方向性クロックポート４００を構成する。

図５は、本発明の一実施形態による、双方向性基準クロックを使用するクロッキングアーキテクチャのための方法の選択された部分を示すフローチャートである。システム（例えば、図２に示すメモリシステム２００）は、それぞれ双方向性クロックポートを有する２つ以上のチップを含みうる。一実施形態では、各双方向性クロックポートは、クロックを送信又は受信するよう構成可能である。処理工程５０２を参照するに、２つ以上の双方向性クロックポートが、クロックを分散するよう構成される。例えば、１つの双方向性クロックポート（１次チップ上）は、クロックを送信するよう構成され、別の双方向性クロックポート（２次チップ上）は、クロックを受信するよう構成される。一実施形態では、１次チップ及び２次チップは、システム起動時に構成される。代替実施形態では、構成は、異なるイベントに関連付けられてもよい。

クロックは、工程５０４において、１次チップにおいて受信される。一実施形態では、受信されたクロックは、例えば、メモリコントローラによって供給される基準クロックである。このような実施形態では、１次チップは１次ＤＲＡＭでありうる。

処理工程５０６を参照するに、クロックは、双方向性クロックポートを使用して１次チップから２次チップに送信される。一実施形態では、双方向性クロックポートは、クロックを送信するよう静的に構成される。用語「静的に構成」とは、構成ポリシーに従ってポートの構成を維持することを指す。例えば、双方向性クロックポートは、イベント（例えば、システム起動）に応答して構成され、また、そのイベントが再発生（又は別のイベントが発生）するまで維持されうる。或いは、双方向性クロックポートは、固定時間長の間その構成を保持しうる。

一実施形態では、１次チップと２次チップは、実質的に同一である。用語「実質的に同一」とは、同じ機能を（少なくとも本質的部分において）実行するチップを指す。実質的に同一であるチップの例には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスといったメモリデバイスが含まれる。実質的に同一のチップの他の例には、トークンリング等といったネットワーキングを可能にするチップが含まれる。一部の実施形態では、１次チップ及び／又は２次チップは、中継機能を供給可能である。このような実施形態では、１次チップ及び／又は２次チップは、第１のポートでデータを受信し、第２のポートの送信器にてデータ（の少なくとも一部）を中継しうる。

処理工程５０８を参照するに、２次チップは、その双方向性クロックポートにてクロックを受信する。一実施形態では、２次チップ上の双方向性クロックポートは、クロックを送信又は受信するよう静的に構成可能である。一実施形態では、１次チップ及び２次チップは共にシステム起動時に構成される。一実施形態では、２次チップは、そのクロックを使用して１つ以上の送信器を駆動する。このような実施形態では、受信されたクロックは、２次チップの１つ以上の送信器に供給される。処理工程５１０を参照するに、データは、１次チップから受信したクロックによって、少なくとも部分的にクロックされた送信器を使用して２次チップから別のチップ（例えば、１次チップ）に送信される。

図６Ａ及び図６Ｂは、それぞれ、コンピュータシステム６００及び７００の選択された部分を示すブロック図である。コンピュータシステム６００は、相互接続部６２０に結合されるプロセッサ６１０を含む。一部の実施形態では、用語「プロセッサ」と用語「中央演算処理ユニット（ＣＰＵ）」は置換可能に使用されうる。一部の実施形態では、プロセッサ６１０は、インテル社（カリフォルニア州サンタクララ）から入手可能なプロセッサのＸＥＯＮ（Ｒ）ファミリーのプロセッサである。別の実施形態では、他のプロセッサを用いてもよい。さらに別の代替実施形態では、プロセッサ６１０は、複数のプロセッサコアを含んでもよい。

一実施形態では、チップ６３０は、チップセットの一コンポーネントである。相互接続部６２０は、ポイント・ツー・ポイント相互接続部であっても、（例えば、チップセットの）２つ以上のチップに接続されてもよい。チップ６３０は、メインシステムメモリ（例えば、図１に示すような）に結合されうるメモリコントローラ６４０を含む。代替実施形態では、メモリコントローラ６４０は、図６Ｂに示すようにプロセッサ６１０と同じチップ上にあってもよい。メモリシステム６４２は、メモリデバイス（例えば、ＤＲＡＭ）６４４を含む。各メモリデバイス６４４は、双方向性クロックポートを含む。一実施形態では、双方向性クロックポートは、部分的に、従来のシステムにおけるよりも短いクロック経路を提供する。一実施形態では、クロック経路が短いことで、メモリデバイス間のリンク上のジッタが減少する。

入出力（Ｉ／Ｏ）コントローラ６５０は、プロセッサ６１０、１つ以上のＩ／Ｏインターフェイス（例えば、有線又は無線ネットワークインターフェイス）、及び／又はＩ／Ｏデバイス間のデータフローを制御する。例えば、図示する実施形態では、Ｉ／Ｏコントローラ６５０は、プロセッサ６１０と無線送信器及び受信器６６０との間のデータフローを制御する。代替実施形態では、メモリコントローラ６４０及びＩ／Ｏコントローラ６５０は、単一のコントローラに統合されてもよい。

本発明の実施形態の構成要素は、機械実行可能な命令を格納する機械可読媒体として提供されてもよい。機械可読媒体は、以下に限定されないが、フラッシュメモリ、光学ディスク、コンパクトディスク−読出し専用メモリ（ＣＤ−ＲＯＭ）、デジタルバーサタイル／ビデオディスク（ＥＶＥ）ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラム可能読出し専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）、磁気又は光学カード、伝播媒体、又は、電子命令の格納に適した他のタイプの機械可読媒体を含みうる。例えば、本発明の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介して搬送波又は他の伝播媒体において具現化されるデータ信号によって、遠隔コンピュータ（例えば、サーバ）から要求コンピュータ（例えば、クライアント）に転送されうるコンピュータプログラムとしてダウンロードされうる。

明細書中、「実施形態」への参照は、実施形態に関連して説明する特定の機能、構造、又は特徴が、本発明の少なくとも１つの実施形態に含まれることを意味することを理解するものとする。従って、明細書中の様々な箇所における「実施形態」又は「代替実施形態」への２回以上の参照は、必ずしも同じ実施形態を参照しているとは限らないことを強調し、それを理解するものとする。さらに、特定の機能、構造、又は特徴は、本発明の１つ以上の実施形態において適宜組合されうる。

同様に、本発明の実施形態の上述の説明において、様々な機能は、時に、１つ以上の様々な進歩性の理解を助けるために開示内容を簡素化する目的で単一の実施形態、図面、又はその説明においてまとめられる。しかし、この開示方法は、請求項に示す主題は各請求項に明白に述べられるより多くの機能を必要とする意図を反映するとして解釈されるべきではない。むしろ、請求項が反映するように、新規性は、上に開示した単一の実施形態の全ての特徴より少ない特徴に存在する。従って、請求項は上述の詳細な説明に明白に組み込まれる。

Claims (23)

1. クロック信号を、他のチップとの間で受信又は送信するよう静的に構成可能な双方向性クロックポートと、
   前記双方向性クロックポート又は基準クロックポートからクロック信号を受信可能な送信クロックツリーと、
   構成情報に呼応して、前記双方向性クロックポート又は前記基準クロックポートからのクロック信号のいずれかを、前記送信クロックツリーに送信可能なスイッチング素子と、
   を含むチップ。
2. データを受信する第１のポートと、
   第２のポートにおける送信器を介して前記第１のポートで受信する前記データの少なくとも一部を中継する第２のポートと、
   をさらに含む、
   請求項１に記載のチップ。
3. 前記構成情報へのインターフェイスを供給する入出力（Ｉ／Ｏ）ポートをさらに含む、
   請求項１又は２に記載のチップ。
4. 前記入出力（Ｉ／Ｏ）ポートは、側波帯Ｉ／Ｏポートを含む、
   請求項３に記載のチップ。
5. 前記スイッチング素子は、前記入出力（Ｉ／Ｏ）ポートに結合される
   請求項３又は４に記載のチップ。
6. 前記双方向性クロックポートは、当該双方向クロックポートにおける送信器を選択的に無効にする構成入力をさらに含む、
   請求項１から５のいずれか１項に記載のチップ。
7. 送信器を有する第３のポートをさらに含み、
   当該送信器は、前記クロック信号により少なくとも部分的にクロックされる、請求項１から６のいずれか１項に記載のチップ。
8. 前記双方向性クロックポートは、差動双方向性クロックポートである、請求項１から７のいずれか１項に記載のチップ。
9. 前記チップは、メモリデバイスを含む、請求項１から８のいずれか１項に記載のチップ。
10. 前記メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスである、請求項９に記載のチップ。
11. 前記クロック信号は、基準クロック信号である、請求項１から１０のいずれか１項に記載のチップ。
12. 前記基準クロック信号は、ソース同期クロック信号である、請求項１１に記載のチップ。
13. 前記チップは、２つ以上のメモリデバイスを含む、請求項１から１２のいずれか１項に記載のチップ。
14. 第１の双方向性クロックポートを含む第１のメモリデバイスと、
    前記第１のメモリデバイスに結合され、第２の双方向性クロックポートを含む第２のメモリデバイスと、
    を含み、
    前記第１の双方向性クロックポートは、別のメモリデバイスに基準クロック信号を送信するよう静的に構成可能であり、
    前記第２の双方向性クロックポートは、前記第１のメモリデバイスからの前記基準クロック信号を受信するよう静的に構成可能であり、
    前記第１のメモリデバイス及び前記第２のメモリデバイスのそれぞれは、
    それぞれの双方向性クロックポート又はそれぞれの基準クロックポートからクロック信号を受信可能な送信クロックツリーと、
    構成情報に呼応して、それぞれの双方向性クロックポート又はそれぞれの基準クロックポートからのクロック信号のいずれかを、前記送信クロックツリーに送信可能なスイッチング素子と、
    を有するシステム。
15. 前記第１のメモリデバイスは、
    データを受信する第１のポートと、
    第２のポートにおける送信器を介して前記第１のポートで受信する前記データを中継する第２のポートと、
    をさらに含む、
    請求項１４に記載のシステム。
16. 前記第１のメモリデバイスは、前記基準クロック信号によりクロックされる送信器を有する第３のポートをさらに含む、
    請求項１４又は１５に記載のシステム。
17. 前記第１のメモリデバイスは、構成情報を受信する構成インターフェイスをさらに含む、請求項１４から１６のいずれか１項に記載のシステム。
18. 前記第１のメモリデバイス及び前記第２のメモリデバイスは、第１のＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイス及び第２のＤＲＡＭデバイスである、請求項１４から１７のいずれか１項に記載のシステム。
19. メモリモジュールをさらに含み、
    前記第１のＤＲＡＭ及び前記第２のＤＲＡＭは、当該メモリモジュール上に実装される、請求項１８に記載のシステム。
20. １次チップにおいて基準クロック信号を受信することと、
    前記基準クロック信号を、前記１次チップから２次チップに、第１の双方向性クロックポートを使用して送信することと、
    前記２次チップの第２の双方向性クロックポートにおいて前記基準クロック信号を受信することと、
    を含み、
    前記第１の双方向性クロックポートは、前記基準クロック信号を送信するよう静的に構成され、
    前記第２の双方向性クロックポートは、前記１次チップから前記基準クロック信号を受信するよう静的に構成され、
    前記１次チップ及び前記２次チップのそれぞれは、実質的に同一であって、
    それぞれの双方向性クロックポート又はそれぞれの基準クロックポートからクロック信号を受信可能な送信クロックツリーと、
    構成情報に呼応して、それぞれの双方向性クロックポート又はそれぞれの基準クロックポートからのクロック信号のいずれかを、前記送信クロックツリーに送信可能なスイッチング素子と、
    を有する、
    方法。
21. 前記２次チップから前記１次チップに、前記２次チップ上の送信器からデータを送信することをさらに含み、
    当該送信器は、前記基準クロック信号によりクロックされる、請求項２０に記載の方法。
22. 前記１次チップは、
    第１のポートでデータを受信することと、
    第２のポートにおける送信器を介して前記第１のポートで受信する前記データを中継することと、
    を含む、
    請求項２０又は２１に記載の方法。
23. 前記１次チップ及び前記２次チップは、それぞれ、第１のメモリデバイス及び第２のメモリデバイスを含む、請求項２０から２２のいずれか１項に記載の方法。

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