CN101292207B - 使用双向参考时钟的计时体系结构的方法和装置 - Google Patents

使用双向参考时钟的计时体系结构的方法和装置 Download PDF

Info

Publication number
CN101292207B
CN101292207B CN2006800390769A CN200680039076A CN101292207B CN 101292207 B CN101292207 B CN 101292207B CN 2006800390769 A CN2006800390769 A CN 2006800390769A CN 200680039076 A CN200680039076 A CN 200680039076A CN 101292207 B CN101292207 B CN 101292207B
Authority
CN
China
Prior art keywords
port
chip
clock
reference clock
bidirectional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800390769A
Other languages
English (en)
Other versions
CN101292207A (zh
Inventor
R·莫哈纳维卢
A·马丁
D·克斯林
J·萨尔蒙
M·乌尔拉什德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101292207A publication Critical patent/CN101292207A/zh
Application granted granted Critical
Publication of CN101292207B publication Critical patent/CN101292207B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Abstract

本发明的实施例一般涉及使用双向时钟的计时体系结构的系统、方法和装置。在一实施例中，芯片包括能够被静态配置成接收或者发送参考时钟的双向时钟端口。在一个实施例中，芯片包括接收数据的第一端口以及第二端口，其中，芯片向第二端口上的发射器转发该芯片在第一端口上接收的数据的至少一部分。描述了其它实施例并要求其权益。

Description

使用双向参考时钟的计时体系结构的方法和装置
技术领域
本发明的实施例一般涉及集成电路领域，特别是涉及使用双向参考时钟端口的计时(clocking)体系结构的系统、方法和装置。
背景技术
传统源同步计时体系结构例如可在存储系统中用于向一个或多个动态随机存取存储器(DRAM)设备提供参考时钟。在传统的源同步系统中，存储控制器使用例如锁相环来产生参考时钟。然后，存储控制器将参考时钟提供给主DRAM，该主DRAM转而将参考时钟分发给一个或多个辅助DRAM的接收器时钟树。
主DRAM接收参考时钟，并通过接收器时钟树和发射器时钟树来传播该参考时钟。然后，参考时钟通过辅助DRAM的接收器时钟树。各个辅助DRAM使用参考时钟来控制将数据回送给主DRAM。一般来说，用于控制将数据回送给主DRAM的参考时钟已经遍历存储控制器时钟树、信道、主DRAM接收器时钟树和主DRAM发射器时钟树。
在主DRAM上接收数据的时钟周期将与辅助DRAM上发送该数据的时钟周期相差几个周期。在存在范围为(例如)100Mhz或者更高的电源噪声的情况下，这种时钟对数据(clock to data)的延迟失配导致明显的抖动。对于许多应用，抖动可能使参考时钟在某些频率之上不可用。
附图说明
通过附图、作为实例而不是限制来说明本发明的实施例，附图中，相似的参考标号表示相似的元件。
图1是图解说明根据本发明的一实施例实现的芯片系统的所选方面的高级框图。
图2是图解说明根据本发明的一实施例实现的存储系统的所选方面的框图。
图3是图解说明根据本发明的一实施例、具有双向时钟端口的芯片的所选方面的框图。
图4是图解说明根据本发明的一实施例实现的双向时钟端口的所选方面的电路图。
图5是图解说明根据本发明的一实施例、使用双向参考时钟的计时体系结构的方法的所选方面的流程图。
图6A和图6B是图解说明计算系统的所选方面的框图。
具体实施方式
本发明的实施例一般涉及使用双向时钟端口的时钟体系结构的系统、方法和装置。在一实施例中，系统中的至少一部分芯片包括双向时钟端口。双向时钟端口可配置成发送参考时钟或者接收参考时钟。在一实施例中，主芯片(例如主DRAM)分割参考时钟，并通过它的双向时钟端口发送该参考时钟。各个辅助芯片在其双向时钟端口上接收参考时钟，并使用它来发送数据，而无需参考时钟遍历主DRAM的发送时钟树。如以下进一步讨论的，本发明的实施例提供对电源噪声引起的抖动的更大抗扰性。
图1是图解说明根据本发明的一实施例实现的芯片系统的所选方面的高级框图。系统100包括以转发体系结构(repeating architecture)设置的芯片110、120和130。术语“转发体系结构”表示一种体系结构，其中芯片在一个端口接收数据并从第二端口转发那个数据(的至少一部分)。例如，芯片120在端口126和124上接收数据，并通过分别从端口128和122发送该数据来将它转发。
芯片120和130使用来自芯片110的参考时钟来分别从端口122和132发送数据。在一个实施例中，至少部分通过锁相环(PLL)112来产生参考时钟，并将它传递到芯片120。芯片120分割参考时钟(例如在102)，并将它从双向时钟端口140发送。在一实施例中，双向时钟端口140是可配置为发射器或接收器的时钟端口。在一个实施例中，参考时钟在通过芯片120的辅助发射器128之前被分离。
芯片130在双向时钟端口142上接收参考时钟。将所接收的参考时钟从双向时钟端口142传递到主发射器132。芯片130使用参考时钟来控制从主发射器132发送数据。在一实施例中，双向时钟端口140和142的使用会减小抖动，因为与例如传统的源同步系统中的参考时钟通路的长度相比，减小了参考时钟通路的长度。在所示实施例中，例如因为参考时钟不通过辅助发射器128(及其关联的时钟树)和主接收器136(及其关联的时钟树)，所以减小了参考时钟通路的长度。
图2是图解说明根据本发明的一实施例实现的存储系统的所选方面的框图。存储系统200包括存储控制器210、连接器220和存储设备230/240。在一实施例中，存储系统200包括转发体系结构。也就是说，各存储设备转发它在主方向(例如面向存储控制器210的方向)以及辅助方向(例如与存储控制器210背向(或反向)的方向)接收的数据(的至少一部分)。
存储控制器210至少部分控制存储设备230/240与例如一个或多个处理器之间的数据流。在一实施例中，存储控制器210使用例如锁相环212来提供参考时钟(例如源同步时钟)。发射器214通过例如连接器220向存储设备230发送参考时钟。例如，连接器220是存储模块(如双列直插存储模块(DIMM))所插入的物理连接器。
主存储设备230在主接收器232上接收参考时钟。在一个实施例中，参考时钟从参考时钟树分出来，并提供给双向时钟端口260，以便分发给辅助存储设备240。在一个实施例中，双向时钟端口260配置成向辅助存储设备240发送参考时钟。在这样一个实施例中，双向时钟端口262配置成接收参考时钟。
在每个辅助存储设备240上，在双向时钟端口262上接收参考时钟。然后将参考时钟发送给发射器244。在一实施例中，发射器244使用参考时钟来(至少部分)控制通过例如链路246的数据发送。在一个实施例中，链路246是存储信道中的点对点链路。在一个备选实施例中，链路246可通过不同方式(例如作为数据网络中的链路)来实现。
在所示实施例中，参考时钟绕过辅助发射器236(主存储设备230)和主接收器248(辅助存储设备240)。参考时钟呈现更小的抖动，因为时钟通路更短，并且通过更少的时钟树。在一实施例中，更高的数据速率在芯片到芯片链路(例如链路246)上是可行的，因为参考时钟呈现更小的抖动(例如比传统的源同步系统中的链路通常呈现的更小的抖动)。
存储设备230/240可以是适合于提供系统存储器的任何类型的存储设备。例如，在一实施例中，存储设备230/240是动态随机存取存储设备(DRAM)。在一备选实施例中，存储设备230/240可以是同步DRAM(SDRAM)、静态随机存取存储器(SRAM)、磁随机存取存储器(MRAM)等。
在一实施例中，装置230是主DRAM，而装置240是辅助DRAM。如上所述，在一个实施例中，在主DRAM 230的接收时钟树之后分出来源同步时钟。然后，将这个时钟从主DRAM 230上的双向时钟端口分发到各辅助DRAM 240上的双向时钟端口。辅助DRAM 240将该时钟用在其发射器244中。在一实施例中，链路246呈现比传统链路更小的抖动，因为图2所示的时钟通路比传统链路中使用的时钟通路更短。表1说明根据本发明的一实施例、作为噪声的函数的抖动。如表1所示，在一实施例中，当电源噪声接近2.5％时，抖动可减小将近50％。在一实施例中，在将不同的PLL抖动份额加入链路时，呈现相似的趋势。
表I
  单位为％的电源噪声幅度   传统源同步设计中来自电源噪声的抖动(ps)   具有参考时钟的本发明的一个实施例中来自电源噪声的抖动(ps)
  0   0   0
  2.5   77   43
  5   157   96
  7.5   248   158
  10   339   221
图3是图解说明根据本发明的一个实施例、具有双向时钟端口的芯片的所选方面的框图。芯片300可以是适合用于以级联方式将数据从一个芯片转发到另一个芯片的系统中的任何芯片。例如，在一个实施例中，芯片300是存储设备，例如动态随机存取存储设备(DRAM)。在一备选实施例中，芯片300可以是网络接口(I/F)芯片，例如令牌环I/F。
在一实施例中，芯片300支持转发功能。也就是说，芯片300从源(例如存储控制器)接收数据，并将那个数据的至少一部分转发到另一个芯片(或多个芯片)。在所示实施例中，例如，芯片300在接收端口302上接收数据。接收端口302包括接收器304。大家要理解，只是为了便于说明，芯片300示为具有两个接收端口302。在一实施例中，芯片300可具有两个以上接收端口302或单个接收端口302。
芯片300还包括具有发射器308的发送数据端口306。在一实施例中，在端口302上接收的数据的至少一部分通过端口306被转发到另一个芯片(或多个芯片)。大家要理解，只是为了便于说明，芯片300示为具有两个发送端口306。在一实施例中，芯片300可具有两个以上发送端口306或单个发送端口306。
在一实施例中，芯片300可配置成主芯片或辅助芯片。“主芯片”表示配置成向另一个芯片发送参考时钟的芯片，而“辅助芯片”表示配置成从主芯片接收参考时钟的芯片。芯片300的配置可包括配置双向时钟端口320，并选择复用器318的输入。
在一实施例中，双向时钟端口320可配置成接收参考时钟或者发送参考时钟。例如，通过启用接收器322而禁用发射器324，双向时钟端口320可配置成接收参考时钟。类似地，通过启用发射器324而禁用接收器322，双向时钟端口320可配置成发送参考时钟。在一备选实施例中，双向时钟端口320的配置可包括更多、更少和/或不同的要素。
在一实施例中，取决于芯片300是配置为主芯片还是辅助芯片，发送时钟树316从两个源其中之一接收参考时钟310。如果芯片300配置为主芯片，则发送时钟树316从参考时钟端口312接收参考时钟310。或者，如果芯片300配置为辅助芯片，则发送时钟树316从双向时钟端口320接收参考时钟310。在一个实施例中，复用器318选择哪一个源提供参考时钟310。
参考时钟310可以是例如用于使多个芯片之间数据的发送同步的源同步时钟。在一个实施例中，参考时钟310是差分信号。在一备选实施例中，参考时钟310是单端信号。“差分信号”表示通过一对传输线路发送信息，而“单端信号”表示通过单传输线路发送信息。在一实施例中，通过接收时钟树314(例如经由缓冲器328)将参考时钟310分发到接收器304。
在一实施例中，在系统启动期间配置芯片300。例如，可通过关联计算机系统的基本I/O系统(BIOS)来配置芯片300。在这样一种实施例中，BIOS可在系统启动期间读取配置位332，以便确定芯片300是主芯片还是辅助芯片。然后，BIOS可提供配置信息334来配置芯片300。配置信息334例如可用于选择开关元件(例如复用器318)的输入，和/或启用/禁用接收器322和发射器324。在一备选实施例中，关于芯片300是主芯片还是辅助芯片的判定可动态(例如以自适应方式)进行。
在一实施例中，边带I/O接口330提供配置芯片300的接口。边带I/O接口330例如可以是芯片300的附属接口。在一备选实施例中，不同的接口可用来配置芯片300。例如，在一个备选实施例中，传统接口(例如接收端口302和/或发送端口306)可用于在初始化周期中配置芯片300。在另一备选实施例中，芯片300可使用自适应配置方案来判定它是主芯片还是辅助芯片。自适应配置方案可包括使用可置为高或低电平的单独引脚来指明芯片300是主芯片还是辅助芯片。
图4是图解说明根据本发明的一实施例实现的双向时钟端口的所选方面的电路图。引脚402提供双向时钟端口400与例如差分时钟信道之间的电连接。在一备选实施例(例如单端实施例)中，双向时钟端口400可以仅包括一个引脚402。在一个实施例中，端接电阻器404连结到引脚402。
在一实施例中，双向时钟端口400可配置成发送或者接收参考时钟408。在配置为发射器时，电流模式驱动器406吸收来自引脚402的电流。或者，如果双向时钟端口400配置为接收器，则它使用例如接收器410来接收参考时钟408。在一实施例中，通过禁用(或者相反地启用)电流驱动器406和/或接收器410来完成双向时钟端口400的配置。例如，在所示实施例中，禁用输入412可用来禁用/启用电流驱动器406，由此将端口400配置成发送或者接收参考时钟408。
图5是图解说明根据本发明的一个实施例、使用双向参考时钟的计时体系结构的方法的所选方面的流程图。系统(例如图2所示的存储系统200)可包括各具有双向时钟端口的两个或两个以上芯片。在一实施例中，各双向时钟端口可配置成发送或者接收时钟。参照过程框502，两个或两个以上双向时钟端口配置成分发时钟。例如，(主芯片上的)一个双向时钟端口配置成发送时钟，而(辅助芯片上的)另一个双向时钟端口配置成接收时钟。在一个实施例，在系统启动时配置主芯片和辅助芯片。在一备选实施例中，配置可与不同的事件相关联。
在504，在主芯片上接收时钟。在一个实施例中，所接收的时钟是由例如存储控制器提供的参考时钟。在这样一种实施例中，主芯片可以是主DRAM。
参照过程框506，使用双向时钟端口将时钟从主芯片发送到辅助芯片。在一实施例中，双向时钟端口静态配置成发送时钟。术语“静态配置”表示根据配置策略来保持端口的配置。例如，双向时钟端口可响应事件(例如系统启动)而配置，并保持到再次发生该事件(或者发生另一个事件)为止。或者，双向时钟端口可对于固定时间长度保持其配置。
在一实施例，主芯片和辅助芯片基本上相同。术语“基本上相同”表示(至少基本上部分)执行相同功能的芯片。基本上相同的芯片的实例包括存储设备，例如动态随机存取存储设备(DRAM)。基本上相同的芯片的其它实例包括实现连网、如令牌环等的芯片。在一些实施例，主芯片和/或辅助芯片能够提供转发功能。在这类实施例中，主芯片和/或辅助芯片可在第一端口上接收数据，并在第二端口的发射器上转发那个数据(的至少一部分)。
参照过程框508，辅助芯片在双向时钟端口上接收时钟。在一实施例中，辅助芯片上的双向时钟端口可静态配置成发送或者接收时钟。在一个实施例，在系统启动时配置主芯片和辅助芯片。在一实施例中，辅助芯片使用时钟来驱动一个或多个发射器。在这样一种实施例中，将所接收的时钟提供给辅助芯片的一个或多个发射器。参照过程框510，使用至少部分通过从主芯片所接收的时钟来计时的发射器将数据从辅助芯片发送到另一个芯片(例如主芯片)。
图6A和图6B是分别图解说明计算系统600和700的所选方面的框图。计算系统600包括与互连620耦合的处理器610。在一些实施例中，术语“处理器”和“中央处理器(CPU)”可交换使用。在一个实施例中，处理器610是可向Intel Corporation(加利福尼亚的圣克拉拉)购买的XEON处理器系列的处理器。在一备选实施例中，可采用其它处理器。在又一个备选实施例中，处理器610可包括多个处理器核心。
在一个实施例中，芯片630是芯片组的组件。互连620可以是点对点互连，或者可连接到(例如芯片组的)两个或两个以上芯片。芯片630包括可与主系统存储器(如图1所示)耦合的存储控制器640。在一备选实施例中，存储控制器640可与处理器610位于同一个芯片上，如图6B所示。存储系统642包括存储设备(例如DRAM)644。各存储设备644包括双向时钟端口。在一实施例中，双向时钟端口部分地提供比传统系统中更短的时钟通路。在一个实施例中，更短的时钟通路减小存储设备之间的链路上的抖动。
输入/输出(I/O)控制器650控制处理器610与一个或多个I/O接口(例如有线和无线网络接口)和/或I/O设备之间的数据流。例如，在所示实施例中，I/O控制器650控制处理器610与无线发射器和接收器660之间的数据流。在一备选实施例中，存储控制器640和I/O控制器650可集成到单个控制器中。
本发明的实施例的元件也可作为用于存储机器可执行指令的机器可读介质来提供。机器可读介质可包括但不限于闪速存储器、光盘、光盘只读存储器(CD-ROM)、数字多功能/视频光盘(DVD)ROM、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁或光卡、传播介质或者适合于存储电子指令的其它类型的机器可读介质。例如，本发明的实施例可作为计算机程序下载，所述计算机程序可通过包含在载波或其它传播介质中的数据信号经由通信链路(例如调制解调器或网络连接)来从远程计算机(例如服务器)传送到请求计算机(例如客户机)。
应当理解，本说明中提到“一个实施例”或“一实施例”表示结合该实施例描述的具体特征、结构或特性包含在本发明的至少一个实施例中。因此要强调并且应当理解，在本说明书的各个部分两次或两次以上提到“一实施例”或“一个实施例”或者“一备选实施例”不一定都表示同一个实施例。此外，具体特征、结构或特性可适当地结合在本发明的一个或多个实施例中。
类似地，应当理解，在本发明的实施例的以上描述中，为了简化本公开以帮助理解各个创造性方面的一个或多个，各种特征有时集中在单个实施例、附图或者其描述中。但是，公开的方法不应解释为反映了所要求的主题要求多于各权利要求中明确陈述的特征这样的倾向。而是，如以下权利要求所反映的那样，发明的方面在于少于以上公开的单个实施例的全部特征。因此，详细描述之后的权利要求在此明确结合到本详细描述中。

Claims (24)

1.一种用于通过双向参考时钟的计时体系结构的芯片，包括：
与发射器和接收器耦合的双向时钟端口，所述双向时钟端口能够被静态配置成接收或者发送用于两个或两个以上芯片的时钟信号；
时钟树，可操作来接收来自所述双向时钟端口以及来自参考时钟端口的时钟信号；
开关设备，可操作来向所述时钟树提供来自所述双向时钟端口的时钟信号和来自所述参考时钟端口的时钟信号这两者之一。
2.如权利要求1所述的芯片，还包括：
接收数据的第一端口；以及
第二端口，通过所述第二端口上的数据发射器来转发该芯片从所述第一端口接收的数据的至少一部分。
3.如权利要求1所述的芯片，还包括：
输入/输出端口，为用于配置所述开关设备的配置信息提供接口。
4.如权利要求3所述的芯片，其中，所述输入/输出端口包括边带输入/输出端口。
5.如权利要求1所述的芯片，还包括：
配置设备，可操作来有选择地启用与所述双向时钟端口耦合的接收器。
6.如权利要求1所述的芯片，还包括：
配置设备，可操作来有选择地禁用与所述双向时钟端口耦合的发射器。
7.如权利要求1所述的芯片，还包括：
具有数据发射器的第三端口，所述数据发射器至少部分由所述时钟信号来计时。
8.如权利要求1所述的芯片，还包括：
存储器阵列。
9.如权利要求1所述的芯片，其中，所述双向时钟端口是差分双向时钟端口。
10.如权利要求1所述的芯片，其中，所述两个或两个以上芯片包括两个或两个以上存储设备。
11.如权利要求10所述的芯片，其中，所述两个或两个以上存储设备包括两个或两个以上动态随机存取存储器DRAM设备。
12.如权利要求1所述的芯片，其中，所述时钟是参考时钟。
13.如权利要求12所述的芯片，其中，所述参考时钟信号是源同步时钟信号。
14.如权利要求9所述的芯片，其中，所述差分双向时钟端口包括与差分发射器和差分接收器耦合的两个端口。
15.一种用于通过双向参考时钟的计时体系结构的系统，所述系统包括：
包括第一双向时钟端口的第一存储设备，其中，所述第一双向时钟端口能够被静态配置成向另一个存储设备发送参考时钟信号；以及
与所述第一存储设备耦合的第二存储设备，其中，所述第二存储设备包括第二双向时钟端口，其中，所述第二双向时钟端口能够被静态配置成从所述第一存储设备接收所述参考时钟信号，
其中，所述第一和第二存储设备具有：
时钟树，可操作来接收来自相应双向时钟端口以及来自相应参考时钟端口的参考时钟信号；
开关设备，可操作来向所述时钟树提供来自相应双向时钟端口的参考时钟信号和来自相应参考时钟端口的参考时钟信号这两者之一。
16.如权利要求15所述的系统，其中，所述第一存储设备还包括：
接收数据的第一端口；以及
第二端口，向所述第二端口上的发射器转发从所述第一端口接收的数据的至少一部分。
17.如权利要求15所述的系统，其中，所述第一存储设备还包括：
具有发射器的第三端口，所述发射器至少部分由所述参考时钟信号来计时。
18.如权利要求15所述的系统，其中，所述第一存储设备还包括接收用于配置所述开关设备的配置信息的配置接口。
19.如权利要求15所述的系统，其中，所述第一存储设备和所述第二存储设备是动态随机存取存储器DRAM设备。
20.如权利要求19所述的系统，还包括：
存储模块，其中，所述第一DRAM和所述第二DRAM安装在所述存储模块上。
21.一种用于通过双向参考时钟的计时体系结构的方法，包括：
在主芯片上接收参考时钟信号；
通过第一双向时钟端口将所述参考时钟从所述主芯片发送到辅助芯片，其中，所述第一双向时钟端口被静态配置成发送所述参考时钟信号；以及
在所述辅助芯片的第二双向时钟端口上接收所述参考时钟，其中，所述第二双向时钟端口被静态配置成接收来自所述主芯片的参考时钟信号；
其中，所述主芯片和所述辅助芯片具有：
时钟树，可操作来接收来自相应双向时钟端口以及来自相应参考时钟端口的参考时钟信号；
开关设备，可操作来向所述时钟树提供来自相应双向时钟端口的参考时钟信号和来自相应参考时钟端口的参考时钟信号这两者之一。
22.如权利要求21所述的方法，还包括：
通过所述辅助芯片上的发射器将数据从所述辅助芯片发送到所述主芯片，其中，所述发射器至少部分由所述参考时钟信号来计时。
23.如权利要求21所述的方法，其中，所述主芯片包括：
在第一端口上接收数据；以及
在第二端口上通过所述第二端口上的发射器转发从第一端口接收的数据的至少一部分。
24.如权利要求21所述的方法，其中，所述主芯片和所述辅助芯片分别包括主存储设备和辅助存储设备。
CN2006800390769A 2005-10-26 2006-10-26 使用双向参考时钟的计时体系结构的方法和装置 Expired - Fee Related CN101292207B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/260,019 US7555670B2 (en) 2005-10-26 2005-10-26 Clocking architecture using a bidirectional clock port
US11/260,019 2005-10-26
PCT/US2006/041991 WO2007050882A2 (en) 2005-10-26 2006-10-26 A clocking architecture using a bi-directional reference clock

Publications (2)

Publication Number Publication Date
CN101292207A CN101292207A (zh) 2008-10-22
CN101292207B true CN101292207B (zh) 2010-05-19

Family

ID=37682856

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800390769A Expired - Fee Related CN101292207B (zh) 2005-10-26 2006-10-26 使用双向参考时钟的计时体系结构的方法和装置

Country Status (7)

Country Link
US (1) US7555670B2 (zh)
JP (1) JP4801737B2 (zh)
CN (1) CN101292207B (zh)
DE (1) DE112006002559B4 (zh)
GB (1) GB2445698B (zh)
TW (1) TWI345143B (zh)
WO (1) WO2007050882A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7751274B2 (en) * 2006-09-05 2010-07-06 Intel Corporation Extended synchronized clock
DE102011089428A1 (de) 2011-12-21 2013-06-27 Endress + Hauser Gmbh + Co. Kg Synchrone Datenübertragungseinrichtung
US8847626B1 (en) * 2013-03-15 2014-09-30 Altera Corporation Circuits and methods for providing clock signals
WO2019029819A1 (en) 2017-08-11 2019-02-14 Telefonaktiebolaget Lm Ericsson (Publ) INTEGRATED CIRCUIT WITH CLOCK DISTRIBUTION

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378719A (zh) * 1999-09-15 2002-11-06 汤姆森许可公司 具有时钟发生器和双向时钟引脚装置的多时钟集成电路

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
US5195056A (en) * 1987-05-21 1993-03-16 Texas Instruments, Incorporated Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits
JPH04216392A (ja) * 1990-12-18 1992-08-06 Mitsubishi Electric Corp ブロックライト機能を備える半導体記憶装置
JPH06291766A (ja) * 1993-03-31 1994-10-18 Omron Corp 制御通信システム
JP3104490B2 (ja) 1993-10-07 2000-10-30 松下電器産業株式会社 二重化ループｌａｎの従属同期制御方法
JPH08221315A (ja) * 1995-02-15 1996-08-30 Hitachi Ltd 情報処理装置
GB9510509D0 (en) * 1995-05-24 1995-07-19 Thomson Consumer Electronics A digital data bus system including arbitration
US5546023A (en) * 1995-06-26 1996-08-13 Intel Corporation Daisy chained clock distribution scheme
US5604450A (en) * 1995-07-27 1997-02-18 Intel Corporation High speed bidirectional signaling scheme
ATE433121T1 (de) * 1996-02-06 2009-06-15 Ericsson Telefon Ab L M Anordnung und verfahren zur prüfung von integrierten schaltungseinrichtungen
US5987576A (en) 1997-02-27 1999-11-16 Hewlett-Packard Company Method and apparatus for generating and distributing clock signals with minimal skew
IES980711A2 (en) 1997-12-15 1999-06-30 Tellabs Res Ltd Clocking in electronic circuits
JPH11204649A (ja) 1998-01-13 1999-07-30 Toshiba Corp 半導体集積回路
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US7024518B2 (en) * 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US5963464A (en) * 1998-02-26 1999-10-05 International Business Machines Corporation Stackable memory card
US6510503B2 (en) * 1998-07-27 2003-01-21 Mosaid Technologies Incorporated High bandwidth memory interface
US6226729B1 (en) * 1998-11-03 2001-05-01 Intel Corporation Method and apparatus for configuring and initializing a memory device and a memory channel
US6647506B1 (en) * 1999-11-30 2003-11-11 Integrated Memory Logic, Inc. Universal synchronization clock signal derived using single forward and reverse direction clock signals even when phase delay between both signals is greater than one cycle
US6697888B1 (en) * 2000-09-29 2004-02-24 Intel Corporation Buffering and interleaving data transfer between a chipset and memory modules
US6658509B1 (en) * 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6898726B1 (en) * 2000-11-15 2005-05-24 Micron Technology, Inc. Memory system that sets a predetermined phase relationship between read and write clock signals at a bus midpoint for a plurality of spaced device locations
US6934785B2 (en) * 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
US6373289B1 (en) * 2000-12-26 2002-04-16 Intel Corporation Data and strobe repeater having a frequency control unit to re-time the data and reject delay variation in the strobe
US6437601B1 (en) * 2000-12-26 2002-08-20 Intel Corporation Using a timing strobe for synchronization and validation in a digital logic device
US6493250B2 (en) * 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6832325B2 (en) * 2000-12-29 2004-12-14 Intel Corporation Device on a source synchronous bus sending data in quadrature phase relationship and receiving data in phase with the bus clock signal
US6492881B2 (en) * 2001-01-31 2002-12-10 Compaq Information Technologies Group, L.P. Single to differential logic level interface for computer systems
US6747474B2 (en) * 2001-02-28 2004-06-08 Intel Corporation Integrated circuit stubs in a point-to-point system
US6847617B2 (en) * 2001-03-26 2005-01-25 Intel Corporation Systems for interchip communication
US20020144173A1 (en) * 2001-03-30 2002-10-03 Micron Technology, Inc. Serial presence detect driven memory clock control
US6536025B2 (en) * 2001-05-14 2003-03-18 Intel Corporation Receiver deskewing of multiple source synchronous bits from a parallel bus
JP2003050738A (ja) * 2001-08-03 2003-02-21 Elpida Memory Inc キャリブレーション方法及びメモリシステム
JP4061273B2 (ja) * 2002-02-14 2008-03-12 テレフオンアクチーボラゲット エル エム エリクソン（パブル） シームレス・クロック
JP3767520B2 (ja) * 2002-06-12 2006-04-19 日本電気株式会社 集積回路装置
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7031221B2 (en) * 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378719A (zh) * 1999-09-15 2002-11-06 汤姆森许可公司 具有时钟发生器和双向时钟引脚装置的多时钟集成电路

Also Published As

Publication number Publication date
US7555670B2 (en) 2009-06-30
WO2007050882A2 (en) 2007-05-03
GB0807407D0 (en) 2008-05-28
WO2007050882A3 (en) 2007-10-04
DE112006002559B4 (de) 2010-04-29
TWI345143B (en) 2011-07-11
GB2445698B (en) 2010-11-03
JP2009512079A (ja) 2009-03-19
CN101292207A (zh) 2008-10-22
US20070091712A1 (en) 2007-04-26
GB2445698A (en) 2008-07-16
JP4801737B2 (ja) 2011-10-26
DE112006002559T5 (de) 2008-08-28
TW200732883A (en) 2007-09-01

Similar Documents

Publication Publication Date Title
TWI269950B (en) Fixed phase clock and strobe signals in daisy chained chips
CN101281783B (zh) 编制片内终结值的方法、系统及集成电路
US7401246B2 (en) Nibble de-skew method, apparatus, and system
EP2544378A2 (en) Method and system for 60 GHz chipset RF control interface (RF module control interface)
TWI426656B (zh) 一種通訊信號處理方法及系統
US8458507B2 (en) Bus frequency adjustment circuitry for use in a dynamic random access memory device
US20060092929A1 (en) Interwoven clock transmission lines and devices employing the same
US8031763B2 (en) Automatic tuning circuit for a continuous-time equalizer
JP2007060645A (ja) マルチチャネル高速トランシーバ回路網のレーン間スキュー低減
CN101292207B (zh) 使用双向参考时钟的计时体系结构的方法和装置
KR101340763B1 (ko) 신호 송신 방법 및 전송 유닛
CN105743524B (zh) 多天线分布式无线电系统
TWI475811B (zh) 具有全和半雙工模式之封裝上輸入／輸出群集介面
EP1762943A8 (en) Chip-to-chip communication system
US20210117366A1 (en) Serial communication apparatus and serial communication method
US9495309B2 (en) System and method for increased capacity and scalability of a memory topology
CN104980191A (zh) 蓝牙音频封包的分享方法
US20060239107A1 (en) Memory system and memory device having a serial interface
US20100011265A1 (en) Integrated circuit chip and circuit network
US10015025B2 (en) Semiconductor device performing de-skew operation
US8954626B2 (en) Transmission system and method thereof
WO2004059898A3 (en) Multiport serial feed device
US9191182B2 (en) Data transmission method and associated signal transmitter
JP3970278B2 (ja) 長いワイヤを介してデータ伝送を非同期で制御する装置および方法
US11467623B2 (en) Reception device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100519

Termination date: 20211026

CF01 Termination of patent right due to non-payment of annual fee