CN1378719A - 具有时钟发生器和双向时钟引脚装置的多时钟集成电路 - Google Patents

具有时钟发生器和双向时钟引脚装置的多时钟集成电路 Download PDF

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Abstract

多时钟集成电路具有单一的、双向的时钟I/O引脚对应于每一个内部产生的时钟信号,同时具有每一个双向时钟I/O引脚可以控制允许不同操作模式的功能性。时钟I/O引脚的模式控制和相关的电路系统/逻辑电路通过由I2C总线/协议系统提供给I2C寄存器的控制信号优选地被获得。本发明允许时钟操作的正常模式、观测内部集成电路时钟操作的调试模式和/或通过相应的双向I/O引脚取代内部集成电路时钟的引脚的操作测试模式。本发明可用于集成电路(当时钟相位测试的精确控制和计时是重要的时候)的数字测试和调试。集成电路时钟信号的所有模式是独立可控的。

Description

具有时钟发生器和双向时钟引脚装置的 多时钟集成电路
发明领域
本发明涉及产生时钟信号的集成电路，特别是产生并利用多时钟信号的集成电路。
发明背景
集成电路(IC)被广泛地应用于各种类型的电子装置和/或系统中。集成电路操作的一个特点是需要利用时钟信号。时钟信号具有特定的频率且至少在一定程度上决定集成电路的数据处理、执行过程或状态改变速度。时钟信号可以由外部信号源提供给集成电路，或者由内部产生。当时钟信号由外部信号源提供时，时钟信号是取决于特定集成电路设计特征的特定的频率。当时钟信号由内部产生时，一般地具有基础频率的外部时钟信号被提供给集成电路，然后，集成电路将具有基础频率的外部时钟信号转化为另一个可用的时钟信号频率。不过，大多数集成电路只利用一个时钟信号。
但是，应用于电子系统的特定集成电路可能要求多时钟信号进行正常运转。多时钟信号一般是由单一的外部产生的时钟信号输入在集成电路上产生的，而不是接收外部产生的多时钟信号。这就减少了集成电路上用来输入在集成电路设计中重要的时钟信号的引脚/终端的数量。如上所描述的典型的多时钟集成电路，通常被称为通用连接集成电路，被应用于由印第安纳州首府印第安纳波利斯市的汤姆森消费品电子工业有限公司研制的DTV-320HDTV(高清晰度电视)。通用连接集成电路可以被用于其它的电视信号数据处理装置。
通用连接集成电路具有集不同信号数字处理功能于一体的混合信号设计(即利用模拟和数字信号)。一般来说，通用连接集成电路包括卫星信号解调部分、HDTV信号解调部分和提供切换和色度解调以及NTSC电视信号输入的其它信号数据处理部分。这些部分中的每一部分要求不同的时钟频率(即不同的时钟信号)。通用连接集成电路的其它部分也可以要求不同的时钟信号。因此，通用连接集成电路由单一的、经过时钟输入引脚的外部产生的时钟信号输入，按照集成电路不同部分的需要产生多时钟信号。除了时钟输入引脚以外，典型的多时钟集成电路具有专门用于每个被产生的时钟信号的观测引脚和专门用于每个被产生的时钟信号的测试引脚。
尽管多时钟信号在一些集成电路中是必需的，最好还是把集成电路中专门用于时钟产生、观测和测试的I/O(输入/输出)引脚或终端数量减到最小。这是因为，集成电路中可用引脚的数量是有限的，且经常被用于很多其它功能。尽管这样，最好还是提供被产生的内部时钟信号的可观测性(如为调试目的)和时钟信号的可控性(如为测试目的)。因此，在对应所有需要的集成电路功能的可用I/O引脚数量和在保持功能度的同时减少I/O引脚数量的需要之间存在着争论。外部可控性同样被需要，因为通常被用于多种集成电路时钟信号内部产生的锁相环(PLL)合成器是模拟电路块。
所以这里需要在多时钟集成电路中减少用于时钟功能性不同方面的I/O引脚数量的系统、装置和方法。
另外这里还需要提供专门用于时钟信号的I/O引脚数量最小限度和多时钟集成电路足够测试能力的系统、装置和方法。
发明概述
本发明是一种装置、系统和方法，它具有用于每一个多时钟集成电路内部产生时钟信号的单向、双向时钟I/O引脚，具有可控允许不同操作模式的每一个双向时钟I/O引脚功能度。时钟I/O引脚的模式控制更适宜经过与I2C总线/协议系统和更多I/O选择引脚相连的I2C寄存器来实现。
本发明考虑时钟操作的正常模式、用于内部集成电路时钟观测的调试操作模式和/或从引脚通过相应的双向I/O引脚传送内部集成电路时钟的操作测试模式。
本发明应用于集成电路(当测试时钟相位的精确控制和时间控制是重要的时候)的数字测试和调试。例如，如果PLL合成器不起作用，那么外部时钟信号可以被输入来代替标准的内部产生的时钟信号。所以，既使PLL不起作用，集成电路计算也是可能的。
时钟I/O引脚的模式控制通过储存在I2C寄存器中的控制位被控制。在一个实施方案中，储存着控制位的寄存器与总线相连，例如，I2C串行总线和总线主控或从属装置通过向寄存器写入数据来设置控制位。寄存器可以是被映入总线主控元件存储地址空间的存储器。
所有集成电路时钟信号的模式是独立可控的。特别是以下三种时钟I/O引脚的操作模式：1)正常模式——没有内部时钟信号从引脚输出。如果集成电路正确地运行，那么在相应的I/O引脚上没有时钟输出。PLL和时钟发生器/分频器将提供多个内部集成电路时钟。最好不从RFI输出时钟如果不需要，这样在标准操作期间I/O衰减器没有时钟输出。2)测试模式——PLL/时钟发生器/分频器被旁路，同时外部测试时钟被输入到多个时钟I/O引脚。此时I/O引脚的作用是输入。这允许时钟的完全控制，因为它们在集成电路外部产生并被输入集成电路。3)调试模式——内部时钟被输出到用于观测的多个时钟I/O引脚。这种模式用来确定PLL/时钟发生器/分频器电路的适当功能度。
本发明在要求最少的集成电路I/O引脚的情况(即每一个内部产生的时钟只对应一个I/O引脚)下是有利的。此外，本发明允许内部产生的时钟(时钟信号)或者外部时钟(时钟信号)为集成电路计时。进一步说，本发明使在相同I/O引脚位置上观测内部时钟成为可能。另外，本发明使提供操作模式的自动探测成为可能(例如，测试模式对正常功能操作模式，并作相应的切换，如1996年5月14日由Albean等人提出的题为“集成电路中自动探测集成电路操作测试模式和选择测试时钟信号的装置”(“Apparatus within an integrated circuit forautomatically detecting a test mode of operation of theintegrated cifcuit and selecting a test clock signal”)，该专利在美国专利申请5517109号被公开，它说明性地被编入现在的说明书中作为参考)。继续对本发明作进行一步的说明。
在一种形式中，本发明是一个集成电路中的装置。该装置包括将信号耦合至集成电路和/或从集成电路耦合信号的引脚，产生第一时钟信号的集成电路内部时钟信号发生器、响应控制信号的切换装置和产生控制信号的控制装置。切换装置针对控制信号做出反应并提供：1)当第一时钟信号被集成电路内部元件利用且没有被提供给引脚时的第一操作模式；2)当第一时钟信号被提供给引脚时的第二操作模式；3)当由集成电路外部信号源产生的提供给引脚的第二时钟信号被集成电路内部元件利用时的第三操作模式。
在另一种形式中，本发明是一个集成电路。该集成电路包括集成电路内部的可产生多时钟信号的时钟信号发生器、将各自时钟信号耦合至集成电路和/或从集成电路耦合时钟信号的相关的引脚、与多个时钟信号每一个相关联的并且响应各自控制信号的切换装置，和与每一个产生各自控制信号的切换装置通信的控制器。切换装置响应各自的控制信号并提供：当各自的时钟信号被集成电路内部元件利用且没有被提供给各自的引脚时的第一操作模式；当各自的时钟信号被提供给各自的引脚时的第二操作模式；当提供给各自的引脚的外部产生的时钟信号被集成电路内部元件利用时的第三操作模式；以及
还有另外一种情况，本发明是包括以下步骤的控制集成电路的方法：产生第一集成电路内部时钟信号，产生控制信号，提供控制信号给与双向引脚通信的切换装置。切换装置响应控制信号并提供以下三种模式中的一种模式：1)当第一时钟信号被集成电路内部元件利用且没有提供给双向引脚时的第一操作模式；2)当第一时钟信号被提供给双向引脚时的第二操作模式；3)当由集成电路外部信号源提供给双向引脚的第二时钟信号被集成电路内部元件利用时的第三操作模式。
附图简述
参考下面对本发明的描述应与附图结合起来，其中：
图1为可用于多时钟集成电路的典型系统的方框图。
图2为多时钟集成电路的上层方框图，具体说来，是一种通用连接集成电路，该集成电路应用于按照这里所公开的原理并结合本发明具体实施方案的图1示例的系统中。
图3为一幅电路系统/逻辑电路方框图，该电路系统/逻辑电路对应图2中为每一个产生的时钟提供单一I/O引脚的通用连接集成电路产生的每一个时钟信号；和
图4为一个逻辑真值表，该表示例性地说明了图3中电路系统/逻辑电路可能的操作模式。
在全部几个视图中，采用响应的参考符号表示相应的部分。
发明详述
参考图1描述的系统，通常用10表示，这个系统使用电力且至少部分由电路系统、逻辑电路和/或相似的适当部件组成。更明确地说，系统10具有进行信号和/或数据以及信息数据处理的多个集成电路(IC)。在系统10的多个集成电路中至少有一个集成电路，其特有的功能要求多时钟或时钟/时钟控制信号。这种类型的集成电路可被称作多时钟集成电路。本发明利用的就是这种类型的集成电路。
由上面所述应当理解到系统10仅仅是利用这个多时钟集成电路的环境/应用程序的典型。系统10的多时钟集成电路，按照这里的原理，可采取很多形式和/或执行很多功能。目前典型的情况是，多时钟集成电路可以对不同信号源发出的不同电视信号格式提供电视信号数据处理。特别是，含有本发明的多时钟电视信号处理器集成电路适应于/可运行(即包括适当电路系统/逻辑电路)提供卫星电视(数字)信号处理、路基(包括有线发送)数字电视信号处理和路基(包括有线发送)模拟电视信号处理，除了其它相关的电视信号处理之外。这些模拟和数字信号可以以不同的格式和调制方案中被提供。当然，其它类型需要多时钟或时钟信号的集成电路可利用这里提出的原理，不管集成电路的所有功能/操作如何。
一种形式种，系统10包括电视信号数据处理装置12如电视装置、机顶盒等。电视信号数据处理装置12包括经输入20接收电视信号的数据处理电路系统/逻辑电路14。电视信号可以是数字的或模拟的，可以在任何一种形式和调制方案中。电视信号数据处理装置12一般也包括存储器18，其中储存着控制电视信号数据处理装置12运行的程序指令(即软件)。其它电路系统/逻辑电路24为电视信号数据处理装置12的其它功能性而被提供，电视信号数据处理装置12具有所有其它必需的和/或操作所需的适当的电路系统/逻辑电路。由于其它的电路系统/逻辑电路24在本发明的理解和实践中不是必需的，它将不再被详细描述。
系统10也包括耦合数据处理电路系统/逻辑电路14的显示器16。显示器16可以是显示电视信号视频部分的任何一种类型的显示器(和任何在其中的OSD)，可以是集成在电视信号数据处理装置上，如在电视机里，或者可以不是集成电视信号数据处理装置12上，如在机顶盒或其它电视设备里。在电视信号数据处理装置12是机顶盒或者相似物的情况，显示器16与电视相关联。输出22也可被提供用来传输处理过的电视音频和/或视频信号到另一个装置。
一种形式中，电视信号数据处理装置12可以是模拟/数字电视，全数字电视机如高清晰度电视机(HDTV)、能够利用模拟/数字电视信号的机顶盒、电视信号存储装置或任何其它利用不同电视信号形式的组件。在是电视机的情况下，电视信号数据处理装置12可以是由印第安纳州首府印第安纳波利斯市的汤姆森消费品电子工业有限公司研制的型号为DTV-320的HDTV(高清晰度电视)。电视信号数据处理装置12也是典型的任何类型的利用多时钟集成电路(IC)或集成电路芯片(“IC芯片”)的电子装置。所以应当理解到，在这里讨论电视信号数据处理装置时，本发明的原理可以适用于任何类型电子装置中的任何类型的多时钟集成电路。
输入20的信号源可以是任何类型的电视信号接收器/信号源如接收数字/模拟电视信号的地面天线、定向广播卫星(DBS)碟形天线、有线电视系统(CATV)等。所以，电视信号可以是数字的或模拟的。电视信号一般包括多频道的音频和视频信息。另外，电视信号一般包括辅助数据如每一个频道不同节目的容量额定值。在另一种类型装置情况下，信号源可以是任何信号源。
数据处理电路系统/逻辑电路14包括一定数量的集成电路(IC)或集成电路芯片，其中每一个集成电路或集成电路芯片执行电视信号数据处理装置12所有操作中的特定功能。每一个集成电路在多个输入/输出(I/O)引脚或终端有明显区别。数据处理电路系统/逻辑电路14中的很多集成电路执行多个相关的功能，如不同方面输入信号的数字数据处理。同样，集成电路可以执行不同形式输入信号的模拟数据处理。系统10中多个集成电路中的至少一个是多时钟集成电路。用于电视装置12中的数据处理电路系统/逻辑电路14中的多时钟集成电路，通常被称作通用连接集成电路。通用连接集成电路是具有混合信号设计的集成电路芯片，即具有模拟和数字信号数据处理电路系统，它将不同的信号数据处理功能汇集在单一的集成电路芯片或程序包中。因此应当理解到，通用连接集成电路利用多时钟(即不同频率的时钟/时钟控制信号)进行不同部分或块的数据处理。通用连接集成电路被用于电视机、机顶盒和利用/处理模拟或数字电视信号的其它相似设备中。
通常通用连接集成电路包括解调卫星电视信号的“Satlink”部分、解调HDTV信号(可能是任何类型的数字调制连接部分)的“VSB(残留边带)连接”部分和提供转换、色度解调和其它NTSC(模拟)信号的信号数据处理的“DCD”部分。因此，通用连接集成电路在数据处理电路系统/逻辑电路14中被用来执行各种功能，且包括多个I/O引脚，同集成电路系统或电子电路系统中的其它集成电路的方式一样。应当理解到，通用连接集成电路的描述只是多时钟集成电路的代表，这里提出的原理对所有类型的多时钟集成电路都适用。
来看图2，这里显示的是通用连接(UL)集成电路的顶层方框图，一般被指定为30，它包括根据这里提出的本发明的原理的具体实施方案。通用连接集成电路是混合信号设计的集成电路芯片，即它包括模拟信号数据处理电路系统/逻辑电路和数字信号数据处理电路系统/逻辑电路，用于利用/处理模拟和/或数字电视信号的电视机、机顶盒和其它相似装置。通用连接集成电路也要求多个或多内部时钟信号或时钟以使不同部件操作适当。
通用连接集成电路30包括三个主要部分，即解调卫星传送电视信号的“Satlink”部分，一般被指定为32；解调地面传送普通数字和/或数字高清晰度(HDTV)信号(高清晰度信号能够通过任何类型的数字调制方案被调制)的“VBS(残留边带)连接”部分，一般被指定为34；提供转换、色度解调和其它NTSC(模拟)信号数据处理的“DCD”部分，一般被指定为36。
这些部分32、34和36为独立平行操作。这三个部分的外部控制通过两个I2C总线/微接口或I2C从属装置38和40来完成。通用连接集成电路30于是利用I2C协议/系统与外部组件/集成电路通信。第一I2C总线/微接口43经过第一内部总线42来运行Satlink部分32。第一I2C总线/微接38与I/O引脚43耦合以使Satlink部分32与系统10中的I2C总线结构通信。第二I2C总线/微接口40经过第2个内部总线44来运行VSB部分34和DCD部分36。第2个I2C总线/微接口40与I/O引脚45耦合以使VSB和DCD部分34和36与系统10中的I2C总线结构通信。
通用连接集成电路30包括接收外部产生的参考时钟信号的I/O引脚46。在本实例中，通用连接集成电路30要求单一的频率为27MHz的参考时钟输入。27MHz的参考时钟信号由通用连接集成电路30外部的系统10中的信号源提供。应当理解到，其它集成电路可以要求不同的时钟信号/频率。
I/O引脚46上的参考时钟信号被锁相环(PLL)合成器模块48接收。PLL合成器模块48包括合适的电路系统/逻辑电路在输出/线路50产生输出时钟信号。PLL输出的时钟信号，对于这里的通用连接集成电路30来说是108MHz。108MHz的时钟信号被输入时钟控制模块51，更详细地说是被输入时钟控制模块51中的时钟发生器/分频器模块52中。时钟发生器/分频器模块52包括合适的电路系统/逻辑电路把从线路50接收的输PLL输出时钟信号分成(或由此生成)多个集成电路时钟信号对通用连接集成电路30中的电路系统/逻辑电路的不同部分或模块进行计时。由时钟发生器/分频器52产生的集成电路时钟信号的实际数量取决于特定集成电路中的电路系统/逻辑电路的不同部分或模块对时钟信号的要求。对于这里的通用连接集成电路30的情况，时钟发生器/分频器52产生5个集成电路时钟信号用输出/线路60a、60b、60c、60d和60e表示。更准确地说，5个输出集成电路时钟信号为108MHz、54MHz、36MHz、27MHz和18MHz。输出/线路60a-e也包括输入/输出控制信号或控制位。这是由寄存器64中的控制位设定的。集成电路时钟信号的实际数量和它们各自的频率可以随上述情况而改变。
根据本发明的一个方面，由时钟发生器/分频器模块50产生的多集成电路时钟信号被输入时钟控制模块51中的模式选择模块62中。模式选择模块62包括合适的电路系统/逻辑电路根据每一个集成电路时钟信号和相关联的时钟I/O引脚来控制允许不同操作模式。这个步骤的完成需要利用对应时钟发生器/分频器模块52产生的每一个集成电路时钟信号的单一的双向I/O引脚，同时提供装置进行控制，不管特定的I/O引脚是接收数据还是由此传输数据。这种控制通过I2C总线被提供。
所以在当前情况下，5个双向I/O引脚是需要的，一个I/O引脚对应5个内部产生的集成电路时钟信号(即时钟控制频率108MHz、54MHz、36MHz、27MHz和18MHz)中的每一个。每一个集成电路时钟控制信号的控制模式经过与I2C从属装置40耦合的I2C寄存器64被提供。
模式选择模块62包括与多个集成电路时钟信号关联的多个输出。特别是模式选择模块62对于每一个集成电路时钟频率有3条线(输入和/或输出)，集成电路时钟信号、输入/输出控制线(I/O衰减器80控制器)和I/O衰减器输入线，所有这些线都用粗箭头表示。在图2中，对应频率108MHz、54MHz、36MHz、27MHz和18MHz的5个集成电路时钟信号线分别是70a、70b、70c、70d和70e。下文还将进一步讨论，每个集成电路时钟频率的每一个三重线包括内部集成电路时钟信号线、双向时钟I/O引脚线(总体来说，时钟I/O引脚线)和输入/输出或I/O衰减器控制线。每一个内部集成电路时钟信号线由此提供集成电路时钟信号给通用连接集成电路30的合适的电路系统/逻辑电路。每一个双向时钟I/O引脚根据输入/输出线：接收应用于那里的输入时钟信号，或者输出集成电路时钟信号。通用连接集成电路30也包括多个其它I/O引脚，其中一些在图2中用文字标注。
模式选择模块62可根据每一个由时钟发生器/分频器模块52产生的集成电路时钟信号给集成电路时钟信号提供不同的操作模式，同时考虑到依照模式选择模块62接收的控制信号的多时钟I/O引脚中的每一个。因此，控制信号和不同的模式是使用者或系统10借助于软件经过I2C总线/协议可以选择或控制的。
特别地，每个时钟信号的不同模式及相关联的I/O引脚借助于储存在I2C寄存器64中通过I2C从属装置40接受的控制位是可以选择的，并与时钟控制模块51(即模式选择模块62和时钟发生器/分频器模块52)通信。存储着每一个集成电路时钟控制信号部分(即对应特定时钟控制信号模式选择及其相关联的I/O引脚的电路系统/逻辑电路)控制位的I2C寄存器64通过内部串行总线44(或其它串行总线)与I2C总线/微接口/从属装置40通信，通过总线或线路66与模式选择模块62和时钟发生器/分频器模块52通信。这样，I2C从属装置40能够通过将控制数据(即控制位)写入寄存器64中来设定寄存器64的控制位，控制特定的集成电路时钟控制信号模式部分。寄存器64可以是被映入I2C总线从属装置40存储地址空间的存储器。模式选择模块62和时钟发生器/分频器模块52从寄存器64中读入或接收特定时钟控制信号模式部分的控制位，并且把特定时钟控制信号模式部分输入合适的模式中。合适的模式包括被合适的I/O引脚接收和/或发送的允许或阻止数据(即时钟信号)和集成电路时钟信号。此外，I/O引脚58被用于提供SEL1线路的控制信号。
模式选择模块62对于每个集成电路时钟控制信号部分适应允许3种操作模式。第一操作模式，可以被称作“标准”模式，允许内部产生的集成电路时钟信号被提供给合适的电路系统/逻辑电路部分或通用连接集成电路30的块，阻止内部产生的时钟信号由与它各自的时钟I/O引脚向外部输出，并且不接受通过各自的时钟I/O引脚的输入。第二操作模式，可以被称作“测试”模式，旁路内部产生的集成电路时钟信号，允许各自的I/O引脚接收外部产生的时钟信号，将外部产生的时钟信号提供给合适的电路系统/逻辑电路部分或通用连接集成电路30的块。当时钟信号由集成电路外部产生并由此输入时，这种模式被用来允许特定集成电路时钟的完全控制。第三操作模式，可以被称作进行调式或调试模式，给各自的I/O引脚提供内部集成电路时钟用于外部观测。这种模式被用于确定PLL48和时钟发生器/分频器模块52的适当功能性。
现在来看图3，这里描述的是时钟控制模块51中模式选择模块62中示例的集成电路时钟控制信号部分的模式控制部分68，时钟控制模块51可以控制并提供一个集成电路时钟信号及其相关I/O引脚的不同操作模式。在图3的具体实施方案中，集成电路时钟控制信号被假设认为是54MHz的时钟信号。模式控制部分68包括合适的电路系统/逻辑电路来提供这里描述的不同操作模式包括相关的I/O引脚。应当理解到，在模式选择模块62中，每一个集成电路时钟信号对应一个模式控制部分。这样，在图2中的通用连接集成电路30中，在模式选择模块62中总共有5个模式控制部分。所以，应当理解到，虽然下面的描述仅涉及一个模式选择部分68和一个集成电路时钟信号，但是下面的描述是通用的，并且可应用于其它集成电路时钟信号相关的其它模式选择部分。
特别还要参照图3，时钟发生器52产生由线路60输出的时钟信号。在这个实例中，集成电路时钟信号是54MHz的时钟信号。输出时钟信号被馈入第一多路复用器76的第一输入(用“0”标出)和第二多路复用器78的第一输入(用“0”标出)。第一多路复用器76的第2个输入(用“1”标出)耦合至输入线路73，该输入线来自I/O衰减器80的单向缓冲器/二极管81。I/O衰减器80(外部时钟控制模块51)在模式控制部分68的保留部分与双向I/O时钟引脚72之间提供接口。当I/O衰减器80处于接收模式时，第一多路复用器76的第二输入(用“1”标出)通过I/O引脚72接收输入。第一多路复用器76的输出被输入到第二多路复用器78的第二输入(用“1”标出)。第二多路复用器78的输出通过单向缓冲器82被发送到内部集成电路时钟线路74。内部集成电路时钟线路74随即将时钟信号发送到通用连接集成电路30中合适的电路系统/逻辑电路中。
第一多路复用器76具有用SEL1标出的控制线，它与通称为“时钟_模式(clock_mode)”引脚的I/O引脚58耦合。SEL1控制线与第一多路复用器76的控制输入耦合，并可在外部控制器与第一多路复用器76之间传送控制位(即控制数据)，来控制或选择第一多路复用器76的输出。第一多路复用器76的输出：由时钟发生器/分频器52提供给输入“0”的集成电路时钟信号，或者由在时钟I/O引脚72上的外部时钟信号提供给输入“1”的时钟信号。
第二多路复用器78具有用SEL 2标出的控制线，它与寄存器64耦合。SEL2控制线与第二多路复用器78的控制输入耦合，可以在寄存器64和第二多路复用器78之间传送控制位(即控制数据)，来控制或选择第二多路复用器78的输出。第二多路复用器78的输出不是由时钟发生器/分频器52提供给输入“0”的集成电路时钟信号，就是第一多路复用器76的输出。
I/O衰减器80的控制部分通过输入/输出控制线与时钟发生器模块52相连。输入/输出控制线可给I/O衰减器80提供控制信号，允许或阻止I/O引脚72上的外部信号通过单向缓冲器81进入第一多路复用器76的输入“1”。输出/输出控制线也能给I/O衰减器80提供控制信号，允许或阻止由第二多路复用器78输出的信号被提供给I/O引脚72。输入/输出信号通过寄存器64被时钟发生器模块52接收。就一切情况而论，内部集成电路时钟线路74接收并传送第二多路复用器78的输出。
这样，对于每一个时钟控制信号和相关的I/O引脚，存在着模式控制部分68。当SEL1控制信号由与SEL1 I/O引脚58耦合的外部控制器提供时，寄存器64必须给每一个模式控制部分68提供SEL2(直接地)和输入/输出(间接地)控制信号。控制信号通过I2C从属装置40经过I2C总线/协议被提供给寄存器64。控制信号可以由程序或软件经过I2C总线/协议或由使用者来提供。
示例性的真值表，通常为90标明的，在图4中被描述，用于模式控制部分68，现在来关注一下。真值表90将结合图3被描述。真值表90表明：随特定的模式选择模块62通过寄存器64接收的控制信号(用箭头92、94和96标明)而定的模式选择部分68的操作模式。应当理解到，参照真值表90和图3讨论的控制信号，属于集成电路时钟控制信号模式选择部分的一般操作。其它控制信号被提供用来选择哪一个集成电路时钟控制信号模式选择部分接收一般操作控制信号。
对应于箭头92的控制信号“001”，把模式选择部分68放在标准操作模式。SEL1线路将“0”提供给第一多路复用器76，以致输入“0”被选择为第一多路复用器76的输出。这样，第一多路复用器76输出集成电路时钟信号作为第二多路复用器78的输出“1”。SEL2线路将“0”提供给第二多路复用器78，以致输入“0”被选择为第二多路复用器78的输出。这样，第二多路复用器78输出集成电路时钟信号被提供给第二多路复用器78的输入“0”。因为第二多路复用器78的输出被提供给内部集成电路时钟输出74，内部产生的时钟被提供给通用连接集成电路30的合适的集成电路部分。I/O衰减器80由导致缓冲器83不允许进来的信号在I/O引脚72被输出的IN/OUT线路提供给“1”。应当注意到，无论IN/OUT信号的状态如何，第一和第二多路复用器76和78将不选择线路73上的信号，除非标明为“1”的控制信号被提供给SEL1控制线路。
对应箭头94的控制信号“000”，将模式选择部分68放在调试模式中。SEL1线将“0”提供给第一多路复用器76，以致输入“0”被选择用于第一多路复用器76的输出。这样，第一多路复用器76输出集成电路时钟信号作为第二多路复用器78的输入“1”。SEL2线将“0”提供给第二多路复用器78，以致输入“0”被选择用于第二多路复用器78的输出。这样，第二多路复用器78输出集成电路时钟信号被提供给第二多路复用器78的输入“0”。因为第二多路复用器78的输出被提供给内部集成电路时钟输出74，内部产生的时钟被内部提供给通用连接集成电路20的合适的集成电路部分。I/O衰减器80由导致缓冲器83允许进来的信号在I/O引脚72被输出的IN/OUT线路提供给“0”。应当注意到，不管IN/OUT信号的状态如何，第一和第二多路复用器76和78将不选择线73上的信号，除非标明为“1”的控制信号被SEL1控制线提供。
对应箭头96的控制信号“111”，将模式选择部分68放在测试模式。SEL1线将“1”提供给第一多路复用器76，以致输入“1”被选择用于第一多路复用器76的输出。这样，第一多路复用器76在I/O衰减器80上特别是在I/O引脚72上输出信号作为第二多路复用器78的输入“1”。SEL2线将“1”提供给第二多路复用器78，以致输入“1”被选择用于第二多路复用器78的输出。这样，第二多路复用器78在I/O衰减器80特别是在I/O引脚72上输出信号作为提供给第二多路复用器78的输入“1”。因为第二多路复用器的输出被提供给内部集成电路时钟输出74，外部产生的时钟被内部提供给通用连接集成电路20的合适的集成电路部分。I/O衰减器80由导致缓冲器83阻止进来的信号从I/O引脚72被输出的IN/OUT线路提供给“1”。代之以缓冲器81在I/O引脚72上接收任何信号。这个信号可能是外部时钟信号。
按照本发明的情况，每一个内部产生的集成电路时钟信号的专用的或特定的时钟模式控制部分是独立可控的。这样，当18MHz的集成电路时钟能够作为外部时钟被输入时，54MHz的集成电路时钟信号可以是内部产生的时钟。很多其它的组合是可能的。每一个时钟模式控制部分的独立控制在集成电路调试和测试过程中允许最大的灵活性。
尽管本发明被描述为具有优选的设计和/或外形时，本发明在这里公开的条件和范围内可能进一步被限定。本申请所以试图包括任何变化、用途、或应用其一般原理的本发明的适应性。另外，本申请应包括在本技术领域众所周知或通常经验范围内的偏离这里公开的内容，本发明属于的技术领域属于受到附属权利要求的限制。

Claims (20)

1.一种集成电路中的装置，该装置包括：
将信号耦合至集成电路和或从集成电路耦合信号的引脚；
产生第一时钟信号的集成电路内部时钟发生器；
响应控制信号的切换装置，该装置用于提供：
1)当第一时钟信号被集成电路内部元件利用并且第一时钟信号没有被提供给引脚时的第一操作模式；
2)当第一时钟信号被提供给引脚时的第二操作模式；和
3)当由集成电路外部信号源提供给引脚的第二时钟信号被集成电路内部元件利用时的第三操作模式；和
产生控制信号的控制装置。
2.根据权利要求1的装置，其中时钟信号发生器包括适应接收外部参考时钟信号的PLL和耦合至PLL输出的时钟分频器。
3.根据权利要求1的装置，其中切换装置包括：
第一和第二多路复用器；和
与引脚通信的I/O衰减器。
4.根据权利要求3的装置，其中控制信号包括对应第一和第二多路复用器及I/O衰减器的控制位。
5.根据权利要求1的装置，其中控制装置是可编程的，用来产生控制信号。
6.根据权利要求4的装置，其中控制装置是可编程的，用来通过I2C总线/协议系统产生控制信号。
7.根据权利要求1的装置，其中第一、第二和第三操作模式互相排斥。
8.一种集成电路，该集成电路包括：
集成电路内部时钟信号发生器，可以产生多个时钟信号；
与多个时钟信号中的每一个相关联的引脚，用于将各自的时钟信号耦合至集成电路和或从集成电路耦合各自时钟信号；
与多个时钟信号中的每一个相关联的切换装置，并响应各自的控制信号而提供：
当各自的时钟信号被集成电路内部元件利用并且各自的时钟信号没有被提供给各自的引脚时的第一操作模式；
当各自的时钟信号被提供给各自的引脚时的第二操作模式；和
当提供给各自引脚的外部产生的时钟信号被集成电路内部元件利用时的第三操作模式；和
与产生各自控制信号的每一个切换装置通信的控制器。
9.根据权利要求8的集成电路，其中时钟信号发生器包括适于接收外部参考时钟信号的PLL和耦合至PLL输出的时钟分频器。
10.根据权利要求8的集成电路，其中每个切换装置包括：
第一和第二多路复用器；和
与各自引脚通信的I/O衰减器。
11.根据权利要求10的集成电路，其中各自的控制信号包括各自对应第一和第二多路复用器及I/O衰减器的控制位。
12.根据权利要求8的集成电路，其中控制器是可编程的，用来产生控制信号。
13.根据权利要求12的集成电路，其中控制器是可编程的，用来通过I2C总线/协议系统产生控制信号。
14.根据权利要求8的集成电路，其中第一、第二和第三操作模式互相排斥。
15.根据权利要求8的集成电路，其中每一个切换装置可根据各自的控制信号来操作，而与其它切换装置无关。
16.一种控制集成电路的方法，该方法包括：
产生集成电路内的第一时钟信号；
产生时钟信号；和
给与双向引脚通信的切换装置提供控制时钟信号，该切换装置响应控制信号并提供以下三种模式中的一种模式：
1)当第一时钟信号被集成电路内部元件利用并且第一时钟信号没有被提供给双向引脚时的第一操作模式；
2)当第一时钟信号被提供给双向引脚时的第二操作模式；和
3)当由集成电路外部信号源提供给双向引脚的第二时钟信号被集成电路内部元件利用时的第三操作模式。
17.根据权利要求16的方法，其中第一时钟信号是由适于接收外部参考时钟信号的PLL和与PLL的输出耦合的时钟分频器产生的。
18.根据权利要求16的方法，其中切换装置通过第一和第二多路复用器以及与双向引脚通信的I/O衰减器响应控制信号。
19.根据权利要求18的方法，其中产生控制信号的步骤包括产生对应第一和第二多路复用器以及I/O衰减器的控制位。
20.根据权利要求16的方法，其中产生控制信号的步骤是可编程的。
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