TWI345143B - A clocking architecture using a bi-directional reference clock - Google Patents

Description

(2) 1345143 【發明內容】 本發明之實施例大致上指向使用雙向時脈埠之計時架 構的系統、方法和設備。在一實施例中，系統中的至少一 些晶片包含一雙向時脈埠。雙向時脈埠可以被配置爲傳送 參考時脈或接收參考時脈。在一實施例中，主要晶片（例 如，主要dr AM)將參考時脈分開並且透過其雙向時脈埠 傳送。每一輔助晶片在其雙向時脈埠接收參考時脈，並且 0 使用其傳送資料而不需要傳送參考時脈至主要DRAM的發 送時脈樹。以下將被更進一步討論，本發明之實施例可以 避免巨大雜訊導致的抖動。 【實施方式】 圖1係爲簡易方塊圖說明根據本發明之實施例實現的 晶片系統。系統100包含被配置於轉發架構之晶片110、 120和130。"轉發架構"指的是晶片在一埠上接收到資料 % 並且在第二埠上轉發（在至少一埠上）資料的架構。例如， 晶片120在埠126和124上接收到資料並且藉由埠128和 122分別傳送以轉發資料。 晶片120和130使用晶片110上之參考時脈在埠122 和1 3 2上分別傳送資料。在一實施例中，至少—部分參考 時脈由鎖相迴路1 12產生且傳送至晶片120。晶片120將 參考時脈（例如，在1〇2)分開並且在雙向時脈埠H0上從 重轉發。在一實施例中，雙向時脈埠14〇係爲一時脈谭， 可以被配置至發送器或接收器的兩者中任何一個。在—實 -6- (3) 1345143 施例中’參考時脈在傳送至晶片120的輔助發送器128之 前被分開。 • 晶片130在雙向時脈i阜M2上接收到參考時脈。被接 •收到的參考時脈通過雙向時脈埠142傳送至主要發送器 132。晶片130使用參考時脈以控制來自主要發送器132 的資料傳播。在一實施例中，與傳統源同步系統之參考時 脈路徑之長度相比，使用雙向時脈埠14〇和142可以降低 因爲參考時脈路徑之長度產生的抖動。在實施例中，參考 時脈路徑之長度被縮短，例如因不經過輔助發送器128(以 及它的相關時脈樹）和主要接收器136(以及它的相關時脈 樹）。 圖2係爲簡易方塊圖說明根據本發明之實施例實現的 記憶系統。記憶系統2 0 0包含記憶體控制器2 1 0、連接器 220和記憶體裝置23 0/240。在一實施例中，記憶系統200 包含一轉發架構。即，每一記憶體裝置轉發（至少一埠）接 % 受自主要方向（例如，來自記憶體控制器2 1 0的方向）和輔 助方向（例如，離開（或反向）記憶體控制器2 1 0的方向）之 資料。 記憶體控制器2 1 0控制在記憶體裝置之間至少部分的 資料流動，、例如一或更多的處理器 23 0/24〇。在一實施例 中，記憶體控制器2 1 0使用，例如鎖相迴路2 1 2以提供參 考時脈（例如，源同步時脈發送器214通過連接器220 傳送參考時脈至記憶體裝置230。例如，連接器220可以 是實體連接器連至一記憶模件（例如，插入雙線式記憶體 (4) 1345143 模件（D IΜ Μ))。 主要記憶體裝置230在主要接收器232上接收到參考 時脈。在一實施例中，參考時脈係爲參考時脈樹的一分支 和被提供至雙向時脈埠260以傳播至輔助記憶體裝置240 。在一實施例中’雙向時脈埠2 60被配置爲傳送參考時脈 至輔助記憶體裝置24 0。在此實施例中，雙向時脈埠2 6 2 被配置爲接收參考時脈。

在每一輔助記憶體裝置24〇中，在雙向時脈埠262上 可以接收到參考時脈。參考時脈之後被傳送至發送器244 。在一實施例中，發送器244使用參考時脈（至少部分）以 控制在’例如連線246上的輸送資料。在一實施例中，連 線246是記憶體通道中的點對點連線。在另一實施例中， 連線2Μ可以用不同方式實現（例如，當連線是在—資料 網路內時）。 在實施例中，參考時脈跳過輔助發送器23 6(主要記憶 % 體裝置23 0)和主要接收器248 (輔助記憶體裝置240)。參 考時脈可以有較少的抖動，因爲時脈路徑更短且經過更少 的時脈樹。在一實施例中，因爲參考時脈具有較少的抖動 (例如，比傳統源同步系統之連線相比幾乎沒有抖動），可 以在晶片至晶片上的連線（例如，連線246)上有更高速率 資料傳送。 記憶體裝置230/240可以是任何類型記憶系統的記憶 體裝置。例如，在一實施例中，記憶體裝置23 0/240可以 是動態隨機存取記憶體裝置（DRAM)。在另一實施例中， (5) 1345143 記憶體裝置23〇/24〇可以是同步DRAM(SDRAM)、靜態隨 機存取記憶體（SRAM) '磁性隨機存取記憶體（MRAM)等等 〇 在一實施例中，裝置23 0爲主要DRAM和裝置240爲 輔助DRAM »如上述，在一實施例中，在主要DRAM 230 之接收時脈樹後，分開源同步時脈。此時脈之後在主要 DRAM 23 0之雙向時脈埠上被傳播至每一輔助DRAM 240 之雙向時脈埠。輔助DRAM 240使用時脈於發送器2以上 。在一實施例中，與傳統連線相比較，連線246具有較少 的抖動，因爲圖2的時脈路徑比傳統使用的時脈路徑更短 。表格1說明根據本發明之實施例，雜訊與抖動的關係。 如表格1中所述，在一實施例中，當雜訊是大約2.時 '，抖動可以被降低5〇 %。在一實施例中，當不同的pLL被 增加至連線上，顯示類似的趨勢。

-9 - 1345143 ⑹ 表格1 雜訊幅度 ％ 在傳統來源同步設 計中因雜訊產生的 抖動（PS) 在有參考時脈之實 施例中因雜訊產生 的抖動（ps) 0 0 0 2.5 77 43 5 157 96 7.5 248 158 10 339 22 1

圖3係爲簡易方塊圖說明根據本發明之實施例實現的 具有雙向時脈埠之晶片。晶片3 00可以是適用於在系統中 被從一晶片轉發資料至另一串聯模式晶片的任何晶片。例 如，在一實施例中，晶片3 00可以是記億裝置，如動態隨 機存取記憶體裝置（DRAM)。在一實施例中，晶片3 00可 以是一網路界面（I/F)晶片，例如一圓環狀I/F。 在一實施例中，晶片300支援轉發埠功能。也就是， 晶片3 00接收到來自一來源（例如，記憶體控制器）的資料 並且轉發至少部分資料至另一個晶片（或者多個晶片）。在 實施例中，例如，晶片3 00在接收埠3 02上接收到資料。 接收埠302包含接收器3〇4。晶片300也可以有兩個接收 瑋302以用於說明。在—實施例中，晶片300可以有超過 -10- 1345143

兩個接收埠302或者一單一接收埠302。 晶片300也包含具有發送器308之傳送資 在一實施例中，至少部分在埠302上接收到的 3 06被轉發至另—晶片（或者多個晶片）。晶片 具有兩個傳送的埠3 06以方便說明。在一實施 3〇〇可以有多於兩個傳送埠306或一單一傳送i 在一實施例中，晶片3 00可以是被配置在 者A輔助晶片兩者中任何一個。"主要晶片”可 ’被配置爲傳送參考時脈至另一個晶片並且"幸 以爲一晶片，被配置爲接收到主要晶片的參考 3 00的組態可以包含組態雙向時脈埠3 20和選 多工器3 1 8。 在一實施例中，雙向時脈埠320可以是被 到參考時脈或傳送參考時脈，兩者中任何一個 向時脈埠32〇可以透過啓動接收器322和使發 效被配置爲可接收到參考時脈。與此類似， 320可以透過啓動發送器324和使接收器322 爲可傳送參考時脈。在另一實施例中，雙向時 組態可以包含更多、更少和/或不同的元件。 在一實施例中，取決於晶片300是被配置 助晶片，發送時脈樹316自兩個來源其中之一 時脈3 10。如果晶片3 00是被配置爲主要晶片 樹3 1 6可以從參考時脈埠3 1 2接收到參考時耻 ，如果晶片是被配置爲輔助晶片，那發送時脈 料埠306 。 資料透過埠 300也可以 例中，晶片 氧 3 0 6 〇 主要晶片或 以爲一晶片 甫助晶片"可 時脈。晶片 擇一輸入至 配置爲接收 。例如，雙 送器324失 雙向時脈埠 失效被配置 脈埠320的 爲主要或輔 接收到參考 ’發送時脈 I 3 1 0。或者 樹316自雙 -11 · (8) 1345143 向時脈的埠320接收到參考時脈310。在一實施例中，多 工器318可以選擇提供參考時脈310之來源。 ' 參考時脈可以是，例如是在複數個晶片中被使用 .來協調資料傳播的源同步時脈。在一實施例中，參考時脈 310是一個差動信號。在另—實施例中，參考時脈31〇是 單端信號。"差動信號"指的是透過雙傳輸線傳送訊息和" 單端信號"指的是在單傳輸線上傳送訊息。在一實施例中 ，參考時脈310經由接收時脈樹314(透過，例如緩衝器 3 2 8 )被傳送至接收器304。 在一實施例中，晶片3 00是在系統起始期間被組態。 舉例來說，晶片300可以透過計算系統之基本I/O系統 (BIOS)被組態。在此實施例中BIOS可以在系統起始期間 讀取組態位元3 3 2決定晶片3 00是主要晶片或輔助晶片。 之後BIOS可以提供組態資訊3 3 4以將晶片3 00組態。例 如，組態資訊3 3 4可以被使用來選擇一輸入用於開關元件 % (例如，多工器318)和/或使接收器3 22和發送器3 24啓動/ 無效。在另一實施例中，決定是否晶片300是主要或輔助 晶片可以爲動態發生（例如，適應性）。 在一實施例中，邊帶I/O介面3 3 0提供一個界面來組 態晶片3 00。邊帶I/O介面3 3 0可以是’例如一輔助介面 晶片3 0 0。在另一實施例中’可以使用不同界面來組態晶 片3 00。例如，在另一實施例中，傳統界面（例如，接收埠 302和傳送埠3 06)可以在預置期間來組態晶片3 00。在另 一實施例中，晶片300可以使用適應性架構以決定是否它 -12- 1345143 ⑼ 是主要或輔助晶片。適應性架構包含使用可被接爲高或低 電壓的單獨接腳以指定是否晶片300是主要或輔助晶片。 圖4係爲簡易電路方塊圖說明根據本發明之實施例實 現的雙向時脈埠。接腳402提供在雙向時脈埠400和，例 如差動時脈通道之間的電性連結。在另一實施例中，（例 如，單端實施例），雙向時脈埠400可以只包含一接腳402 。在一實施例中，終端電阻404被連結至接腳402。

在一實施例中，雙向時脈埠400可以是被組態爲傳送 或接收到參考時脈4〇8兩者中任何一個。當被組態爲發送 器時，電流模式驅動器406從接腳402驅動電流。或者， 如果雙向時脈埠400是被組態作爲接收器，則使用，例如 接收器41〇，接收參考時脈408。在一實施例中，雙向時 脈埠4 0 0的組態藉由使電流模式驅動器4 0 6和/或接收器 4 1 0失效（或者相反，使其被啓動）。例如，在一實施例中 ，使輸入412失效可以使電流模式驅動器406失效/啓動 並且組態埠400以傳送或接收到參考時脈408。 圖5係爲簡易流程圖說明根據本發明之實施例實現的 使用雙向時脈埠之計時架構的方法。一系統（例如，顯示 在圖2之記憶系統200)可以包含各自具有一雙向時脈埠的 兩個或更多晶片。在一實施例中，每一雙向時脈埠可以是 被組態爲傳送或接收時脈。請參照處理區塊5 02，二或更 多雙向時脈埠被組態來傳送一時脈。例如，雙向時脈埠（ 在主要晶片上）被配置爲傳送—時脈和另一雙向時脈埠（在 輔助晶片上）被配置爲接收到時脈。在一實施例中，主要 -13- (10) 1345143 晶片和輔助晶片是被組態在系統起始階段。在另一實施例 中，可以使用差動方式的組態。 • 在步驟504中，在主要晶片上接收到時脈。在一實施 • 例中，被接收到的時脈是參考時脈，例如由記憶體控制器 提供。在此實施例中，主要晶片可以是主要DRAM。 關於處理區塊506，使用一雙向時脈埠將時脈從主要 晶片傳送至輔助晶片。在一實施例中，雙向時脈埠被靜態 ^ 地配置來傳送時脈。”被靜態地配置"指的是根據組態架構 維持埠的組態。例如，一雙向時脈埠可以是被組態爲回應 一事件（例如，系統起始）以及繼續維持直到一事件（或者另 一事件發生）的再發生。或者，一雙向時脈埠可以在固定 時間內保持其組態。 " 在一實施例中，主要晶片和輔助晶片實質上相同。·' 實質上相同”指的是晶片（至少在實質部分）具有相同功能。 實質上相同的晶片之例子包含記憶體裝置，如動態隨機存 % 取記憶體裝置（DRAM)。實質上相同的晶片之其他例子包 含可連線之晶片，例如圓環狀網路等等。在一些實施例中 ，主要晶片和/或輔助晶片能提供轉發功能。在一實施例 中，主要晶片和/或輔助晶片可以在第一埠上接收到資料 並且（至少一埠）在第二埠上的發送器轉發資料。 關於處理區塊508’輔助晶片在雙向時脈埠上接收到 時脈。在一實施例中，在輔助晶片上的雙向時脈埠可以爲 靜態地被配置爲傳送或接收到時脈。在一實施例中，主要 晶片和輔助晶片兩者可以被組態在系統起始階段。在一實 -14 - (11) 1345143 施例中，輔助晶片使用時脈以驅動一或更多發送器。在此 實施例中，被接收到的時脈被提供至輔助晶片的一或更多 發送器。關於處理區塊5 1 0，使用從主要晶片接收到至少 * 部分參考時脈的計時發送器從輔助晶片傳送資料至另一個 晶片（例如，主要晶片）。 圖6A和6B係爲說明計算系統600和700之簡易方塊 圖。計算系統600包含處理器610和互連620線路。在一 0 些實施例中，處理器和中央處理器（CPU)可以互換使用。 在一實施例中，處理器610是位於加州聖克萊拉的Intel 公司之XEON處理器。在其他實施例中，可以使用其他處 理器。在另一實施例中，處理器610可以包含多個處理器 核心。 / 在一實施例中，晶片630是晶片組的一部分。互連 62〇可以是一點對點互連或它可以連接兩或更多晶片（例如 ’晶片組）。晶片630包含接有主要系統記憶（例如，如圖 % 1中所示）的記憶體控制器64〇。在一實施例中，記憶體控 制器640可以是如圖6B中所示的處理器610之晶片。記 憶系統642包含記憶體裝置（例如，DRAM)644。每一記憶 體裝置644包含一雙向時脈埠。在—實施例中，雙向時脈 埠部分提供比在傳統系統中短的一時脈路徑。在—實施例 中*較短的時脈路徑可以降低在記憶體裝置之間連線上的 抖動。 輸入/輸出（I/O)控制單元650控制在處理器610和一 或更多I/O介面（例如’有線和無線網路界面）和1/〇裝置 -15- (12) 1345143 之間的資料流動。例如，在一實施例中，I/O控制器650 控制在處理器6 1 0和無線發送器與接收器660之間的資料 流動。在另一實施例中，記憶體控制器640和I/O控制器 650可以整合至一單控制器中。

本發明之實施例元件可以被提供作爲機器可讀取媒體 以用於儲存機器可執行指令。這種機器可讀取媒體可以包 含，但是不局限於，快閃記憶體、光碟片、唯讀光碟（CD-ROM)、數位多媒體光碟片（DVD)ROM、隨機存取記憶體 (RAM)、可抹除可編程式唯讀記憶體（EPROM)、電可抹除 可編程式唯讀記憶體（EEP ROM)、磁性或光學卡、傳播媒 體或適於儲存電子指令的其他類型機器可讀取媒體。例如 ，本發明之實施例的可以被從遠程計算機轉發（例如，伺 服器）再用計算機程式下載至請求計算機（例如，客戶），傳 輸資料信號方式可以藉由將資料信號整入載波或利用其他 傳播媒介之通訊連線（例如，數據機或網路連線）^ 應該注意的是，在說明書內的”一實施例”或者”實施 例"是用來說明本發明之至少一實施例有關的特別特徵、 架構或特性。因此’要強調的是，在本說明中被提多次的 "一實施例”或者"實施例"或者"另一實施例”不一定是全部 指相同實施例。而且，這些特別特徵、架構或特性可以被 組合爲一或更多本發明之實施例。 與此類似’應該注意的是在上述的發明描述中，各種 各樣的特徵可以被組合成一單一實施例、附圖或描述以對 本發明作適當的揭露並且幫助對本發明的瞭解。不過，這 -16 - (13) 1345143 些方法的揭露，不應被解釋爲比申請專利範圍的主要內容 還需要更多的特徵，而是應依照所附之申請專利範圍加以 定義。相反地，如以下申請專利範圍內容，本發明不一定 要具有全部之前所揭露的實施例之特徵。因此’在詳細的 描述說明之後附上申請專利範圍以對本發明作適當定義。 【圖式簡單說明】

本發明之實施例藉由所述例子加以說明’並不作爲本 發明之限制，另外附圖中相同的標號表示類似的元件。 圖1係爲簡易方塊圖說明根據本發明之實施例實現的 晶片系統。 圖2係爲簡易方塊圖說明根據本發明之實施例實現的 記憶系統。 圖3係爲簡易方塊圖說明根據本發明之實施例實現的 具有雙向時脈埠之晶片。 圖4係爲簡易電路方塊圖說明根據本發明之實施例實 現的雙向時脈捧。 圖5係爲簡易流程圖說明根據本發明之實施例實現的 使用雙向時脈痺之計時架構的方法。 .圖6A和6B係爲說明計算系統之簡易方塊圖。 【主要元件符號說明】 1 0 〇 :系統 102 :參考時脈 -17- (14) 1345143 1 1 〇 :晶片 1 1 2 :鎖相迴路 1 2 0 :晶片 - 122 ：璋 124 ：埠 126 ：埠 128 :發送器 1 3 0 :晶片 132 ：埠 136 :接收器 140 :雙向時脈埠 142 :雙向時脈埠 / 200 :記憶體系統 2 1 〇 :記憶體控制器 2 1 2 :鎖相迴路 % 214 :發送器 2 2 0 :連接器 23 0 :記憶體裝置 23 2 :接收器 2 3 6 :發送器 240 :記憶體裝置 244 :發送器 246 :連線 248 :接收器 (15) 1345143 2 6 Ο :雙向時脈埠 262 :雙向時脈埠 • 300 :晶片 . 302 ：淳 3 04 :接收器 3 06 ：埠 3 0 8 :發送器 ^ 3 1 0 :參考時脈 3 1 2 :參考時脈埠 3 1 4 :接收時脈樹 3 1 6 :發送時脈樹 318 :多工器 > 3 20 :雙向時脈埠 3 22 :接收器 324 :發送器 % 3 2 8 :緩衝器 3 3 0 : I/O 介面 3 3 2 :組態位元 3 3 4 :組態資訊 4 0 0 :雙向時脈埠 402 :接腳 404 :終端電阻 406 :電流模式驅動器 4 0 8 :參考時脈 1345143 (16) 410 :接收器 412 :輸入 • 600 :計算系統 610 :處理器 620 :互連 6 3 0 :晶片 640 :記憶體控制器 ^ 642 :記憶體系統 644 :記憶體裝置 650 : I/O控制器 6 6 0 :無線收發器 7 0 0 :計算系統

Claims (1)

1345143 __ • 聲47严日修正本 附件又：第095139364號申請專利範圍修正本 民國100年4月25日修正 十、申請專利範圍 1 · 一種用於計時架構的晶片，包含： 雙向時脈埠，可以靜態地被配置爲接收或傳送用於兩 個或更多晶片的時脈信號； 時脈樹，可操作以接收來自該雙向時脈埠和參考時脈 埠的時脈信號；以及 開關裝置，可操作以提供該時脈樹來自該雙向時脈埠 和來自該參考時脈埠的時脈信號之其中之一。 2 ·如申請專利範圍第1項所述之晶片，更包含： 第一埠，以接收資料；以及 第二埠，經由該第二埠上的資料發送器以轉發來自該 第一埠之一部分被接收之資料。 3 .如申請專利範圍第1項所述之晶片，更包含： 輸入/輸出（I/O)埠，其提供用於組態資訊的介面，以 組態該開關裝置。 4.如申請專利範圍第3項所述之晶片，其中該I/O埠 包含邊帶I/O埠。 5 .如申請專利範圍第1項所述之晶片，更包含： 組態裝置，可以選擇性地啓動耦接於該雙向時脈埠的 接收器。 6 ·如申請專利範圍第1項所述之晶片，更包含： 組態裝置，可操作以選擇性地使耦接於該雙向時脈埠 1345143 的發送器失效。 7. 如申請專利範圍第1項所述之晶片，更包含： 具有資料發送器之第三埠，其被該時脈信號所計時。 8. 如申請專利範圍第1項所述之晶片，更包含： 記億體陣列。 9. 如申請專利範圍第1項所述之晶片，其中該雙向時 脈埠係爲差動雙向時脈埠。 1 〇·如申請專利範圍第1項所述之晶片，其中該兩個 或更多晶片包含兩個或更多記憶體裝置。 11.如申請專利範圍第10項所述之晶片，其中該兩個 或更多記憶體裝置包含兩個或更多動態隨機存取記憶體 (DRAM)裝置。 1 2 .如申請專利範圍第1項所述之晶片，其中該時脈 信號係爲參考時脈信號。 1 3 .如申請專利範圍第1 2項所述之晶片，其中該參考 時脈信號係爲源同步時脈信號。 14. 如申請專利範圍第9項所述之晶片，其中該差動 雙向時脈埠包含耦接於差動發送器和差動接收器之兩個埠 15. —種用於計時架構的記億體系統，包含： 第一記憶體裝置，其包含第—雙向時脈埠，可以被配 置爲傳送參考時脈信號至另一記億體裝置：以及 第二記億體裝置，其耦接於該第一記憶體裝置’且包 含第二雙向時脈埠，其可以靜態地被配置爲接收來自該第 -2- 1345143 一記憶體裝置的該參考時脈信號，其中該第一和該第二記 憶體裝置具有： 時脈樹，可操作以接收來自該個別雙向時脈埠和來自 個別參考時脈埠的時脈信號；以及 開關裝置，可操作以提供該時脈樹來自該個別雙向時 脈埠和來自該個別參考時脈埠的時脈信號之其中之一。 1 6.如申請專利範圍第1 5項所述之用於計時架構的記 憶體系統，其中該第一記憶體裝置更包含： 第一埠，以接收資料；以及 第二埠，以轉發一部分來自該第一埠之被接收之資料 至該第二埠上的發送器。 1 7.如申請專利範圍第1 6項所述之記憶體系統，其中 該第一記憶體裝置更包含： 具有發送器之第三埠，其被該參考時脈信號所計時。 1 8 .如申請專利範圍第1 5項所述之記憶體系統，其中 該第一記憶體裝置更包含： 組態介面，以接收組態資訊。 1 9.如申請專利範圍第1 5項所述之記憶體系統，其中 該第一記憶體裝置和該第二記憶體裝置係爲動態隨機存取 記憶體（DRAM)裝置。 20.如申請專利範圍第1 9項所述之記憶體系統，更包 含： 記憶體模組，其中該第一 DRAM和該第二DRAM係 被安裝於該記億體模組上。 -3- 1345143 21. —種用於計時架構的方法，包含： 在主要晶片上接收參考時脈信號； 經由第一雙向時脈埠從該主要晶片傳送該參考時脈信 號至輔助晶片，其中該第一雙向時脈埠靜態地被配置爲傳 送該參考時脈信號；以及 在該輔助晶片的第二雙向時脈埠上接收該參考時脈信 號，其中該第二雙向時脈埠靜態地被配置爲接收來自該主 要晶片的該參考時脈信號； 其中該主要晶片和該輔助晶片具有： 時脈樹，可操作以來接收來自該個別雙向時脈埠和來 自個別參考時脈埠的時脈信號；以及 開關裝置，可操作以提供該時脈樹來自該個別雙向時 脈埠和來自該個別參考時脈埠的時脈信號之其中之一。 22. 如申請專利範圍第2 1項所述之用於計時架構的方 法，更包含： 由該輔助晶片上的發送器傳送來自該輔助晶片的資料 至該主要晶片，其中該發送器被該參考時脈信號所計時。 23. 如申請專利範圍第21項所述之用於計時架構的方 法，其中該主要晶片包含： 在第一埠上接收資料；以及 在第二埠上經由該第二埠上的發送器轉發來自該第一 埠上之一部分被接收之資料。 2 4.如申請專利範圍第21項所述之用於計時架構的方 法，其中該主要晶片和該輔助晶片分別包含主要記憶體裝 -4- 1345143 置和輔助記憶體裝置。 -5- 1345143 附件6A:第9513 93 64號專利申請案 中文圖式替換頁民國99年8月2日修正

851293 100 0SM0

齣冲120(室 Sfflam30i 1345143 附件6A:第9 5 1 3 9 3 6 4號專利申請案"年8·月〇2日修正雜頁 中文圖式替換頁民國99年8月2日修正 --- 300 dd. —I 320 i2y A 3062 \1 \1 • • • |〇-< C OC V) <l·- <1 • • 參 33·: 2^-318 My: 324 3081 316 ίν XI 32少 3021 Μ··· ΑπΜ :RX5讓 V

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