JP4752867B2 - 半導体光素子の製造方法 - Google Patents
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Description
このような青紫色LD(以下レーザダイオードをLDと記載する)はGaN基板上に化合物半導体を結晶成長させて形成される。
導波路リッジ型のLDは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。この開口を有する絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成される。このためにコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層とコンタクト層の接触面積がコンタクト層の全表面積よりも小さくなる。
しかしながら青紫色LDの場合コンタクト層に使用される材料が、GaN等であり、材料のコンタクト抵抗が比較的高く、このために電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色LDの動作電圧を高める結果となっていた。
窒化物半導体レーザ素子を形成する場合において、まず複数の半導体層を含むウエハのp型コンタクト111層上にパラジウム/モリブデン/金からなるp型電極層112が形成される。次にp型電極層112の上にストライプ状のレジストマスク(図示せず)を形成し、RIE(反応性イオンエッチング)によってリッジストライプ114を形成する。すなわちArガスによってp型電極112をエッチングにより形成し、さらにArとCl2とSiCl4の混合ガスによってP型コンタクト層111とp型クラッド層110の途中までエッチング、またはpガイド層109の途中までエッチングすることによりリッジストライプが形成される。さらにリッジストライプ114のレジストを残したままで、ウエハの上面を覆うように、絶縁膜115(主としてZrO2からなるZr酸化物)が厚さ0.5μmに形成される。その後レジストを除去することによりリッジストライプ114の上辺が露出される。さらにp型電極112と少なくともその両側近傍の絶縁膜115を覆うようにモリブデンと金からなるp型パッド電極116が形成される。(例えば、特許文献1、第9頁、42−50行、及び図1 参照)。
下側のフォトレジスト層は300nm未満の波長を有する光だけに反応し、上側のフォトレジスト層は300nmより長い波長を有する光だけに反応する。第2被覆導波層406とこの上にキャップ層408が形成された半導体積層構造において、キャップ層408と第2被覆導波層406の一部分が除去されリッジ構造414とダブルチャネル412が形成される。さらにリッジ構造414とダブルチャネル412の表面に第2絶縁膜416が形成される。この第2絶縁膜の上に下層の第1フォトレジスト層420と上層の第2フォトレジスト層422が形成される。リッジ構造414近傍の第1フォトレジスト層420を露出するために第2フォトレジスト層422がパターン化される。次にリッジ構造414上の第2絶縁膜416を露出させるために第1フォトレジスト層420に対してRIEプロセスが行われる。次にリッジ414の外側の第2絶縁膜416を除去するためにRIEプロセスを含むエッチングプロセスが実行される。次に残存している第1フォトレジスト層420および第2フォトレジスト層422が除去され、第1金属層424が電極として蒸着される(例えば、特許文献2、段落番号[0024]から[0034]、及び図7乃至図18 参照)。
まず半導体層を積層したウエハに溝部を形成することにより、導波路リッジを形成し、ウエハ全面にSiO2膜を形成する。次いでウエハ全面にレジストを塗布し導波路リッジの頂部におけるレジスト膜の膜厚よりも溝部におけるレジスト膜の膜厚が厚くなるようにレジスト膜を形成する。次いでレジスト膜の表面から一様にドライエッチングによりレジストを除去し、溝部のレジスト膜は残しながら導波路リッジの頂部におけるレジスト膜を除去し、導波路リッジの頂部を露呈させたレジストパターンを形成する。次いでこのレジストパターンをマスクとして、露呈したSiO2膜を表面から一様にエッチングし、溝部の側面及び底部に形成したSiO2膜を残しつつ、導波路リッジの頂部に形成されたSiO2膜を除去し、導波路リッジの頂部においてはSiO2膜に確実に開口部を形成する。 次いでレジストパターンを除去した後、導波路リッジの頂部にp側電極を形成する。
第3の工程でのエッチング処理は、特に限定されないが、例えばフッ酸を用いてドライエッチングする方法が挙げられる(例えば、特許文献6、段落番号[0018]から[0024]、及び図6 参照)。
凹部と導波路リッジの頂部に第1の絶縁膜を残しつつ、導波路リッジ側面の第1の絶縁膜をウエットエッチングにより除去し導波路リッジ側壁を露呈させる工程と、リフトオフ法によりレジストパターンとこのレジストパターン上に残っている第1の絶縁膜とを除去し、第2の半導体層を露呈させる工程と、露呈した導波路リッジの第2の半導体層の表面上に電極層を形成する工程と、を含み、所定のエッチング液に対して、凹部と導波路リッジの頂部の第1の絶縁膜のエッチングレートを導波路リッジ側面の第1の絶縁膜のエッチングレートよりも小さくしたものである。
したがって、半導体積層構造を構成する各材料は、窒化物系半導体に限らず、InP系材料やGaAs系材料も含まれる。また、基板はGaN基板に限らず、InP、GaAs,Si,SiCなどのその他の半導体基板や、サファイア基板などの絶縁基板であってもよい。
実施の形態1.
図1は、この発明の一実施の形態に係る半導体LDの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図1において、このLD10は導波路リッジ型の青紫色LDで、n型GaN基板12(以下、“n型”を“n−”と、また“p型”を“p−”、特に不純物がドーピングされていないアンドープの場合は“i−”と表記する)の一方主面であるGa面上にn−GaNで形成されたバッファ層14、このバッファ層14の上にn−AlGaNで形成された第1の半導体層としての、例えば第1n−クラッド層16,第2n−クラッド層18,および第3n−クラッド層20が形成され、この第3nクラッド層20の上にn−GaNで形成されたn側光ガイド層22、InGaNで形成されたn側SCH(Separate Confinement Heterostructure)層24、および活性層26が順次積層されている。
コンタクト層36およびp−クラッド層34に凹部としてのチャネル38を形成することにより、コンタクト層36およびコンタクト層36と接する側のp−クラッド層34の一部が導波路リッジ40を形成している。
導波路リッジ40はLD10の共振器端面となる劈開端面の幅方向の中央部分に配設され、共振器端面となる両端面の間に延在している。この導波路リッジ40はその長手方向の寸法、即ち共振器長は1000μmで、その長手方向に直交する方向のリッジ幅が数μm〜数十μmで、例えばこの実施の形態では1.5μmである。
またチャネルの幅はこの実施の形態では10μmである。チャネル38を介して導波路リッジ40の両外側に形成された台状部は、例えば電極パッド基台42である。
また導波路リッジ40の深さ、即ちチャネル38の底面からの高さは、たとえば0.5μmである。
コンタクト層36の上表面にはコンタクト層36と接して電気的に接続されたp側電極46が配設されている。p側電極46は真空蒸着法により白金(Pt)およびAuを順次積層することにより形成される。このp側電極46はコンタクト層36の上表面に密接し、この上表面からさらに第1シリコン酸化膜44の上端を挟み込むように覆い、導波路リッジ40の側壁上の第1シリコン酸化膜44を経てチャネル38底部の第1シリコン酸化膜44の一部の上まで延在している。
また、電極パッド基台42の上表面の上、およびチャネル38内の電極パッド基台42の側面上の第1シリコン酸化膜44とチャネル38底部の第1シリコン酸化膜44の一部の表面上には、例えばSiO2で形成された第2シリコン酸化膜48が配設されている。
p側電極46の表面上にはp側電極46と密着してパッド電極50が配設されこのパッド電極50は、両側のチャネル38内部のp側電極46、第1シリコン酸化膜44、およに第2シリコン酸化膜48の上に配設され、さらに電極パッド基台42の上表面に配設されている第2シリコン酸化膜48の上にまで延在している。
さらにn−GaN基板12の裏面には、真空蒸着法によりTiおよびAu膜を順次積層することにより形成されたn側電極52が配設されている。
n−GaN基板12は層厚が100μm程度である。またバッファ層14は層厚が1μm程度である。第1n−クラッド層16は層厚が400nm程度で、例えばn−Al0.07Ga0.93Nにより形成され、第2n−クラッド層18は層厚が1000nm程度で、例えばn−Al0.045Ga0.955Nにより形成され、第3n−クラッド層20は層厚が300nm程度で、例えばn−Al0.015Ga0.985N層により形成される。
n側光ガイド層22の層厚は、例えば80nmである。n側SCH層24は膜厚は30nmでi−In0.02Ga0.98Nにより形成される。
活性層26のウエル層26cの上に、これと接して配設されたp側SCH層28は膜厚は30nmで、i−In0.02Ga0.98Nにより形成される。
電子障壁層30は層厚が20nm程度で、p−Al0.2Ga0.8Nにより形成される。p側光ガイド層32は層厚が100nm、p−クラッド層34は層厚が500nm程度でp−Al0.07Ga0.93Nにより形成され、コンタクト層36の層厚は20nmである。
図2〜図14はこの発明に係る半導体LDの製造方法の各製造工程を示す半導体LDの一部断面図である。
この製造工程においては、n−GaN基板12とこの上に順次積層されたp側光ガイド層32までの各層は製造工程において特に変化がないので、各図から省略され、p側光ガイド層32の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したGaN基板12上に有機金属化学気相成長法(以下、MOCVD法という)により、例えば1000℃の成長温度でバッファ層14としてのn−GaN層を形成する。
次いで、第1n−クラッド層16としてのn−Al0.07Ga0.93N層、第2n−クラッド層18としてのn−Al0.045Ga0.955N層、第3n−クラッド層20としてのn−Al0.015Ga0.985N層、n側光ガイド層22としてのi−In0.02Ga0.98N層、n側SCH層24としてのi−In0.02Ga0.98N層とが順次形成され、この上に活性層26を構成するウエル層26aとしてのi−In0.12Ga0.88N層とバリア層26bとしてのi−In0.02Ga0.98N層とウエル層26cとしてのi−In0.12Ga0.88N層とが順次形成される。
次いで活性層26の上にp側SCH層28としてのi−In0.02Ga0.98N層、電子障壁層30としてのp−Al0.2Ga0.8N層、p側光ガイド層32としてのp−Al0.2Ga0.8N層70、p−クラッド層34としてのp−Al0.07Ga0.93N層72、およびコンタクト層36としてのp−GaN層74が順次積層されたウエハが形成され、さらにp−GaN層74の上にキャップ層としての金属キャップ層75が積層される。今便宜的に金属キャップ層75を含めた積層構造を半導体積層構造と称しておく。
金属キャップ層75はAuまたはCr等で形成され、金属キャップ層75の膜厚は5nm〜250nm、さらに望ましくは20nm〜50nmである。
図2はこの工程の結果を示している。
なお金属キャップ層75がコンタクト層36と接する側に、コンタクト層36と密着性のよいTi層を薄く設け、Ti層の上にAuまたはCr等を積層する構成にしてもよい。
このエッチングは、例えばドライエッチングにより行い、金属キャップ層75をドライエッチングし、その後RIE(Reactive Ion Etching)により、p−GaN層74とp−Al0.07Ga0.93N層72のp−GaN層74と接する側の一部をエッチングし、p−Al0.07Ga0.93N層72の一部を残して底部としたチャネル38を形成する。この場合のエッチング深さaはこの実施の形態ではa=500nm(0.5μm)程度である。チャネル38を形成することにより、導波路リッジ40および電極パッド基台42が形成される。図4はこの工程の結果を示している。
この場合の絶縁膜としてSiO2を使用しているが、SiO2の他に、SiOx(0<x<2)、SiN、SiON,TiO2、Ta2O5、Al2O3、AlN、ZrO2、Nb2O5などが使用できる。
図7においては、チャネル38上のレジスト膜80の表面が導波路リッジ40の頂部及び電極パッド基台42の頂部におけるレジスト膜80の表面より凹んでいるように記載しているが、レジスト膜の表面が一様に平らに形成できれば、自ずとb>cが満足される。
しかし図7に描くようにチャネル38上のレジスト膜80の表面が導波路リッジ40の頂部及び電極パッド基台42の頂部におけるレジスト膜80の表面より凹んでいたとしても、b>cが満足されていれば、レジスト膜80の表面の形状はどのようであってもかまわない。
そしてフォトレジストの粘度および滴下量、ウエハ回転時の回転数及び回転時間を適切な値にすることにより、レジスト膜の膜厚を制御することができる。
図7に示されたようにウエハの表面に段差或いは凹部が形成されている場合は突出している部分、すなわちこの場合では導波路リッジ40の頂部及び電極パッド基台42の頂部で薄く、凹んでいる部分、この場合ではチャネル38のところで厚くなるが、その膜厚の差の大小は、フォトレジストの粘度に影響される。
また、レジスト膜80の表面が一様にほぼ平らにならずに、チャネル38のところでレジストの表面が凹む場合においては、フォトレジストの粘度が大きくなるとb=cに近くなる。これはチャネル38におけるレジスト膜80の膜厚が導波路リッジ40の頂部または電極パッド基台42の頂部におけるレジスト膜80の膜厚とほぼ等しくなることを意味している。
またレジスト膜80の表面が一様にほぼ平らにならずに、チャネル38のところでレジストの表面が凹む場合においては、よほどレジストの粘度が低くならない限り、b>c、すなわちチャネル38部分におけるレジスト膜80の膜厚が導波路リッジ40の頂部または電極パッド基台42の頂部におけるレジスト膜80の膜厚よりも厚くなる。
このように、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル38部分におけるレジスト膜80の膜厚bと導波路リッジ40の頂部または電極パッド基台42の頂部におけるレジスト膜80の膜厚cとの関係を所望の関係、すなわちb>c、に設定することができる。図7はこの工程の結果を示している。
例えばO2プラズマを用いたドライエッチングにより所定の厚さ分、即ち導波路リッジ40の頂部および電極パッド基台42の頂部のSiO2膜78が完全に露呈し、しかもチャネル38にレジスト膜80の表面が金属キャップ層75の上面よりも高く残る程度に、この実施の形態では例えば400nm程度エッチングする。
なお、この実施の形態の場合レジスト膜80の表面が金属キャップ層75の上面よりも高く残る程度に、エッチングしている。しかしレジスト膜80は、その表面が第2の半導体層の上面よりも高く残る程度、すなわちこの実施の形態では第2の半導体層としてp−クラッド層34とコンタクト層36とを含んでいるので、コンタクト層36の上面よりも高く残る程度にエッチングすればよい。
レジスト膜80は、チャネル38におけるレジスト膜80の膜厚が800nm程度に、またに導波路リッジ40の頂部および電極パッド基台42の頂部のレジスト膜80の膜厚が400nm程度に形成されている。このためレジスト膜80の表面から400nm程度だけエッチングでレジストを除去すると、導波路リッジ40の頂部および電極パッド基台42の頂部のレジスト膜80は除去され、SiO2膜78の上面が露呈されるとともに、チャネル38におけるレジスト膜80の表面はSiO2膜78の膜厚の半分程度の高さ位置に形成されることになり、この残留したレジスト膜が第2のレジストパターンとしてのレジストパターン82になる。
例えばO2プラズマを用いたドライエッチングによりレジスト膜を除去するときのエッチング量の制御は、O2プラズマを用いたドライエッチングによりレジスト膜を除去するとき生成されるCOがプラズマ中で励起されて発する波長451nmの励起光の強度をエッチング室の外部から観察しながらドライエッチングを行うことにより正確に行われる。
レジスト膜80のエッチング量を精度良く検出しながら、エッチングができるので、チャネル38内のレジスト膜を残しながら導波路リッジ40の頂部および電極パッド基台42の頂部におけるレジスト膜80を除去したレジストパターン82の形成が可能となる。図8はこの工程の結果を示している。
この場合のエッチングは、CF4等による反応性イオンエッチング法等のドライエッチングやバッファードフッ酸等によるウエットエッチング法を使用することができる。
この工程においてドライエッチングによりSiO2膜78を除去するとき、金属キャップ層75がコンタクト層36としてのp−GaN層74を覆っている。このためにドライエッチングによる損傷がp−GaN層74に及ばない。従ってLD10として完成したときに、コンタクト層36に損傷が発生していない。従ってドライエッチングによる損傷に起因するコンタクト抵抗の増加を抑制することができる。延いてはLD10の歩留まりを高くすることができる。
なお金属キャップ層75の材料は、この工程において絶縁膜をエッチングするエッチャントでエッチングされず且つウエットエッチングできる材料であれば使用可能である。
これらの場合も正確なエッチング量を次のような方法で制御することが可能となる。
例えば、SiO2膜78をCF4ガスなどのフッ素を含むガスを用いてドライエッチングする場合、SiO2膜78中のSiとエッチングガス中のFとにより発生するSiF2から発する波長約390nmの光の強度を観測することにより、エッチングを停止すればよい。
またSiO2膜78をバッファードフッ酸等によるウエットエッチングを行う場合、導波路リッジ40の頂部および電極パッド基台42の頂部に形成されたSiO2膜78にウエハ表面の対向位置から単一波長のレーザ光を入射し、反射された光の強度を計測することにより、SiO2膜78の残存厚みが0になったことを確認してエッチングを停止すればよい。図9はこの工程の結果を示している。
さらに、金属キャップ層75をウエットエッチングにより除去する。金属キャップ層75がAuを用いて形成されている場合には王水により、Crを用いて形成されている場合には塩酸により除去される。本実施の形態においては、金属キャップ層として、例えばAu,Crを例にして説明したが、Au,Crに限らず、導波路リッジ40の側壁の絶縁膜が影響を受けないようなエッチャントで除去できるものであれば同様に金属キャップ層として用いることができる。
またTi層がコンタクト層36と接する側に使用されている場合には、HF系のエッチング液で除去されるが、この場合はSiO2膜もエッチングされるので、Ti層の層厚を薄くしておくことが必要である。本実施の形態ではSiO2膜は200nmであり、この程度のSiO2膜の膜厚に対して、Ti層の膜厚としては5nm以上30nm以下が望ましい。図11はこの工程の結果を示している。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ40の最上層であるp−GaN層74の上表面、導波路リッジ40の側壁およびチャネル38底部の一部を開口したレジストパターン(図示せず)を形成し、このレジストパターン上にPtとAuの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、p側電極46を形成する。
導波路リッジ40の頂部のp−GaN層74の上表面はSiO2膜78に覆われることなく全上表面を開口部44aにより露呈しているので、このp側電極46とp−GaN層74との接触面積は開口部44aの形成に際して減少することはない。
従って、p側電極46とp−GaN層74との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。
またチャネル38の両側面を被覆するSiO2膜78の上端はp−GaN層74の上表面から少し突出している。p側電極46はp−GaN層74の上表面に密接し、この上表面からさらにSiO2膜78の上端を挟み込むように覆い、導波路リッジ40の側壁上のSiO2膜78を経てチャネル38底部のSiO2膜78の一部の上まで延在するように形成される。図12はこの工程の結果を示している。
図13を参照して、まずウエハ全面にレジストを塗布し、写真製版工程によりp側電極46上を除く部分、すなわち電極パッド基台42上表面、およびチャネル38内の電極パッド基台42側面とチャネル38底部の一部に開口を有するレジストパターン(図示せず)を形成し、ウエハ全面に厚みが100nmのSiO2膜を蒸着により形成し、リフトオフ法によりp側電極46上に形成されたレジスト膜とこのレジスト膜の上に形成されたSiO2膜とを除去することにより、SiO2膜で形成された第2シリコン酸化膜48を形成する。図13はこの工程の結果を示している。
この場合の絶縁膜としてはSiO2の他に、SiOx(0<x<2)、SiN、SiON,TiO2、Ta2O5、Al2O3、AlN、ZrO2、Nb2O5などが使用できる。
図15〜17はこの発明に係る半導体LDのもう一つの製造方法の各製造工程を示す半導体LDの一部断面図である。
先に説明した半導体LDの各製造工程のうち、図1〜図6までの工程は、この変形例においても同じである。先の説明の図7及び図8の工程の代替として図15〜図17の工程が使用される。
先の図6の工程において、SiO2膜78により導波路リッジ40の上表面、チャネル38の内部の表面、および電極パッド基台42の上表面が覆われた後、図15を参照して、ウエハ全面にノボラック樹脂を主成分とするフォトレジストを塗布し、導波路リッジ40に隣接するチャネル38においてレジスト膜90の表面が導波路リッジ40頂部のSiO2膜78の上面とほぼ同じ高さを有するレジスト膜90を形成する。
この実施の形態ではチャネル38におけるレジスト膜90の層厚d、すなわちチャネル38の底部に配設されたSiO2膜78の表面からレジスト膜90の表面までの高さdが、例えば500nm(0.5μm)程度の寸法である。
この場合、チャネル38におけるレジスト膜90の層厚dを正確に制御したレジスト膜90の製造方法は、既に説明した図7におけるレジスト膜80の形成方法と同様に、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル38部分におけるレジスト膜90の膜厚dを所望の値に設定することができる。図15はこの工程の結果を示している。
レジストパターン82のチャネル38内に配設されたレジスト膜表面の高さ位置fは、導波路リッジ40頂部および電極パッド基台42頂部におけるSiO2膜78表面よりも低く、導波路リッジ40頂部および電極パッド基台42頂部における金属キャップ層75の上面よりも高く残る程度に設定される。この実施の形態においてはf=400nm程度の寸法に設定される。
そして、このためには、この工程における熱処理の前後において、レジスト膜の体積変化がないとした場合には、図15及び図16の断面におけるレジストパターン92の断面積とレジストパターン82の断面積が等しいとして、所望のf値が得られるように間隔eを設定する必要がある。
なお、図16においてレジストパターン92の間隔eをチャネル38内のレジスト膜の両側に設けているが、所望のf値が得られるように間隔eが設定されるのであれば、間隔が片側に設けられてもかまわない。
この工程以降の工程は、先に説明した図9以降の工程と同じである。
次いでウエハ全面にレジストを塗布し導波路リッジ40の頂部及び電極パッド基台42の頂部におけるレジスト膜80の膜厚よりもチャネル38におけるレジスト膜の膜厚が厚くなるようにレジスト膜80を形成する。
次いでレジスト膜80の表面から一様にレジストを除去し、チャネル38のレジスト膜80は残しながら導波路リッジ40の頂部および電極パッド基台42の頂部におけるレジスト膜80を除去し、導波路リッジ40の頂部および電極パッド基台42の頂部を露呈させたレジストパターン82を形成する。
次いでレジストパターン82をマスクとして、露呈したSiO2膜78を表面から一様にドライエッチングし、チャネル38の側面及び底部に形成したSiO2膜78を残しつつ、導波路リッジ40の頂部および電極パッド基台42の頂部に形成されたSiO2膜78を除去し、導波路リッジ40の頂部においてはSiO2膜78に確実に金属キャップ層75を露呈する開口部44aを形成する。
次いでレジストパターン82を除去した後、金属キャップ層75をウエットエッチングにより除去する。次いで導波路リッジ40の頂部にp側電極46を形成する。
図18は、この発明の一実施の形態に係る半導体LDの断面図である。
図18において、このLD100は導波路リッジ型の青紫色LDで、実施の形態1で説明したLD10の構成とほぼ同じ構成である。
LD100がLD10と相違するところは、LD10においては、導波路リッジ40の側壁および電極パッド基台42の側壁を含むチャネル38の両側面及び底面は、第1シリコン酸化膜44により被覆されているのに対して、LD100においては波路リッジ40の側壁および電極パッド基台42の側壁を含むチャネル38の両側面が第1シリコン酸化膜44におおわれておらず、チャネル38の底面のみが第1シリコン酸化膜44により被覆されていることである。
従ってp側電極46はコンタクト層36の上表面及び導波路リッジ40の側壁と直接接触してチャネル38の底面まで延在している。また第2シリコン酸化膜48も電極パッド基台42の側壁を直接覆い、電極パッド基台42の上表面まで延在している。この他はLD10と同様の構成になっている。
図19〜図27はこの発明に係る半導体LDの製造方法の各製造工程を示す半導体LDの一部断面図である。
この製造工程においても、n−GaN基板12とこの上に順次積層されたp側光ガイド層32までの各層は製造工程において特に変化がないので、各図から省略され、p側光ガイド層32の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したGaN基板12上に有機金属化学気相成長法(以下、MOCVD法という)により、例えば1000℃の成長温度でバッファ層14としてのn−GaN層、第1n−クラッド層16としてのn−Al0.07Ga0.93N層、第2n−クラッド層18としてのn−Al0.045Ga0.955N層、第3n−クラッド層20としてのn−Al0.015Ga0.985N層、n側光ガイド層22としてのi−In0.02Ga0.98N層、n側SCH層24としてのi−In0.02Ga0.98N層とが順次形成され、この上に活性層26を構成するウエル層26aとしてのi−In0.12Ga0.88N層とバリア層26bとしてのi−In0.02Ga0.98N層とウエル層26cとしてのi−In0.12Ga0.88N層とが順次形成される。
次いで活性層26の上にp側SCH層28としてのi−In0.02Ga0.98N層、電子障壁層30としてのp−Al0.2Ga0.8N層、p側光ガイド層32としてのp−Al0.2Ga0.8N層70、p−クラッド層34としてのp−Al0.07Ga0.93N層72、およびコンタクト層36としてのp−GaN層74が順次積層された半導体積層構造が形成される。
図19はこの工程の結果を示している。
この場合の絶縁膜の材料としてはSi、Ti、Al、V、Zr、Nb、Hf、Taの酸化物、SiN、SiON、BN、SiC、AlN、TiN、TiCを用いることができる。これらの材料は面方位によってエッチングレートが異なる。すなわちこれらの材料を使用して、真空蒸着法、あるいはスパッタリング法、CVD法等により絶縁膜を形成した場合、導波路リッジ40頂部及びチャネル38の底面の膜質は導波路リッジの側壁上に形成された膜質と異なる。即ちエッチングレートが異なり、導波路リッジの側壁上に形成された膜のエッチングレートは、導波路リッジ40頂部及びチャネル38の底面の膜と比較して50〜100倍のエッチングレートを有している。
図23はこの工程の結果を示している。
この工程で導波路リッジ40および電極パッド基台42となる部分が形成される。図24はこの工程の結果を示している。
この工程ではp−GaN層74の上表面を露呈させるためのドライエッチングがないので、p−GaN層74にドライエッチングによる損傷が発生しない。従ってp−GaN層74により構成されるコンタクト層36のドライエッチングの損傷に起因するコンタクト抵抗の増大を抑制することができる。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ40の最上層であるp−GaN層74の上表面、導波路リッジ40の側壁およびチャネル38底部の一部を開口したレジストパターン(図示せず)を形成し、このレジストパターン上にPtとAuの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、p側電極46を形成する。
導波路リッジ40の頂部のp−GaN層74の上表面はSiO2膜78に覆われることなく全上表面を開口部44aにより露呈しているので、このp側電極46とp−GaN層74との接触面積は開口部44aの形成に際して減少することはない。
従って、p側電極46とp−GaN層74との接触面積の減少に基づくコンタクト抵抗の増加を防止することができるとともにドライエッチングによる損傷に起因するコンタクト抵抗の増大も抑制することができる。図25はこの工程の結果を示している。
なお、この製造方法では導波路リッジ40の側面に絶縁膜はなく、導波路リッジ40の側面は直接p側電極46と接触している。従ってp側電極46とp−クラッド層34の側面と直接に接触する場合が発生する。しかしながらp側電極46とp−クラッド層34の側面とが直接に接触したとしてもp−クラッド層34のコンタクト抵抗は高くほとんど電流が流れていないのではないかと考えられ、初期特性には特に問題はないと考えられる。
この場合の絶縁膜の材料としてはSi、Ti、Al、V、Zr、Nb、Hf、Taの酸化物、SiN、SiON、BN、SiC、AlN、TiN、TiCなどが使用できる。
最後に、p側電極46、チャネル38及び第2シリコン酸化膜48上に真空蒸着法によりTi、Pt,及びAuからなる金属膜を積層し、パッド電極50が形成される。図27はこの工程の結果を示している。
第2シリコン酸化膜48の形成およびパッド電極50の形成は実施の形態1で説明したのと同様である。
Claims (2)
- 半導体基板上に第1導電型の第1の半導体層、活性層、および第2導電型のGaN系の第2の半導体層を順次積層し、半導体積層構造を形成する工程と、
この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第1のレジストパターンを形成する工程と、
この第1のレジストパターンをマスクとして、ドライエッチングにより第2の半導体層の上表面側の一部を除去し底部に第2の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
凹部と第1のレジストパターンを残した導波路リッジとを含む半導体積層構造の表面に第1の絶縁膜を、Si,Ti,Al,V,Zr,Nb,Hf,Taの酸化膜またはSiN、SiON、BN、SiC、AlN、TiN、TiCを含む材料を用い、蒸着、またはスパッタリングまたはCVDにより、形成する工程と、
凹部と導波路リッジの頂部に第1の絶縁膜を残しつつ、導波路リッジ側面の第1の絶縁膜をウエットエッチングにより除去し導波路リッジ側壁を露呈させる工程と、
リフトオフ法によりレジストパターンとこのレジストパターン上に残っている第1の絶縁膜とを除去し、第2の半導体層を露呈させる工程と、
露呈した導波路リッジの第2の半導体層の表面上に電極層を形成する工程と、
を含み、
所定のエッチング液に対して、凹部と導波路リッジの頂部の第1の絶縁膜のエッチングレートを導波路リッジ側面の第1の絶縁膜のエッチングレートよりも小さくしたことを特徴とする半導体光素子の製造方法。 - 基板上に第1導電型の第1の半導体層、活性層、および第2導電型のGaN系の第2の半導体層を順次積層した半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した形状を有するレジスト膜部分を備えた第1のレジストパターンを形成する工程と、
この第1のレジストパターンをマスクとして、ドライエッチングにより第2の半導体層の上表面側の一部を除去し底部に第2の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
凹部と第1のレジストパターンを残した導波路リッジとを含む半導体積層構造の表面に第1の絶縁膜を、Si,Ti,Al,V,Zr,Nb,Hf,Taの酸化膜またはSiN、SiON、BN、SiC、AlN、TiN、TiCを含む材料を用い、蒸着、またはスパッタリングまたはCVDにより、形成する工程と、
凹部と導波路リッジの頂部に第1の絶縁膜を残しつつ、導波路リッジ側面の第1の絶縁膜をウエットエッチングにより除去し導波路リッジ側壁を露呈させる工程と、
リフトオフ法によりレジストパターンとこのレジストパターン上に残っている第1の絶縁膜とを除去し、第2の半導体層を露呈させる工程と、
露呈した導波路リッジの第2の半導体層の表面上に電極層を形成する工程と、
を含み、
所定のエッチング液に対して、凹部と導波路リッジの頂部の第1の絶縁膜のエッチングレートを導波路リッジ側面の第1の絶縁膜のエッチングレートよりも小さくしたことを特徴とする半導体光素子の製造方法。
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