JPH10117038A - 光半導体装置の製造方法 - Google Patents
光半導体装置の製造方法Info
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- JPH10117038A JPH10117038A JP8271994A JP27199496A JPH10117038A JP H10117038 A JPH10117038 A JP H10117038A JP 8271994 A JP8271994 A JP 8271994A JP 27199496 A JP27199496 A JP 27199496A JP H10117038 A JPH10117038 A JP H10117038A
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Abstract
(57)【要約】
【課題】 光半導体装置の製造方法に関し、活性層幅を
制御性及び再現性良く規定できるのは勿論のこと、絶縁
膜をメサ頂面に形成することなく、メサと電流ブロック
層とをセルフ・アライメントの関係を維持できるように
し、絶縁膜エッチングの微妙な制御などを不要にしよう
とする。 【解決手段】 基板２１上に高抵抗層２２を成長させ、
高抵抗層２２上の全面に絶縁膜を形成し、該絶縁膜にス
トライプの開口を形成し、該開口をもつ絶縁膜をマスク
として高抵抗層２２をエッチングして基板２１の一部を
表出させ、該絶縁膜をマスクとしてバッファ層２４及び
活性層２５及びクラッド層２６を含む半導体層を該表出
された基板２１の一部にメサ状に成長させる。
制御性及び再現性良く規定できるのは勿論のこと、絶縁
膜をメサ頂面に形成することなく、メサと電流ブロック
層とをセルフ・アライメントの関係を維持できるように
し、絶縁膜エッチングの微妙な制御などを不要にしよう
とする。 【解決手段】 基板２１上に高抵抗層２２を成長させ、
高抵抗層２２上の全面に絶縁膜を形成し、該絶縁膜にス
トライプの開口を形成し、該開口をもつ絶縁膜をマスク
として高抵抗層２２をエッチングして基板２１の一部を
表出させ、該絶縁膜をマスクとしてバッファ層２４及び
活性層２５及びクラッド層２６を含む半導体層を該表出
された基板２１の一部にメサ状に成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体レーザを安
定に量産して、安価に供給することを可能にする光半導
体装置の製造方法に関する。
定に量産して、安価に供給することを可能にする光半導
体装置の製造方法に関する。
【０００２】光通信は、大容量の情報を伝送できること
から、幹線系通信に広く用いられてきたのであるが、近
年、マルチ・メディア情報を一般家庭まで提供するＦＴ
ＴＨ（ｆｉｂｅｒ ｔｏ ｔｈｅ ｈｏｍｅ）、即ち、
光ファイバを一般家庭まで引き、画像等の大容量情報を
送り込もうとする試みが実現されようとしている。
から、幹線系通信に広く用いられてきたのであるが、近
年、マルチ・メディア情報を一般家庭まで提供するＦＴ
ＴＨ（ｆｉｂｅｒ ｔｏ ｔｈｅ ｈｏｍｅ）、即ち、
光ファイバを一般家庭まで引き、画像等の大容量情報を
送り込もうとする試みが実現されようとしている。
【０００３】このようなシステムに用いる半導体レーザ
・モジュールは、一般加入者への販売を前提にしている
為、低価格化と量産化が必須であり、従って、半導体レ
ーザ単体の製造にも、安定に量産できる技術の実現が望
まれているところであり、本発明は、それに応える一手
段を提供することができる。
・モジュールは、一般加入者への販売を前提にしている
為、低価格化と量産化が必須であり、従って、半導体レ
ーザ単体の製造にも、安定に量産できる技術の実現が望
まれているところであり、本発明は、それに応える一手
段を提供することができる。
【０００４】
【従来の技術】一般に、埋め込み構造の半導体レーザを
再現性良く量産するには、（ａ）大口径のウエハへの結
晶成長技術、（ｂ）活性層ストライプの幅を制御する技
術、の二つが必要である。
再現性良く量産するには、（ａ）大口径のウエハへの結
晶成長技術、（ｂ）活性層ストライプの幅を制御する技
術、の二つが必要である。
【０００５】前記（ａ）に対しては、活性層、電流ブロ
ック層、コンタクト層まで、全てを有機金属気相成長
（ｍｅｔａｌｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ
ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法を適用して形成する
技術の開発が進んでいる。
ック層、コンタクト層まで、全てを有機金属気相成長
（ｍｅｔａｌｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ
ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法を適用して形成する
技術の開発が進んでいる。
【０００６】前記（ｂ）に対しては、従来の絶縁膜をマ
スクとした化学エッチングに依る方法が制御性に乏しい
為、選択成長に依ってストライプの活性層を形成する方
法が提案されている。
スクとした化学エッチングに依る方法が制御性に乏しい
為、選択成長に依ってストライプの活性層を形成する方
法が提案されている。
【０００７】図７は選択成長に関する従来の技術を解説
する為の工程要所に於ける半導体レーザを表す要部切断
正面図であり、以下、これ等の図を参照しつつ説明す
る。
する為の工程要所に於ける半導体レーザを表す要部切断
正面図であり、以下、これ等の図を参照しつつ説明す
る。
【０００８】図７（Ａ）参照 ７−（１） 半導体基板１上にＳｉＯ2 からなる絶縁膜２を形成す
る。
る。
【０００９】７−（２） 選択成長領域予定部分に在る絶縁膜２を除去してストラ
イプの開口２Ａを形成する。
イプの開口２Ａを形成する。
【００１０】図７（Ｂ）参照 ７−（３） 開口２Ａ内に表出された半導体基板１上にクラッド層
３、活性層４、クラッド層５を成長させる。
３、活性層４、クラッド層５を成長させる。
【００１１】従来、活性層などをストライプ化するに
は、リソグラフィ技術とエッチング技術を適用し、活性
層ストライプの幅を制御するには、サイド・エッチング
を利用して調整しているので、ストライプの幅をモニタ
するのは困難である。
は、リソグラフィ技術とエッチング技術を適用し、活性
層ストライプの幅を制御するには、サイド・エッチング
を利用して調整しているので、ストライプの幅をモニタ
するのは困難である。
【００１２】然しながら、前記した選択成長に依る方法
は、絶縁膜２に於ける開口２Ａの幅を正確に制御するこ
とができ、そして、開口２Ａの幅で活性層４の幅が規定
されるので、制御性及び再現性は良好であるとされてい
る。
は、絶縁膜２に於ける開口２Ａの幅を正確に制御するこ
とができ、そして、開口２Ａの幅で活性層４の幅が規定
されるので、制御性及び再現性は良好であるとされてい
る。
【００１３】
【発明が解決しようとする課題】前記提案された選択成
長に依る方法は、リソグラフィ技術とエッチング技術を
適用してメサ・ストライプを形成する方法と異なり、メ
サ・ストライプ上に絶縁膜が残らない為、電流ブロック
層の形成には、独特の技法が必要になる。
長に依る方法は、リソグラフィ技術とエッチング技術を
適用してメサ・ストライプを形成する方法と異なり、メ
サ・ストライプ上に絶縁膜が残らない為、電流ブロック
層の形成には、独特の技法が必要になる。
【００１４】図８乃至図１０は、図７について説明した
工程に続く工程を解説する為の工程要所に於ける半導体
レーザを表す要部切断正面図であり、以下、図を参照し
つつ説明する。尚、図７に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
工程に続く工程を解説する為の工程要所に於ける半導体
レーザを表す要部切断正面図であり、以下、図を参照し
つつ説明する。尚、図７に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
【００１５】図８（Ａ）参照 ８−（１） 選択成長のマスクとして用いた絶縁膜２を除去してか
ら、改めて、ＳｉＯ2からなる絶縁膜６を形成する。
ら、改めて、ＳｉＯ2からなる絶縁膜６を形成する。
【００１６】この絶縁膜６は、メサ側面で特に薄くなる
ように形成することが必要であって、通常、メサを覆う
絶縁膜を形成した場合、自然発生的にメサ側面に於ける
絶縁膜は他の部分に比較して薄くなるのであるが、ここ
では、それ以上に薄くすることが必要であり、それに
は、特殊な技術を必要とする。
ように形成することが必要であって、通常、メサを覆う
絶縁膜を形成した場合、自然発生的にメサ側面に於ける
絶縁膜は他の部分に比較して薄くなるのであるが、ここ
では、それ以上に薄くすることが必要であり、それに
は、特殊な技術を必要とする。
【００１７】図８（Ｂ）参照 ８−（２） 絶縁膜６の化学エッチングを行なって、メサ側面のみ、
絶縁膜６を完全に除去して半導体を表出させる。
絶縁膜６を完全に除去して半導体を表出させる。
【００１８】図９（Ａ）参照 ９−（１） メサ全体を覆うレジスト膜７を形成してから、表出され
ている絶縁膜６を除去すると共にレジスト膜７の下端に
在る絶縁膜６の部分はサイド・エッチングで除去する。
ている絶縁膜６を除去すると共にレジスト膜７の下端に
在る絶縁膜６の部分はサイド・エッチングで除去する。
【００１９】図９（Ｂ）参照 ９−（２） 絶縁膜６をエッチングする際のマスクとして用いたレジ
スト膜７を除去するとメサの頂面を覆う絶縁膜６が現れ
る。
スト膜７を除去するとメサの頂面を覆う絶縁膜６が現れ
る。
【００２０】図１０（Ａ）参照 １０−（１） メサの頂面を覆う絶縁膜６が残っている状態で、電流ブ
ロック層８及び９を成長させる。
ロック層８及び９を成長させる。
【００２１】図１０（Ｂ）参照 １０−（２） メサの頂面に在る絶縁膜６を除去してから、埋め込み層
１０及びコンタクト層１１を形成する。 １０−（３） この後、適宜、保護膜や電極などを形成して完成する。
１０及びコンタクト層１１を形成する。 １０−（３） この後、適宜、保護膜や電極などを形成して完成する。
【００２２】前記説明した従来の技術は、工程が複雑で
あることの他に次に記述するような問題がある。
あることの他に次に記述するような問題がある。
【００２３】 図８（Ａ）について説明した絶縁膜６
の形成では、メサの側面のみを薄く形成する旨の特殊な
成膜技術が必要である。
の形成では、メサの側面のみを薄く形成する旨の特殊な
成膜技術が必要である。
【００２４】 図８（Ｂ）について説明したメサ側面
のみ絶縁膜６の除去を行なうには、エッチング時間を制
御するのであるが、その制御は微妙であって、製造歩留
り低下の原因になる。
のみ絶縁膜６の除去を行なうには、エッチング時間を制
御するのであるが、その制御は微妙であって、製造歩留
り低下の原因になる。
【００２５】 図９（Ａ）について説明した工程で用
いたレジスト膜７の剥離工程が必要であって、それに依
るメサ側面の清浄度低下が起こり、次のＭＯＶＰＥ法を
適用した電流ブロック層８及び９を成長する障害とな
る。
いたレジスト膜７の剥離工程が必要であって、それに依
るメサ側面の清浄度低下が起こり、次のＭＯＶＰＥ法を
適用した電流ブロック層８及び９を成長する障害とな
る。
【００２６】このように、良質の電流ブロック層８及び
９が成長できない場合、リーク電流が増大するおそれが
ある。
９が成長できない場合、リーク電流が増大するおそれが
ある。
【００２７】本発明は、活性層幅を制御性及び再現性良
く規定できるのは勿論のこと、絶縁膜をメサ頂面に形成
することなく、メサと電流ブロック層とをセルフ・アラ
イメントの関係を維持できるようにし、絶縁膜エッチン
グの微妙な制御などを不要にしようとする。
く規定できるのは勿論のこと、絶縁膜をメサ頂面に形成
することなく、メサと電流ブロック層とをセルフ・アラ
イメントの関係を維持できるようにし、絶縁膜エッチン
グの微妙な制御などを不要にしようとする。
【００２８】
【課題を解決するための手段】本発明では、基板上に予
め形成した高抵抗層、或いは、電流阻止用接合生成層が
電流ブロック作用を果たし、しかも、その電流ブロック
作用をする層が活性層を含む所要半導体層のメサをセル
フ・アライメントで形成する為の役割の一部を担ってい
ることが基本になっている。
め形成した高抵抗層、或いは、電流阻止用接合生成層が
電流ブロック作用を果たし、しかも、その電流ブロック
作用をする層が活性層を含む所要半導体層のメサをセル
フ・アライメントで形成する為の役割の一部を担ってい
ることが基本になっている。
【００２９】前記したところから、本発明に依る光半導
体装置の製造方法に於いては、（１）半導体基板（例え
ば基板２１）上に高抵抗半導体層（例えば高抵抗層２
２）を成長させる工程と、次いで、該高抵抗半導体層上
の全面に絶縁膜（例えば絶縁膜２３）を形成する工程
と、次いで、該絶縁膜にストライプの開口（例えばスト
ライプをなす開口２３Ａ）を形成する工程と、次いで、
該開口をもつ絶縁膜をマスクとして該高抵抗半導体層を
エッチングして該半導体基板の一部を表出させる工程
と、次いで、該絶縁膜をマスクとしてバッファ層（例え
ばバッファ層２４）及び活性層（例えば活性層２５）及
びクラッド層（例えばクラッド層２６）を含む半導体層
を該表出された半導体基板の一部に成長させる工程とが
含まれてなることを特徴とするか、或いは、
体装置の製造方法に於いては、（１）半導体基板（例え
ば基板２１）上に高抵抗半導体層（例えば高抵抗層２
２）を成長させる工程と、次いで、該高抵抗半導体層上
の全面に絶縁膜（例えば絶縁膜２３）を形成する工程
と、次いで、該絶縁膜にストライプの開口（例えばスト
ライプをなす開口２３Ａ）を形成する工程と、次いで、
該開口をもつ絶縁膜をマスクとして該高抵抗半導体層を
エッチングして該半導体基板の一部を表出させる工程
と、次いで、該絶縁膜をマスクとしてバッファ層（例え
ばバッファ層２４）及び活性層（例えば活性層２５）及
びクラッド層（例えばクラッド層２６）を含む半導体層
を該表出された半導体基板の一部に成長させる工程とが
含まれてなることを特徴とするか、或いは、
【００３０】（２）半導体基板（例えば基板３１）上に
サイリスタ構造（ｐ−ｎ−ｐ−ｎ或いはｎ−ｐ−ｎ−
ｐ）をなす電流阻止用接合生成層（例えばｎ−ＩｎＰ、
ｐ−ＩｎＰ、ｎ−ＩｎＰからなる電流阻止用接合生成層
３２）を成長させる工程と、次いで、該電流阻止用接合
生成層上の全面に絶縁膜（例えば絶縁膜３３）を形成す
る工程と、次いで、該絶縁膜にストライプの開口（例え
ばストライプの開口３３Ａ）を形成する工程と、次い
で、該開口をもつ絶縁膜をマスクとして該電流阻止用接
合生成層をエッチングして該半導体基板の一部を表出さ
せる工程と、次いで、該絶縁膜をマスクとしてバッファ
層（例えばバッファ層３４）及び活性層（例えば活性層
３５）及びクラッド層（例えばクラッド層３６）を含む
半導体層を該表出された半導体基板の一部に成長させる
工程とが含まれてなることを特徴とする。
サイリスタ構造（ｐ−ｎ−ｐ−ｎ或いはｎ−ｐ−ｎ−
ｐ）をなす電流阻止用接合生成層（例えばｎ−ＩｎＰ、
ｐ−ＩｎＰ、ｎ−ＩｎＰからなる電流阻止用接合生成層
３２）を成長させる工程と、次いで、該電流阻止用接合
生成層上の全面に絶縁膜（例えば絶縁膜３３）を形成す
る工程と、次いで、該絶縁膜にストライプの開口（例え
ばストライプの開口３３Ａ）を形成する工程と、次い
で、該開口をもつ絶縁膜をマスクとして該電流阻止用接
合生成層をエッチングして該半導体基板の一部を表出さ
せる工程と、次いで、該絶縁膜をマスクとしてバッファ
層（例えばバッファ層３４）及び活性層（例えば活性層
３５）及びクラッド層（例えばクラッド層３６）を含む
半導体層を該表出された半導体基板の一部に成長させる
工程とが含まれてなることを特徴とする。
【００３１】前記手段を採ることに依り、基板上に予め
形成されてストライプの開口をもつ高抵抗層や電流阻止
用接合生成層が活性層幅を制御性及び再現性良く規定す
る役割の一部を担うと共に電流ブロック層として作用す
る。
形成されてストライプの開口をもつ高抵抗層や電流阻止
用接合生成層が活性層幅を制御性及び再現性良く規定す
る役割の一部を担うと共に電流ブロック層として作用す
る。
【００３２】また、メサ頂面に絶縁膜を形成しなくて
も、活性層を含む所要半導体層からなるメサと電流ブロ
ック作用を果たす高抵抗層や電流阻止用接合生成層とは
セルフ・アライメントの関係を保って形成され、従来の
技術に比較すると、工程が簡単であるばかりでなく、絶
縁膜エッチングの微妙な制御などが全く不要となる。
も、活性層を含む所要半導体層からなるメサと電流ブロ
ック作用を果たす高抵抗層や電流阻止用接合生成層とは
セルフ・アライメントの関係を保って形成され、従来の
技術に比較すると、工程が簡単であるばかりでなく、絶
縁膜エッチングの微妙な制御などが全く不要となる。
【００３３】
【発明の実施の形態】図１乃至図３は本発明に於ける実
施の形態１を解説する為の工程要所に於ける埋め込み構
造半導体レーザを表す要部切断正面図であり、以下、こ
れ等の図を参照しつつ説明する。
施の形態１を解説する為の工程要所に於ける埋め込み構
造半導体レーザを表す要部切断正面図であり、以下、こ
れ等の図を参照しつつ説明する。
【００３４】図１（Ａ）参照 １−（１） ＭＯＶＰＥ法を適用することに依り、ｐ−ＩｎＰ基板２
１上に厚さが１〔μｍ〕である鉄（Ｆｅ）ドープＩｎＰ
からなる高抵抗層２２を形成する。尚、ここでは、約５
〔ｃｍ〕（２インチ）基板を用いた。
１上に厚さが１〔μｍ〕である鉄（Ｆｅ）ドープＩｎＰ
からなる高抵抗層２２を形成する。尚、ここでは、約５
〔ｃｍ〕（２インチ）基板を用いた。
【００３５】ここで、ＩｎＰに１×１０16〔cm-3〕程度
のＦｅをドーピングした場合、半導体レーザに於けるリ
ーク電流は実用上充分な程度に抑止することができる。
のＦｅをドーピングした場合、半導体レーザに於けるリ
ーク電流は実用上充分な程度に抑止することができる。
【００３６】図１（Ｂ）参照 １−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、高
抵抗層２２上に厚さが０．３〔μｍ〕であるＳｉＯ2 か
らなる絶縁膜２３を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、高
抵抗層２２上に厚さが０．３〔μｍ〕であるＳｉＯ2 か
らなる絶縁膜２３を形成する。
【００３７】１−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、絶縁膜２３のエッ
チングを行なって、幅２〔μｍ〕のストライプをなす開
口２３Ａを形成する。
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、絶縁膜２３のエッ
チングを行なって、幅２〔μｍ〕のストライプをなす開
口２３Ａを形成する。
【００３８】図２（Ａ）参照 ２−（１） エッチング・ガスをエタン系ガスとする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、絶縁膜２３をマ
スクとして高抵抗層２２の表面から基板２１に達するエ
ッチングを行ない、開口２３Ａのパターンと同パターン
の開口２２Ａを形成する。
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、絶縁膜２３をマ
スクとして高抵抗層２２の表面から基板２１に達するエ
ッチングを行ない、開口２３Ａのパターンと同パターン
の開口２２Ａを形成する。
【００３９】図２（Ｂ）参照 ２−（２） ＳｉＯ2 からなる絶縁層２３を残したまま、ＭＯＶＰＥ
法を適用することに依り、開口２２Ａ内に表出された基
板２１の部分に厚さが１．２〔μｍ〕であるｐ−ＩｎＰ
バッファ層２４、厚さが０．３〔μｍ〕であるＩｎＧａ
ＡｓＰ活性層２５、厚さが０．５〔μｍ〕であるｎ−Ｉ
ｎＰクラッド層２６を順に形成する。
法を適用することに依り、開口２２Ａ内に表出された基
板２１の部分に厚さが１．２〔μｍ〕であるｐ−ＩｎＰ
バッファ層２４、厚さが０．３〔μｍ〕であるＩｎＧａ
ＡｓＰ活性層２５、厚さが０．５〔μｍ〕であるｎ−Ｉ
ｎＰクラッド層２６を順に形成する。
【００４０】ここで、活性層２５は、簡明にする為、図
では一層で表してあるが、実際には、
では一層で表してあるが、実際には、
【００４１】（ａ）厚さ０．１〔μｍ〕のＩｎＧａＡｓ
Ｐガイド層
Ｐガイド層
【００４２】（ｂ）Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy （ｘ＝
０．１５及びｙ＝０．６７）バリヤ層×６ Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy （ｘ＝０．１３及びｙ＝
０．４３）ウエル層×５ からなる厚さ０．１〔μｍ〕の多重量子井戸（ｍｕｌｔ
ｉ ｑｕａｎｔｕｍｗｅｌｌ：ＭＱＷ）層
０．１５及びｙ＝０．６７）バリヤ層×６ Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy （ｘ＝０．１３及びｙ＝
０．４３）ウエル層×５ からなる厚さ０．１〔μｍ〕の多重量子井戸（ｍｕｌｔ
ｉ ｑｕａｎｔｕｍｗｅｌｌ：ＭＱＷ）層
【００４３】（ｃ）厚さ０．１〔μｍ〕のＩｎＧａＡｓ
Ｐガイド層 で構成されている。尚、ガイド層は、一般にＳＣＨ（ｓ
ｅｐａｒａｔｅ ｃｏｎｆｉｎｅｍｅｎｔ ｈｅｔｅｒ
ｏｓｔｒｕｃｔｕｒｅ）層と呼ばれているものである。
Ｐガイド層 で構成されている。尚、ガイド層は、一般にＳＣＨ（ｓ
ｅｐａｒａｔｅ ｃｏｎｆｉｎｅｍｅｎｔ ｈｅｔｅｒ
ｏｓｔｒｕｃｔｕｒｅ）層と呼ばれているものである。
【００４４】図３（Ａ）参照 ３−（１） フッ酸系エッチング液に浸漬してＳｉＯ2 からなる絶縁
膜２３を除去し、高抵抗層２２を表出させる。
膜２３を除去し、高抵抗層２２を表出させる。
【００４５】図３（Ｂ）参照 ３−（２） ＭＯＶＰＥ法を適用することに依り、厚さが３〔μｍ〕
であるｎ−ＩｎＰクラッド層２７、厚さが１〔μｍ〕で
あるｎ−ＩｎＧａＡｓＰコンタクト層２８を順に形成
し、埋め込み構造を完成する。
であるｎ−ＩｎＰクラッド層２７、厚さが１〔μｍ〕で
あるｎ−ＩｎＧａＡｓＰコンタクト層２８を順に形成
し、埋め込み構造を完成する。
【００４６】３−（３） この後、通常の技法を適用することに依り、保護膜、ｎ
側電極、ｐ側電極などを形成して半導体レーザを完成す
る。
側電極、ｐ側電極などを形成して半導体レーザを完成す
る。
【００４７】前記のようにして作成した埋め込み構造半
導体レーザについて調べたところ、従来の技術に依った
場合と同等の特性均一性、及び、従来の技術を越える良
好な再現性が得られた。尚、工程数が少ないことは、前
記実施の形態から、充分に看取されよう。
導体レーザについて調べたところ、従来の技術に依った
場合と同等の特性均一性、及び、従来の技術を越える良
好な再現性が得られた。尚、工程数が少ないことは、前
記実施の形態から、充分に看取されよう。
【００４８】図４乃至図６は本発明に於ける実施の形態
２を解説する為の工程要所に於ける埋め込み構造半導体
レーザを表す要部切断正面図であり、以下、これ等の図
を参照しつつ説明する。
２を解説する為の工程要所に於ける埋め込み構造半導体
レーザを表す要部切断正面図であり、以下、これ等の図
を参照しつつ説明する。
【００４９】図４（Ａ）参照 ４−（１） ＭＯＶＰＥ法を適用することに依り、ｐ−ＩｎＰ基板３
１上に厚さが０．４〔μｍ〕であるｎ−ＩｎＰ層、厚さ
が０．４〔μｍ〕であるｐ−ＩｎＰ層、厚さが０．２
〔μｍ〕であるｎ−ＩｎＰ層の積層構造からなる電流阻
止用接合生成層３２を形成する。尚、この場合も、約５
〔ｃｍ〕（２インチ）基板を用いた。
１上に厚さが０．４〔μｍ〕であるｎ−ＩｎＰ層、厚さ
が０．４〔μｍ〕であるｐ−ＩｎＰ層、厚さが０．２
〔μｍ〕であるｎ−ＩｎＰ層の積層構造からなる電流阻
止用接合生成層３２を形成する。尚、この場合も、約５
〔ｃｍ〕（２インチ）基板を用いた。
【００５０】図４（Ｂ）参照 １−（２） ＣＶＤ法を適用することに依り、電流阻止用接合生成層
３２の表面に厚さが０．３〔μｍ〕であるＳｉＯ2 から
なる絶縁膜３３を形成する。
３２の表面に厚さが０．３〔μｍ〕であるＳｉＯ2 から
なる絶縁膜３３を形成する。
【００５１】１−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、絶縁膜３３のエッ
チングを行なって、幅２〔μｍ〕のストライプをなす開
口３３Ａを形成する。
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、絶縁膜３３のエッ
チングを行なって、幅２〔μｍ〕のストライプをなす開
口３３Ａを形成する。
【００５２】図５（Ａ）参照 ５−（１） エッチング・ガスをエタン系ガスとするＲＩＥ法を適用
することに依り、絶縁膜３３をマスクとして電流阻止用
接合生成層３２の表面から基板３１に達するエッチング
を行ない、開口３３Ａのパターンと同パターンの開口３
２Ａを形成する。
することに依り、絶縁膜３３をマスクとして電流阻止用
接合生成層３２の表面から基板３１に達するエッチング
を行ない、開口３３Ａのパターンと同パターンの開口３
２Ａを形成する。
【００５３】図５（Ｂ）参照 ５−（２） ＳｉＯ2 からなる絶縁層３３を残したまま、ＭＯＶＰＥ
法を適用することに依り、開口３２Ａ内に表出された基
板３１の部分に厚さが１．２〔μｍ〕であるｐ−ＩｎＰ
バッファ層３４、厚さが０．９〔μｍ〕であるＩｎＧａ
ＡｓＰ活性層３５、厚さが０．５〔μｍ〕であるｎ−Ｉ
ｎＰクラッド層３６を順に形成する。
法を適用することに依り、開口３２Ａ内に表出された基
板３１の部分に厚さが１．２〔μｍ〕であるｐ−ＩｎＰ
バッファ層３４、厚さが０．９〔μｍ〕であるＩｎＧａ
ＡｓＰ活性層３５、厚さが０．５〔μｍ〕であるｎ−Ｉ
ｎＰクラッド層３６を順に形成する。
【００５４】ここでも、活性層３５は、簡明にする為、
図では一層で表してあるが、実際には、
図では一層で表してあるが、実際には、
【００５５】（ａ）厚さ０．１〔μｍ〕のＩｎＧａＡｓ
Ｐガイド層
Ｐガイド層
【００５６】（ｂ）Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy （ｘ＝
０．１５及びｙ＝０．６７）バリヤ層×６ Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy （ｘ＝０．１３及びｙ＝
０．４３）ウエル層×５ からなる厚さ０．１〔μｍ〕のＭＱＷ層
０．１５及びｙ＝０．６７）バリヤ層×６ Ｉｎ1-x Ｇａx Ａｓ1-y Ｐy （ｘ＝０．１３及びｙ＝
０．４３）ウエル層×５ からなる厚さ０．１〔μｍ〕のＭＱＷ層
【００５７】（ｃ）厚さ０．１〔μｍ〕のＩｎＧａＡｓ
Ｐガイド層 で構成されている。尚、ガイド層は、前記同様、ＳＣＨ
層のことである。
Ｐガイド層 で構成されている。尚、ガイド層は、前記同様、ＳＣＨ
層のことである。
【００５８】図６（Ａ）参照 ６−（１） フッ酸系エッチング液に浸漬してＳｉＯ2 からなる絶縁
膜３３を除去し、電流阻止用接合生成層３２を表出させ
る。
膜３３を除去し、電流阻止用接合生成層３２を表出させ
る。
【００５９】図６（Ｂ）参照 ６−（２） ＭＯＶＰＥ法を適用することに依り、厚さが３〔μｍ〕
であるｎ−ＩｎＰクラッド層３７、厚さが１〔μｍ〕で
あるｎ−ＩｎＧａＡｓＰコンタクト層３８を順に形成
し、埋め込み構造を完成する。
であるｎ−ＩｎＰクラッド層３７、厚さが１〔μｍ〕で
あるｎ−ＩｎＧａＡｓＰコンタクト層３８を順に形成
し、埋め込み構造を完成する。
【００６０】３−（３） この後、通常の技法を適用することに依り、保護膜、ｎ
側電極、ｐ側電極などを形成して半導体レーザを完成す
る。
側電極、ｐ側電極などを形成して半導体レーザを完成す
る。
【００６１】前記のようにして作成した埋め込み構造半
導体レーザについて調べたところ、実施の形態１に依っ
て得られた埋め込み構造半導体レーザと同じ特性及び再
現性が得られた。尚、工程数は、実施の形態１と比較す
ると若干増加するが、ｐｎ接合に依る電流ブロックを安
定性の面から見れば、それを補って余りあるとすべきで
ある。
導体レーザについて調べたところ、実施の形態１に依っ
て得られた埋め込み構造半導体レーザと同じ特性及び再
現性が得られた。尚、工程数は、実施の形態１と比較す
ると若干増加するが、ｐｎ接合に依る電流ブロックを安
定性の面から見れば、それを補って余りあるとすべきで
ある。
【００６２】
【発明の効果】本発明に依る光半導体装置の製造方法に
於いては、半導体基板上に高抵抗半導体層或いは電流阻
止用接合生成層を成長させ、高抵抗半導体層或いは電流
阻止用接合生成層上に絶縁膜を形成し、絶縁膜にストラ
イプの開口を形成し、開口をもつ絶縁膜をマスクとして
高抵抗半導体層或いは電流阻止用接合生成層をエッチン
グして半導体基板の一部を表出させ、絶縁膜をマスクと
してバッファ層及び活性層及びクラッド層を含む半導体
層を表出された半導体基板の一部に成長させる。
於いては、半導体基板上に高抵抗半導体層或いは電流阻
止用接合生成層を成長させ、高抵抗半導体層或いは電流
阻止用接合生成層上に絶縁膜を形成し、絶縁膜にストラ
イプの開口を形成し、開口をもつ絶縁膜をマスクとして
高抵抗半導体層或いは電流阻止用接合生成層をエッチン
グして半導体基板の一部を表出させ、絶縁膜をマスクと
してバッファ層及び活性層及びクラッド層を含む半導体
層を表出された半導体基板の一部に成長させる。
【００６３】前記構成を採ることに依り、基板上に予め
形成されてストライプの開口をもつ高抵抗層や電流阻止
用接合生成層が活性層幅を制御性及び再現性良く規定す
る役割の一部を担うと共に電流ブロック層として作用す
る。
形成されてストライプの開口をもつ高抵抗層や電流阻止
用接合生成層が活性層幅を制御性及び再現性良く規定す
る役割の一部を担うと共に電流ブロック層として作用す
る。
【００６４】また、メサ頂面に絶縁膜を形成しなくて
も、活性層を含む所要半導体層からなるメサと電流ブロ
ック作用を果たす高抵抗層や電流阻止用接合生成層とは
セルフ・アライメントの関係を保って形成され、従来の
技術に比較すると、工程が簡単であるばかりでなく、絶
縁膜エッチングの微妙な制御などが全く不要となる。
も、活性層を含む所要半導体層からなるメサと電流ブロ
ック作用を果たす高抵抗層や電流阻止用接合生成層とは
セルフ・アライメントの関係を保って形成され、従来の
技術に比較すると、工程が簡単であるばかりでなく、絶
縁膜エッチングの微妙な制御などが全く不要となる。
【図１】本発明に於ける実施の形態１を解説する為の工
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
【図２】本発明に於ける実施の形態１を解説する為の工
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
【図３】本発明に於ける実施の形態１を解説する為の工
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
【図４】本発明に於ける実施の形態２を解説する為の工
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
【図５】本発明に於ける実施の形態２を解説する為の工
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
【図６】本発明に於ける実施の形態２を解説する為の工
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
程要所に於ける埋め込み構造半導体レーザを表す要部切
断正面図である。
【図７】選択成長に関する従来の技術を解説する為の工
程要所に於ける半導体レーザを表す要部切断正面図であ
る。
程要所に於ける半導体レーザを表す要部切断正面図であ
る。
【図８】図７について説明した工程に続く工程を解説す
る為の工程要所に於ける半導体レーザを表す要部切断正
面図である。
る為の工程要所に於ける半導体レーザを表す要部切断正
面図である。
【図９】図７について説明した工程に続く工程を解説す
る為の工程要所に於ける半導体レーザを表す要部切断正
面図である。
る為の工程要所に於ける半導体レーザを表す要部切断正
面図である。
【図１０】図７について説明した工程に続く工程を解説
する為の工程要所に於ける半導体レーザを表す要部切断
正面図である。
する為の工程要所に於ける半導体レーザを表す要部切断
正面図である。
２１ 基板 ２２ 高抵抗層 ２２Ａ 開口 ２３ 絶縁膜 ２３Ａ 開口 ２４ バッファ層 ２５ 活性層 ２６ クラッド層 ２７ クラッド層 ２８ コンタクト層 ３２ 電流阻止用接合生成層
Claims (2)
- 【請求項１】半導体基板上に高抵抗半導体層を成長させ
る工程と、 次いで、該高抵抗半導体層上の全面に絶縁膜を形成する
工程と、 次いで、該絶縁膜にストライプの開口を形成する工程
と、 次いで、該開口をもつ絶縁膜をマスクとして該高抵抗半
導体層をエッチングして該半導体基板の一部を表出させ
る工程と、 次いで、該絶縁膜をマスクとしてバッファ層及び活性層
及びクラッド層を含む半導体層を該表出された半導体基
板の一部に成長させる工程とが含まれてなることを特徴
とする光半導体装置の製造方法。 - 【請求項２】半導体基板上にサイリスタ構造をなす電流
阻止用接合生成層を成長させる工程と、 次いで、該電流阻止用接合生成層上の全面に絶縁膜を形
成する工程と、 次いで、該絶縁膜にストライプの開口を形成する工程
と、 次いで、該開口をもつ絶縁膜をマスクとして該電流阻止
用接合生成層をエッチングして該半導体基板の一部を表
出させる工程と、 次いで、該絶縁膜をマスクとしてバッファ層及び活性層
及びクラッド層を含む半導体層を該表出された半導体基
板の一部に成長させる工程とが含まれてなることを特徴
とする光半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271994A JPH10117038A (ja) | 1996-10-15 | 1996-10-15 | 光半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271994A JPH10117038A (ja) | 1996-10-15 | 1996-10-15 | 光半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117038A true JPH10117038A (ja) | 1998-05-06 |
Family
ID=17507675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271994A Withdrawn JPH10117038A (ja) | 1996-10-15 | 1996-10-15 | 光半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10117038A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0997995A1 (en) * | 1998-10-26 | 2000-05-03 | Nec Corporation | Fabrication method of semiconductor laser |
| JP2006190782A (ja) * | 2005-01-05 | 2006-07-20 | Fujitsu Ltd | 光半導体装置及びその製造方法 |
| JP2008205507A (ja) * | 2006-10-16 | 2008-09-04 | Mitsubishi Electric Corp | 半導体光素子の製造方法 |
| US7981704B2 (en) | 2006-10-16 | 2011-07-19 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor optical device |
-
1996
- 1996-10-15 JP JP8271994A patent/JPH10117038A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0997995A1 (en) * | 1998-10-26 | 2000-05-03 | Nec Corporation | Fabrication method of semiconductor laser |
| JP2006190782A (ja) * | 2005-01-05 | 2006-07-20 | Fujitsu Ltd | 光半導体装置及びその製造方法 |
| JP2008205507A (ja) * | 2006-10-16 | 2008-09-04 | Mitsubishi Electric Corp | 半導体光素子の製造方法 |
| US7981704B2 (en) | 2006-10-16 | 2011-07-19 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor optical device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |