JP4091647B2 - 半導体光素子の製造方法 - Google Patents

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Description

この発明は、半導体光素子の製造方法に係り、特に導波路リッジ頂部に電極を備えた半導体光素子の製造方法に関する。
近年、光ディスクの高密度化に必要である青色領域から紫外線領域におよぶ発光が可能な半導体レーザとして、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた窒化物系半導体レーザの研究開発が盛んに行われ、既に実用化している。
このような青紫色ＬＤ（以下レーザダイオードをＬＤと記載する）はＧａＮ基板上に化合物半導体を結晶成長させて形成される。
代表的な化合物半導体にはＩＩＩ族元素とＶ族元素とが結合したＩＩＩ−Ｖ族化合物半導体があり、複数のＩＩＩ族原子やＶ族原子が結合することにより様々な組成比を有する混晶化合物半導体が得られる。青紫色ＬＤに使用される化合物半導体としては、例えば、ＧａＮ，ＧａＰＮ、ＧａＮＡｓ、ＩｎＧａＮ，ＡｌＧａＮなどがある。
導波路リッジ型のＬＤは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。この開口を有する絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成される。このためにコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層とコンタクト層の接触面積がコンタクト層の全表面積よりも小さくなる。
従来の赤色ＬＤにおいて使用されるコンタクト層の材料、例えばＧａＡｓ等では、コンタクト抵抗が比較的低いので、リフトオフ法によって生じる接触面積の減少がコンタクト抵抗を大きく増加させることはなく、ＬＤの動作電圧の上昇に大きき影響することはなかった。
しかしながら青紫色ＬＤの場合コンタクト層に使用される材料が、ＧａＮ等であり、材料のコンタクト抵抗が比較的高く、このために電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色ＬＤの動作電圧を高める結果となっていた。
電極とコンタクト層との接触面積の減少を防止するための、ＬＤの製造方法の公知例には次のようなものがある。
窒化物半導体レーザ素子を形成する場合において、まず複数の半導体層を含むウエハのｐ型コンタクト１１１層上にパラジウム／モリブデン／金からなるｐ型電極層１１２が形成される。次にｐ型電極層１１２の上にストライプ状のレジストマスク（図示せず）を形成し、ＲＩＥ（反応性イオンエッチング）によってリッジストライプ１１４を形成する。すなわちＡｒガスによってｐ型電極１１２をエッチングにより形成し、さらにＡｒとＣｌ２とＳｉＣｌ４の混合ガスによってＰ型コンタクト層１１１とｐ型クラッド層１１０の途中までエッチング、またはｐガイド層１０９の途中までエッチングすることによりリッジストライプが形成される。さらにリッジストライプ１１４のレジストを残したままで、ウエハの上面を覆うように、絶縁膜１１５（主としてＺｒＯ２からなるＺｒ酸化物）が厚さ０．５μｍに形成される。その後レジストを除去することによりリッジストライプ１１４の上辺が露出される。さらにｐ型電極１１２と少なくともその両側近傍の絶縁膜１１５を覆うようにモリブデンと金からなるｐ型パッド電極１１６が形成される。（例えば、特許文献１、第９頁、４２−５０行、及び図１ 参照）。
またもう一つの公知例では二つの異なるフォトレジスト層を積層するステップを含むリッジ導波管半導体ＬＤを製造するための自己整合法を開示している。この製造方法は次のような方法である。
下側のフォトレジスト層は３００ｎｍ未満の波長を有する光だけに反応し、上側のフォトレジスト層は３００ｎｍより長い波長を有する光だけに反応する。第２被覆導波層４０６とこの上にキャップ層４０８が形成された半導体積層構造において、キャップ層４０８と第２被覆導波層４０６の一部分が除去されリッジ構造４１４とダブルチャネル４１２が形成される。さらにリッジ構造４１４とダブルチャネル４１２の表面に第２絶縁膜４１６が形成される。この第２絶縁膜の上に下層の第１フォトレジスト層４２０と上層の第２フォトレジスト層４２２が形成される。リッジ構造４１４近傍の第１フォトレジスト層４２０を露出するために第２フォトレジスト層４２２がパターン化される。次にリッジ構造４１４上の第２絶縁膜４１６を露出させるために第１フォトレジスト層４２０に対してＲＩＥプロセスが行われる。次にリッジ４１４の外側の第２絶縁膜４１６を除去するためにＲＩＥプロセスを含むエッチングプロセスが実行される。次に残存している第１フォトレジスト層４２０および第２フォトレジスト層４２２が除去され、第１金属層４２４が電極として蒸着される（例えば、特許文献２、段落番号［００２４］から［００３４］、及び図７乃至図１８ 参照）。
さらに別の公知例では、Ａｌのメタルマスクを用いてウエットエッチングによりコンタクト層をエッチングし、さらにメタルマスクを残したままコンタクト層をマスクとしてウエットエッチングを行うことにより、リッジとチャネルを形成するとともに、プラズマＣＶＤにより絶縁膜を全面に形成し、次いでＡｌパターンとその上に堆積した絶縁膜をリフトオフで除去する。次いで通常のリソグラフィプロセスによりｐ側電極の部分が露出するレジストパターンを形成し、このレジストパターンをマスクとして電極材料を真空蒸着し、レジストパターンとその上の電極材料をリフトオフで除去しリッジのコンタクト層に密着する電極を形成することが開示されている（例えば、特許文献３、段落番号［００２５］から［００３４］、及び図１ 参照）。
さらに別の公知例では次のような工程が開示されている。コンタクト層１３の表面のほぼ全面に第１の保護膜６１を形成し、この第１の保護膜６１の上にストライプ状の第３の保護膜６３を形成する。第３の保護膜６３をつけたまま第１の保護膜６１をエッチングした後、第３の保護膜６３を除去し、ストライプ状の第１の保護膜６１を形成する。ついで第１の保護膜をマスクとしてｐ側コンタクト層１３とコンタクト層の下の層、例えばｐ側クラッド層１２の途中、までエッチングすることによりストライプ状の導波路を形成する。次に第１の保護膜６１と異なる材料で絶縁性のある第２の保護膜６２をストライプ状の導波路の側面とエッチングされて露出した窒化物半導体層、先のエッチングではｐ側クラッド層１２の平面に形成し、リフトオフ法により第１の保護膜６１のみを除去し第２の保護膜とｐ側コンタクト層１３の上に、そのｐ側コンタクト層１３と電気的に接続したｐ電極を形成する（例えば、特許文献４、段落番号［００２０］から［００２７］、及び図１ 参照）。
再公表特許（Ａ１） ＪＰ ＷＯ２００３／０８５７９０ 公報 特開２０００−２２２６１号公報 特開２０００−３４０８８０号公報 特開２００３−１４２７６９号公報
従来の方法でも導波路リッジのコンタクト層と電極層との接触面積は確保されるとしても、金属膜と金属膜の下層の半導体層とを同時にエッチングする工程や、２層のレジストを使用する場合に下層のレジストを安定して所定の厚みを残してエッチングを停止する工程や、金属膜をマスクとしたり複数の保護膜を使用する場合のリフトオフを行う工程等を含むなど、安定的に特性の揃ったデバイスを製造する上での問題点があった。また複数のレジストや保護膜を使用する場合の工程の自由度の低下などの問題点もあった。
この発明は上記の問題点を解決するためになされたもので、第１の目的は簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止することが可能で、歩留まりの高い製造方法を提供することである。
この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むものである。
この発明に係る半導体光素子の製造方法においては、導波路リッジに隣接する凹部に形成された第２のレジストパターンが、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するので、この第２のレジストパターンを用いてエッチングにより第１の絶縁膜を除去すると、導波路リッジの側面及び凹部の第１の絶縁膜を残しながら、導波路リッジ頂部の第２の半導体層は露呈されるので、簡単な工程により第２の半導体層と電極層とが接触面積の減少がなく接合される。
以下の実施の形態においては、半導体光素子として、例えば青紫色ＬＤを例にして説明するが、青紫色ＬＤに限らず、赤色ＬＤなど半導体光素子全般に適用して同様の効果を奏する。したがって、半導体積層構造を形成する各材料は、窒化物系半導体に限らず、ＩｎＰ系材料やＧａＡｓ系材料も含まれる。また、基板はＧａＮ基板に限らず、ＩｎＰ，ＧａＡｓ，Ｓｉ，ＳｉＣなどのその他の半導体基板や、サファイア基板などの絶縁基板であってもよい。
実施の形態１．
図１は、この発明の一実施の形態に係る半導体ＬＤの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図１において、このＬＤ１０は導波路リッジ型の青紫色ＬＤで、ｎ型ＧａＮ基板１２（以下、“ｎ型”を“ｎ−”と、また“ｐ型”を“ｐ−”、特に不純物がドーピングされていないアンドープの場合は“ｉ−”と表記する）の一方主面であるＧａ面上にｎ−ＧａＮで形成されたバッファ層１４、このバッファ層１４の上にｎ−ＡｌＧａＮで形成された第１の半導体層としての、例えば第１ｎ−クラッド層１６，第２ｎ−クラッド層１８，および第３ｎ−クラッド層２０が形成され、この第３ｎクラッド層２０の上にｎ−ＧａＮで形成されたｎ側光ガイド層２２、ＩｎＧａＮで形成されたｎ側ＳＣＨ（Separate Confinement Heterostructure）層２４、および活性層２６が順次積層されている。
この活性層２６の上にＩｎＧａＮで形成されたｐ側ＳＣＨ層２８、ｐ−ＡｌＧａＮで形成された電子障壁層３０、ｐ−ＧａＮで形成されたｐ側光ガイド層３２、ｐ−ＡｌＧａＮで形成されたｐ−クラッド層３４、及びｐ−ＧａＮで形成されたコンタクト層３６が順次積層されている。第２の半導体層としては、この実施の形態では、ｐ−クラッド層３４とコンタクト層３６とを含んでいる。しかし場合によって第２の半導体層は１層であっても３層以上でってもかまわない。
コンタクト層３６およびｐ−クラッド層３４に凹部としてのチャネル３８を形成することにより、コンタクト層３６およびコンタクト層３６と接する側のｐ−クラッド層３４の一部が導波路リッジ４０を形成している。
導波路リッジ４０はＬＤ１０の共振器端面となる劈開端面の幅方向の中央部分に配設され、共振器端面となる両端面の間に延在している。この導波路リッジ４０はその長手方向の寸法、即ち共振器長は１０００μｍで、その長手方向に直交する方向のリッジ幅が数μｍ〜数十μｍで、例えばこの実施の形態では１．５μｍである。
またチャネルの幅はこの実施の形態では１０μｍである。チャネル３８を介して導波路リッジ４０の両外側に形成された台状部は、例えば電極パッド基台４２である。
また導波路リッジ４０の深さ、即ちチャネル３８の底面からの高さは、たとえば０．５μｍである。
導波路リッジ４０の側壁および電極パッド基台４２の側壁を含むチャネル３８の両側面及び底面は、第１の絶縁膜としての第１シリコン絶縁膜４４により被覆されている。この第１シリコン絶縁膜４４は、例えば膜厚が２００ｎｍのＳｉＯ２膜で形成されている。またこの第１シリコン絶縁膜４４はコンタクト層３６の上表面には形成されておらず、第１シリコン絶縁膜４４が有する開口部４４ａはコンタクト層３６の上表面全体を露呈させている。
コンタクト層３６の上表面にはコンタクト層３６と接して電気的に接続されたｐ側電極４６が配設されている。ｐ側電極４６は真空蒸着法により白金（Ｐｔ）およびＡｕを順次積層することにより形成される。このｐ側電極４６はコンタクト層４４の上表面からさらに導波路リッジ４０の側壁およびチャネル３８底部の一部上の第１シリコン絶縁膜４４まで延在している。
また、電極パッド基台４２上表面上、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部との上に配設された第１シリコン酸化膜４４表面上には、例えばＳｉＯ２で形成された第２シリコン絶縁膜４８が配設されている。
ｐ側電極４６の表面上にはｐ側電極４６と密着してパッド電極５０が配設されこの電極パッド５０は、両側のチャネル３８内部のｐ側電極４６、第１シリコン絶縁膜４４、およに第２シリコン絶縁膜４８の上に配設され、さらに電極パッド基台４２上表面に配設されている第２シリコン絶縁膜４８の上にまで延在している。
さらにｎ−ＧａＮ基板１２の裏面には、真空蒸着法によりＴｉおよびＡｕ膜を順次積層することにより形成されたｎ側電極５２が配設されている。
このＬＤ１０においては、ｎ型不純物としてシリコン（Ｓｉ）が、ｐ型不純物としてはマグネシウム（Ｍｇ）がドープされている。
ｎ−ＧａＮ基板１２は層厚が５００−７００ｎｍ程度である。またバッファ層１４は層厚が１μｍ程度である。第１ｎ−クラッド層１６は層厚が４００ｎｍ程度で、例えばｎ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、第２ｎ−クラッド層１８は層厚が１０００ｎｍ程度で、例えばｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎにより形成され、第３ｎ−クラッド層２０は層厚が３００ｎｍ程度で、例えばｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層により形成される。
ｎ側光ガイド層２２の層厚は、例えば８０ｎｍである。ｎ側ＳＣＨ層２４は膜厚は３０ｎｍでｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
活性層２６は、ｎ側ＳＣＨ層２４に接して配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ａとウエル層２６ａの上に配設されたｉ−Ｉｎ０．０２Ｇａ０．９８Ｎのからなる層厚が８ｎｍのバリア層２６ｂとこのバリア層２６ｂの上に配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ｃとから構成される２重量子井戸構造である。
活性層２６のウエル層２６ｃの上に、これと接して配設されたｐ側ＳＣＨ層２８は膜厚は３０ｎｍで、ｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
電子障壁層３０は層厚が２０ｎｍ程度で、ｐ−Ａｌ０．２Ｇａ０．８Ｎにより形成される。ｐ側光ガイド層３２は層厚が１００ｎｍ、ｐ−クラッド層３４は層厚が５００ｎｍ程度でｐ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、コンタクト層３６の層厚は２０ｎｍである。
次にＬＤ１０の製造方法について説明する。
図２〜図１３はこの発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
この製造工程においては、ｎ−ＧａＮ基板１２とこの上に順次積層されたｐ側光ガイド層３２までの各層は製造工程において特に変化がないので、各図から省略され、ｐ側光ガイド層３２の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したＧａＮ基板１２上に有機金属化学気相成長法（以下、ＭＯＣＶＤ法という）により、例えば１０００℃の成長温度でバッファ層１４としてのｎ−ＧａＮ層を形成する。
次いで、第１ｎ−クラッド層１６としてのｎ−Ａｌ０．０７Ｇａ０．９３Ｎ層、第２ｎ−クラッド層１８としてのｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎ層、第３ｎ−クラッド層２０としてのｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層、ｎ側光ガイド層２２としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、ｎ側ＳＣＨ層２４としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とが順次形成され、この上に活性層２６を構成するウエル層２６ａとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とバリア層２６ｂとしてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とウエル層２６ｃとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とが順次形成される。
次いで活性層２６の上にｐ側ＳＣＨ層２８としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、電子障壁層３０としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層、ｐ側光ガイド層３２としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層７０、ｐ−クラッド層３４としてのｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２、およびコンタクト層３６としてのｐ−ＧａＮ層７４が順次積層され、このような半導体積層構造を有するウエハが形成される。
図２はこの工程の結果を示している。
次に図３を参照して、結晶成長が終了したウエハ全面に、レジストを塗布し、写真製版工程により、導波路リッジ４０の形状に対応した部分７６ａにレジストを残し、チャネル３８の形状に対応した部分７６ｂのレジストを除去した第１のレジストパターンとしてのレジストパターン７６を形成する。この結果が図３である。この実施の形態では導波路リッジ４０の形状に対応した部分７６ａの幅は１．５μｍ、チャネル３８の形状に対応した部分７６ｂの幅は１０μｍである。
次に図４を参照して、レジストパターン７６をマスクとして、ＲＩＥ（Reactive Ion Etching）により、ｐ−ＧａＮ層７４とｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２のｐ−ＧａＮ層７４と接する側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。この場合のエッチング深さａはこの実施の形態ではａ＝５００ｎｍ（０．５μｍ）である。チャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２が形成される。図４はこの工程の結果を示している。
次に図５を参照して、先のエッチングに使用したレジストパターン７６を有機溶剤等を用いて除去する。このときのチャネル３８の深さ、即ち導波路リッジ４０の高さはエッチング深さａに等しく、５００ｎｍ（０．５μｍ）である。またこの工程で電極パッド基台４２となる部分も形成される。図５はこの工程の結果を示している。
次に、図６を参照して、次にウエハ全面にＣＶＤ法、あるいは真空蒸着法、あるいはスパッタリング法等を使用し、例えば膜厚が０．２μｍの第１の絶縁膜としての第１シリコン絶縁膜４４となるＳｉＯ２膜７８を形成する。ＳｉＯ２膜７８は導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面を覆う。図６はこの工程の結果を示している。
次に図７を参照して、ウエハ全面にフォトレジストを塗布し、導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜の膜厚ｃよりもチャネル３８におけるレジスト膜の膜厚ｂが厚くなるようにレジスト膜８０を形成する。例えばｂ＝０．８μｍ、ｃ＝０．４μｍ程度になるようにレジスト膜８０を形成する。
図７においては、チャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいるように記載しているが、レジスト膜の表面が一様に平らに形成できれば、自ずとｂ＞ｃが満足される。
しかし図７に描くようにチャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいたとしても、ｂ＞ｃが満足されていれば、レジスト膜８０の表面の形状はどのようであってもかまわない。
通常フォトレジストはスピンコート法を用いて塗布する。すなわちレジストをウエハ上に滴下し、ウエハを自転させることにより均一な膜厚にする。
そしてフォトレジストの粘度および滴下量、ウエハ回転時の回転数及び回転時間を適切な値にすることにより、レジスト膜の膜厚を制御することができる。
図７に示されたようにウエハの表面に段差或いは凹部が形成されている場合は突出している部分、すなわちこの場合では導波路リッジ４０の頂部及び電極パッド基台４２の頂部で薄く、凹んでいる部分、この場合ではチャネル３８のところで厚くなるが、その膜厚の差の大小は、フォトレジストの粘度に影響される。
図７に示されているようなウエハの場合では、チャネル３８の底部と導波路リッジ４０の頂部あるいは電極パッド基台４２の頂部におけるＳｉＯ２膜７８の膜厚が等しいとした場合、粘度が小さいと、チャネル３８のエッチング深さａ、チャネル３８におけるレジスト膜８０の膜厚ｂ、および導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚ｃとの関係は、ｂ＝ｃ＋ａに近くなる。これはレジスト膜８０の表面が一様にほぼ平らにすることができることを意味する。
また、レジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、フォトレジストの粘度が大きくなるとｂ＝ｃに近くなる。これはチャネル３８におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚とほぼ等しくなることを意味している。
またレジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、よほどレジストの粘度が低くならない限り、ｂ＞ｃ、すなわちチャネル３８部分におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりも厚くなる。
このように、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル３８部分におけるレジスト膜８０の膜厚ｂと導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚ｃとの関係を所望の関係、すなわちｂ＞ｃ、に設定することができる。図７はこの工程の結果を示している。
次に図８を参照して、レジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を完全に除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
例えばＯ２プラズマを用いたドライエッチングにより所定の厚さ分、即ち導波路リッジ４０の頂部および電極パッド基台４２の頂部のＳｉＯ２膜７８が完全に露呈し、しかもチャネル３８にレジスト膜８０の表面がｐ−ＧａＮ層７４の上面よりも高く残る程度に、この実施の形態では例えば４００ｎｍ分エッチングする。
レジスト膜８０は、チャネル３８におけるレジスト膜８０の膜厚が８００ｎｍ程度に、またに導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０の膜厚が４００ｎｍ程度に形成されている。このためレジスト膜８０の表面から４００ｎｍだけエッチングでレジストを除去すると、導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０は除去され、ＳｉＯ２膜７８の上面が露呈されるとともに、チャネル３８におけるレジスト膜８０の表面はＳｉＯ２膜７８の膜厚の半分の高さ位置に形成されることになり、この残留したレジスト膜が第２のレジストパターンとしてのレジストパターン８２になる。
レジスト膜８０の表面から一様にエッチングを行なう場合のエッチングの停止は次のようにして正確に行われる。
例えばＯ２プラズマを用いたドライエッチングによりレジスト膜を除去するときのエッチング量の制御は次のように行うことができる。
Ｏ２プラズマを用いたドライエッチングによりレジスト膜を除去するとき、Ｏ２プラズマ中の酸素とフォトレジスト中の炭素が反応して生成されるＣＯがプラズマ中で励起されて波長４５１ｎｍの励起光を発する。この励起光の強度をエッチング室の外部から観察しながらドライエッチングを行う。
ドライエッチングが進行し、導波路リッジ４０の頂部および電極パッド基台４２の頂部のフォトレジストが除去されて、エッチング対象であるレジスト膜８０の表面積が減少すると波長４５１ｎｍの励起光の強度が低下する。
この光強度の低下を観測してエッチングの停止時期とすればよい。従ってエッチングの停止を精度良く制御することができる。
もちろん実際には、導波路リッジ４０の高さや、導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０の厚みやフォトレジストのエッチング速度等がウエハ面内で分布を持っているために、ウエハ全面において確実に導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０を除去するためには、発光強度の低下が検出された時点からさらに所定の一定時間エッチングを継続した後に停止するなどの配慮が必要であることは云うまでもない。
またもう一つのエッチング停止時点の検出法として次のような方法がある。
すなわち、ドライエッチング中に導波路リッジ４０の頂部および電極パッド基台４２の頂部に向けて、単一波長の光、例えばレーザ光、をウエハの対向位置から入射させ、導波路リッジ４０の頂部および電極パッド基台４２の頂部で反射させる。
この反射光の光強度は導波路リッジ４０の頂部および電極パッド基台４２の頂部に存在するレジスト膜８０の残存厚みによって変化する。この反射光の光強度を観測することにより導波路リッジ４０の頂部および電極パッド基台４２の頂部に存在するレジスト膜８０の残存厚みを把握することができ、この残存厚みが０になった時点で、エッチングの停止を指令すればよい。
これらいずれの方法においても、レジスト膜８０のエッチング量を精度良く検出しながら、エッチングができるので、チャネル３８内のレジスト膜を残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去したレジストパターン８２の形成が可能となる。図８はこの工程の結果を示している。
次に図９を参照して、レジストパターン８２をマスクとして、露呈したＳｉＯ２膜７８を表面から一様にエッチングし、チャネル３８の側面及び底部に形成したＳｉＯ２膜７８を残しつつ、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８を完全に除去する。導波路リッジ４０の頂部においてはＳｉＯ２膜７８に確実に開口部４４ａを形成する。
この場合のエッチングは、反応性イオンエッチング法等のドライエッチングやバッファードフッ酸等によるウエットエッチング法を使用することができる。
これらの場合も正確なエッチング量を次のような方法で制御することが可能となる。
例えば、ＳｉＯ２膜７８をＣＦ４ガスなどのフッ素を含むガスを用いてドライエッチングする場合、ＳｉＯ２膜７８中のＳｉとエッチングガス中のＦとにより発生するＳｉＦ２から発する波長約３９０ｎｍの光の強度を観測することにより、光の強度の変化から導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８が消失したことを観測することができ、この光の強度低下を確認してエッチングを停止すればよい。
またＳｉＯ２膜７８をバッファードフッ酸等によるウエットエッチングを行う場合、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８にウエハ表面の対向位置から単一波長のレーザ光を入射し、反射された光の強度を観測することにより、導波路リッジ４０の頂部および電極パッド基台４２の頂部に残存するＳｉＯ２膜７８の膜厚を計測することができる。この計測されるＳｉＯ２膜７８の残存厚みが０になったことを確認してエッチングを停止すればよい。 図９はこの工程の結果を示している。
次に図１０を参照して、レジストパターン８２を有機溶剤を用いたウエットエッチングにより、除去する。図１０はこの工程の結果を示している。
次に、図１１を参照して、導波路リッジ４０の頂部にｐ側電極４６を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ４０の最上層であるｐ−ＧａＮ層７４の上表面、導波路リッジ４０の側壁およびチャネル３８底部の一部を開口したレジストパターン（図示せず）を形成し、このレジストパターン上にＰｔとＡｕの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、ｐ側電極４６を形成する。
導波路リッジ４０の頂部のｐ−ＧａＮ層７４の上表面はＳｉＯ２膜７８に覆われることなく全上表面を開口部４４ａにより露呈しているので、このｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。
従って、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。図１１はこの工程の結果を示している。
次に、図１２を参照して、第２シリコン絶縁膜４８を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程によりｐ側電極４６上を除く部分、すなわち電極パッド基台４２上表面、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部に開口を有するレジストパターン（図示せず）を形成し、ウエハ全面に厚みが１００ｎｍのＳｉＯ２膜を蒸着により形成し、リフトオフ法によりｐ側電極４６上に形成されたレジスト膜とこのレジスト膜の上に形成されたＳｉＯ２膜とを除去することにより、ＳｉＯ２膜で形成された第２シリコン絶縁膜４８を形成する。図１２はこの工程の結果を示している。
最後に、図１３を参照して、ｐ側電極４６、チャネル３８及び第２シリコン絶縁膜４８上に真空蒸着法によりＴｉ、Ｐｔ，及びＡｕからなる金属膜を積層し、パッド電極５０が形成される。
変形例１
図１４〜１６はこの発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
先に説明した半導体ＬＤの各製造工程のうち、図１〜図６までの工程は、この変形例においても同じである。先の説明の図７及び図８の工程の代替として図１４〜図１６の工程が使用される。
先の図６の工程において、ＳｉＯ２膜７８により導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面が覆われた後、図１４を参照して、ウエハ全面にノボラック樹脂を主成分とするフォトレジストを塗布し、導波路リッジ４０に隣接するチャネル３８においてレジスト膜９０の表面が導波路リッジ４０頂部のＳｉＯ２膜７８の上面とほぼ同じ高さを有するレジスト膜９０を形成する。
この実施の形態ではチャネル３８におけるレジスト膜９０の層厚ｄ、すなわちチャネル３８の底部に配設されたＳｉＯ２膜７８の表面からレジスト膜９０の表面までの高さｄが５００ｎｍ（０．５μｍ）である。
この場合、チャネル３８におけるレジスト膜９０の層厚ｄを正確に制御したレジスト膜９０の製造方法は、既に説明した図７におけるレジスト膜８０の形成方法と同様に、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル３８部分におけるレジスト膜９０の膜厚ｄを所望の値に設定することができる。図１４はこの工程の結果を示している。
次に、図１５を参照して、レジスト膜９０に写真製版工程を用いて、チャネル３８の底面のＳｉＯ２膜７８上の一部にレジスト膜９０を残し、チャネル３８内においてレジスト膜９０と導波路リッジ４０の側壁上のＳｉＯ２膜７８との間およびレジスト膜９０と電極パッド基台４２の側壁上のＳｉＯ２膜７８との間に、所定の間隔ｅを設定して離隔するとともに、導波路リッジ４０頂部および電極パッド基台４２頂部におけるＳｉＯ２膜７８表面を一様に露呈させたレジストパターン９２を形成する。図１５はこの工程の結果を示す。
次に、図１６を参照して、ウエハを熱処理、例えば大気中で１４０℃の温度を保って１０分間加熱することにより、フォトレジストが流動化し、チャネル３８内においてレジスト膜９０と導波路リッジ４０の側壁上のＳｉＯ２膜７８との間およびレジスト膜９０と電極パッド基台４２の側壁上のＳｉＯ２膜７８との間の所定の間隔ｅをなくすることにより、すなわちレジスト膜とチャネル３８内の側壁上のＳｉＯ２膜７８とを密着させることにより、チャネル３８内にレジスト膜は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
レジストパターン８２のチャネル３８内に配設されたレジスト膜表面の高さ位置ｆは、導波路リッジ４０頂部および電極パッド基台４２頂部におけるＳｉＯ２膜７８表面よりも低く、導波路リッジ４０頂部および電極パッド基台４２頂部におけるｐ−ＧａＮ層７４の上面よりも高く残る程度に設定される。この実施の形態においてはｆ＝４００ｎｍに設定される。
そして、このためには、この工程における熱処理の前後において、レジスト膜の体積変化がないとした場合には、図１５及び図１６の断面におけるレジストパターン９２の断面積とレジストパターン８２の断面積が等しいとして、所望のｆ値が得られるように間隔ｅを設定する必要がある。
なお。図１５においてレジストパターン９２の間隔ｅをチャネル３８内のレジスト膜の両側に設けているが、所望のｆ値が得られるように間隔ｅが設定されるのであれば、間隔が片側に設けられてもかまわない。図１６はこの工程の結果を示している。
この工程以降の工程は、先に説明した図９以降の工程と同じである。
この実施の形態１のＬＤ１０の製造方法においては、半導体層を積層したウエハにチャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２を形成し、ウエハ全面にＳｉＯ２膜７８を形成する。
次いでウエハ全面にレジストを塗布し導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりもチャネル３８におけるレジスト膜の膜厚が厚くなるようにレジスト膜８０を形成する。
次いでレジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
次いでレジストパターン８２をマスクとして、露呈したＳｉＯ２膜７８を表面から一様にエッチングし、チャネル３８の側面及び底部に形成したＳｉＯ２膜７８を残しつつ、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８を除去し、導波路リッジ４０の頂部においてはＳｉＯ２膜７８に確実に開口部４４ａを形成する。
次いでレジストパターン８２を除去した後、導波路リッジ４０の頂部にｐ側電極４６を形成する。
このＬＤの製造方法においては、ｐ側電極４６と接触する半導体層、この場合はコンタクト層３６となるｐ−ＧａＮ層７４、の上表面がＳｉＯ２膜７８の開口部４４ａにより確実に露呈され、ｐ−ＧａＮ層７４の上表面上にＳｉＯ２膜７８が残留することがない。このためにｐ側電極４６とコンタクト層３６との接触面積が減少されることはなく、接触抵抗の増大や動作電圧が増加ない。
また、フォトレジストの粘度およびウエハ回転時の回転数を制御することにより、導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりもチャネル３８におけるレジスト膜８０の膜厚が厚くなるようにレジスト膜８０を形成することが可能である。
さらにこのレジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する工程では、Ｏ２プラズマ中のＣＯの励起光を観測することや、ウエハの対向位置から入射させたレーザ光の反射光の光強度を観測することなどにより、エッチングの停止を精度良く制御すること可能となる。
さらに同様に方法を用いることにより、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８を確実に除去し、開口部４４ａを形成することができる。従って簡単な工程で歩留まりよくＬＤ１０を製造することができる。
さらに、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成するもう一つの方法として次の方法がある。
半導体層を積層したウエハにチャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２を形成し、ウエハ全面にＳｉＯ２膜７８を形成する。次いでウエハ全面にノボラック樹脂を主成分とするレジストを塗布し、チャネル３８におけるレジスト膜９０の表面が導波路リッジ４０頂部のＳｉＯ２膜７８の上面とほぼ同じ高さを有するレジスト膜９０を形成する。次いでレジスト膜９０に写真製版工程を用いて、チャネル３８の底面のＳｉＯ２膜７８上の一部にレジスト膜９０を残し、チャネル３０内のレジスト膜９０とチャネル３０内の側壁上のＳｉＯ２膜７８との間を、所定の間隔ｅで離隔するとともに、導波路リッジ４０頂部および電極パッド基台４２頂部におけるＳｉＯ２膜７８表面を一様に露呈させたレジストパターン９２を形成する。ついでウエハを熱処理し、フォトレジストが流動化させ、チャネル３０内においてレジスト膜９０とチャネル３０内側壁上のＳｉＯ２膜７８とを密着させることのより、レジストパターン８２を形成する。
この製造方法においても、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８を確実に除去し、開口部４４ａを形成することができる。従って簡単な工程で歩留まりよくＬＤ１０を製造することができる。
以上のように、この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むもので、導波路リッジに隣接する凹部に形成された第２のレジストパターンが、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するので、この第２のレジストパターンを用いてエッチングにより第１の絶縁膜を除去すると、導波路リッジの側面及び凹部の第１の絶縁膜を残しながら、導波路リッジ頂部の第２の半導体層は露呈されるので、簡単な工程により第２の半導体層と電極層とが接触面積の減少がなく接合される。延いては簡単な工程で歩留まりよく半導体光素子を製造することができる。
以上のように、この発明に係る半導体光素子の製造方法は、導波路リッジ頂部に電極を備えた半導体光素子の製造方法に適している。
この発明の一実施の形態に係る半導体ＬＤの断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。 この発明に係るもう一つの半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
符号の説明
１６ 第１ｎ−クラッド層、 １８ 第２ｎ−クラッド層、 ２０ 第３ｎ−クラッド層、 ２６ 活性層、 ３４ ｐ−クラッド層、 ３６ コンタクト層、 ７６ レジストパターン、 ４０ 導波路リッジ、 ７８ ＳｉＯ２膜、 ８２ レジストパターン、 ４６ ｐ側電極。

Claims (8)

  1. 半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、
    この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、
    この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
    第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、
    導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、
    第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、
    露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
    を含む半導体光素子の製造方法。
  2. 第２のレジストパターンを形成する工程が、
    第１の絶縁膜上にレジストを塗布するとともに、導波路リッジに隣接する凹部のレジスト膜の膜厚が導波路リッジ頂部のレジスト膜の膜厚さよりも厚いレジスト膜を形成する工程と、
    このレジスト膜の表面から一様にレジストを除去し、導波路リッジに隣接する凹部のレジスト膜を残しながら導波路リッジ頂部の第１の絶縁膜を露呈させる工程と、
    を含むことを特徴とした請求項１記載の半導体光素子の製造方法。
  3. 第２のレジストパターンを形成する工程が、
    第１の絶縁膜上にレジストを塗布し第１の絶縁膜を覆い、導波路リッジに隣接する凹部において表面が導波路リッジの第１の絶縁膜の上面とほぼ同じ高さを有するレジスト膜を形成する工程と、
    写真製版工程により、導波路リッジに隣接する凹部の底面の一部にレジスト膜を残して第１の絶縁膜を被覆するとともに導波路リッジ頂部における第１の絶縁膜を一様に露呈させたレジストパターンを形成する工程と、
    加熱処理によりレジストパターンのレジストを流動化し、凹部の底面をレジスト膜により被覆する工程と、
    を含むことを特徴とした請求項１記載の半導体光素子の製造方法。
  4. 半導体基板がＧａＮにより、第１の半導体層がＡｌＧａＮにより、活性層がＩｎＧａＮにより、第２の半導体層がＧａＮを含む半導体層によりそれぞれ形成されたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体光素子の製造方法。
  5. 基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層した半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した形状を有するレジスト膜部分を備えた第１のレジストパターンを形成する工程と、
    この第１のレジストパターンをマスクとして、エッチングにより第２の半導体層の上表面側の一部を除去しその底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
    第１のレジストパターンを除去した後、凹部を含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、
    導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、
    第２のレジストパターンをマスクとしてエッチングにより第１の絶縁膜を除去し、導波路リッジの第２の半導体層表面を露呈させる工程と、
    第２のレジストパターンをマスクとして第１の絶縁膜を除去した後、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
    を含む半導体光素子の製造方法。
  6. 第２のレジストパターンを形成する工程が、
    第１の絶縁膜上にレジストを塗布し第１の絶縁膜を覆い、導波路リッジに隣接する凹部において表面が導波路リッジの第１の絶縁膜の上面とほぼ同じ高さを有するレジスト膜を形成する工程と、
    写真製版工程により、導波路リッジに隣接する凹部の底面の一部にレジスト膜を残して第１の絶縁膜を被覆するとともに導波路リッジ頂部における第１の絶縁膜を一様に露呈させたレジストパターンを形成する工程と、
    加熱処理によりレジストパターンのレジストを流動化し、凹部の底面の全域をレジスト膜により被覆する工程と、
    を含むことを特徴とした請求項５記載の半導体光素子の製造方法。
  7. 半導体基板がＧａＮにより、第１の半導体層がＡｌＧａＮにより、活性層がＩｎＧａＮにより、第２の半導体層がＧａＮを含む半導体層によりそれぞれ形成されたことを特徴とする請求項５または６に記載の半導体光素子の製造方法。
  8. 導波路リッジの第２の半導体層表面を露呈させる工程において、ウエットエッチングにより第１の絶縁膜を除去することを特徴とした請求項１乃至７のいずれか１項に記載の半導体光素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235790A (ja) * 2007-03-23 2008-10-02 Mitsubishi Electric Corp 半導体光素子の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007040295A1 (en) * 2005-10-04 2007-04-12 Seoul Opto Device Co., Ltd. (al, ga, in)n-based compound semiconductor and method of fabricating the same
JP4860499B2 (ja) * 2007-02-05 2012-01-25 浜松ホトニクス株式会社 半導体発光素子および半導体発光素子製造方法
JP4272239B2 (ja) * 2007-03-29 2009-06-03 三菱電機株式会社 半導体光素子の製造方法
JP5001760B2 (ja) * 2007-09-10 2012-08-15 日本オプネクスト株式会社 半導体素子の製造方法
JP5098878B2 (ja) * 2008-08-01 2012-12-12 住友電気工業株式会社 半導体発光素子の製造方法
JP5499920B2 (ja) * 2010-06-09 2014-05-21 住友電気工業株式会社 半導体光デバイスの製造方法
US8648990B2 (en) * 2010-11-15 2014-02-11 Nec Corporation Optical device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943970A (en) * 1988-10-24 1990-07-24 General Dynamics Corporation, Electronics Division Surface emitting laser
DE58904573D1 (de) * 1989-02-15 1993-07-08 Siemens Ag Abstimmbarer halbleiterlaser.
EP0578012B1 (de) * 1992-07-08 1995-03-08 Siemens Aktiengesellschaft Modulierbare Laserdiode für hohe Frequenzen
US5293392A (en) * 1992-07-31 1994-03-08 Motorola, Inc. Top emitting VCSEL with etch stop layer
KR960014732B1 (ko) * 1992-12-22 1996-10-19 양승택 Rwg형 반도체 레이저장치 및 제조방법
KR970009670B1 (en) * 1994-03-30 1997-06-17 Samsung Electronics Co Ltd Method of manufacture for semiconductor laserdiode
JPH10200204A (ja) * 1997-01-06 1998-07-31 Fuji Xerox Co Ltd 面発光型半導体レーザ、その製造方法およびこれを用いた面発光型半導体レーザアレイ
JP2867995B2 (ja) * 1997-05-28 1999-03-10 日本電気株式会社 半導体マハツェンダ変調器とその製造方法
KR100243417B1 (ko) * 1997-09-29 2000-02-01 이계철 알더블유지 구조의 고출력 반도체 레이저
JP4639571B2 (ja) 1998-02-17 2011-02-23 日亜化学工業株式会社 窒化物半導体レーザ素子およびその製造方法
TW417320B (en) 1998-06-18 2001-01-01 Ind Tech Res Inst Self-aligned method for fabricating a ridge-waveguide semiconductor laser diode
US6144682A (en) * 1998-10-29 2000-11-07 Xerox Corporation Spatial absorptive and phase shift filter layer to reduce modal reflectivity for higher order modes in a vertical cavity surface emitting laser
JP2000138416A (ja) * 1998-10-30 2000-05-16 Furukawa Electric Co Ltd:The リッジ型半導体素子の作製方法
TW418547B (en) * 1998-12-23 2001-01-11 Ind Tech Res Inst Manufacturing method of ridge waveguide semiconductor light emitting device
US6744800B1 (en) * 1998-12-30 2004-06-01 Xerox Corporation Method and structure for nitride based laser diode arrays on an insulating substrate
JP2000340880A (ja) 1999-05-31 2000-12-08 Fuji Photo Film Co Ltd 半導体レーザおよびその作製方法
US6577658B1 (en) * 1999-09-20 2003-06-10 E20 Corporation, Inc. Method and apparatus for planar index guided vertical cavity surface emitting lasers
US6424669B1 (en) * 1999-10-29 2002-07-23 E20 Communications, Inc. Integrated optically pumped vertical cavity surface emitting laser
TW443019B (en) * 2000-02-18 2001-06-23 Ind Tech Res Inst Self-aligned manufacturing method and the structure of ridge-waveguide semiconductor laser
TW455942B (en) * 2000-10-31 2001-09-21 Promos Technologies Inc Via etch post-clean process
JP4828018B2 (ja) * 2000-11-06 2011-11-30 三菱電機株式会社 光変調器およびその製造方法並びに光半導体装置
JP4621393B2 (ja) * 2001-03-27 2011-01-26 富士ゼロックス株式会社 表面発光型半導体レーザ及び表面発光型半導体レーザの製造方法
US7177336B2 (en) * 2002-04-04 2007-02-13 Sharp Kabushiki Kaisha Semiconductor laser device
JP2004014943A (ja) * 2002-06-10 2004-01-15 Sony Corp マルチビーム型半導体レーザ、半導体発光素子および半導体装置
JP3729263B2 (ja) * 2002-09-25 2005-12-21 セイコーエプソン株式会社 面発光型半導体レーザおよびその製造方法、光モジュール、光伝達装置
JP4590820B2 (ja) * 2002-12-16 2010-12-01 富士ゼロックス株式会社 面発光型半導体レーザおよびその製造方法
US7433381B2 (en) * 2003-06-25 2008-10-07 Finisar Corporation InP based long wavelength VCSEL
US7075962B2 (en) * 2003-06-27 2006-07-11 Finisar Corporation VCSEL having thermal management
JP3982521B2 (ja) 2004-06-04 2007-09-26 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
JP4889930B2 (ja) * 2004-08-27 2012-03-07 シャープ株式会社 窒化物半導体レーザ素子の製造方法
US7512167B2 (en) * 2004-09-24 2009-03-31 Sanyo Electric Co., Ltd. Integrated semiconductor laser device and method of fabricating the same
JP4606104B2 (ja) 2004-09-24 2011-01-05 三洋電機株式会社 集積型半導体レーザ素子
JP4956928B2 (ja) * 2004-09-28 2012-06-20 日亜化学工業株式会社 半導体装置
DE102005004360A1 (de) * 2005-01-31 2006-08-17 Advanced Micro Devices, Inc., Sunnyvale Effizientes Verfahren zum Herstellen und Zusammenfügen eines mikroelektronischen Chips mit Lothöckern
KR101100425B1 (ko) * 2005-05-07 2011-12-30 삼성전자주식회사 반도체 레이저 다이오드 및 그 제조방법
US7280712B2 (en) * 2005-08-04 2007-10-09 Intel Corporation Method and apparatus for phase shifiting an optical beam in an optical device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235790A (ja) * 2007-03-23 2008-10-02 Mitsubishi Electric Corp 半導体光素子の製造方法

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