JP4690000B2 - 薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 - Google Patents
薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 Download PDFInfo
- Publication number
- JP4690000B2 JP4690000B2 JP2004285180A JP2004285180A JP4690000B2 JP 4690000 B2 JP4690000 B2 JP 4690000B2 JP 2004285180 A JP2004285180 A JP 2004285180A JP 2004285180 A JP2004285180 A JP 2004285180A JP 4690000 B2 JP4690000 B2 JP 4690000B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ceramic substrate
- thin film
- glass
- film electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
本発明は薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品に関する。更に詳しくは、グレーズ層内に配線パターンを備える薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品に関する。また、特にグレーズ層内に配線パターンを備えながらもグレーズ層の表面は平滑性に優れ、優れた平滑性を要する薄膜電子部品に用いることができるセラミック基板及びこれを用いた薄膜電子部品に関する。
近年、小型且つ大容量の薄膜キャパシタ等の薄膜を利用した薄膜電子部品が多く求められている。これらの薄膜電子部品、例えば、薄膜キャパシタでは、導体層及び誘電体層の厚さを可能な限り薄くすることが必要になる。このため、各層の形成にはスパッタリング法、ＣＶＤ法及びゾル・ゲル法等の主に薄膜形成技術が用いられる。しかし、この薄層を形成するには、その下地となる基板の表面状態が大きく影響する。基板表面が十分に平坦でない場合は、所望の特性が安定して得られず、更には、導体層では層間の絶縁が不十分となる等、種々の問題を生じることとなる。この特に高い精度の平坦面が得られる基板として、下記特許文献１及び特許文献２に示されるように、セラミック基板の表面をガラスコーティングしたグレーズドセラミック基板が知られている。
上記特許文献１では、平坦性をあげるためにガラスコーティング等の平坦化膜を堆積してもよいことが述べられている。同様に、特許文献２では、グレーズドアルミナ基板を用いることにより平坦面が得られることが示されている。しかし、近年の薄膜電子部品に対する要求からすると、配線パターンを有しながらも更に高い精度の平坦面を有する基板が求められているが従来の技術では困難である。
本発明は、上記に鑑みてなされたものであり、配線パターンを有しながらも特に高い精度の平坦面を確実且つ容易に、更には安価に得ることができる薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品を提供することを目的とする。
本発明は、上記に鑑みてなされたものであり、配線パターンを有しながらも特に高い精度の平坦面を確実且つ容易に、更には安価に得ることができる薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品を提供することを目的とする。
本発明者らは、グレーズド基板についての検討を行った結果、グレーズド基板の平坦化は、ガラスに内包され易い気泡に大きく影響されることを見知した。グレーズド基板では、ガラスペーストを塗布した後、塗布されたガラスペーストを加熱してガラスを層状化する。しかし、溶融ガラスの粘度は高く、ペースト中の有機物は焼失させつつも気泡は内包させずに加熱することは、従来の手段では困難であった。また、例えば、形成されたガラス表面に直接導体層を配置する構造も考えられることなどから、ガラス組成を、加熱及び脱泡の観点のみから選択することはできない。
そこで、本発明者らは、グレーズドセラミック基板においてより高い精度の平坦面を確実且つ容易に、更には、広範な材料選択が可能なように製造する方法を検討し、塗布されたガラスペーストを加熱する際に同時に加圧することで課題を解決することを考えた。その結果、従来のグレーズドセラミック基板の表面粗さから比べて、驚く程高い精度の平坦面が得られることを見出した。更に、この方法ではグレーズ層を形成する基板として表面粗さの大きな汎用の安価な基板を用いてもなんら問題なく、高い精度の平坦面が得られることを見出した。本発明はこれらの知見に基づき完成されたものである。
そこで、本発明者らは、グレーズドセラミック基板においてより高い精度の平坦面を確実且つ容易に、更には、広範な材料選択が可能なように製造する方法を検討し、塗布されたガラスペーストを加熱する際に同時に加圧することで課題を解決することを考えた。その結果、従来のグレーズドセラミック基板の表面粗さから比べて、驚く程高い精度の平坦面が得られることを見出した。更に、この方法ではグレーズ層を形成する基板として表面粗さの大きな汎用の安価な基板を用いてもなんら問題なく、高い精度の平坦面が得られることを見出した。本発明はこれらの知見に基づき完成されたものである。
即ち、本発明は以下に示す通りである。
（１）基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側の表面に形成されるとともに、表面が平坦化研磨されたグレーズ層と、該グレーズ層の内部に配設され且つ該グレーズ層の表面に一部が露出された配線パターンと、を備える薄膜電子部品用セラミック基板であって、
上記グレーズ層は、上記基部用セラミック基板の表面に形成されたガラス層を、加熱温度が７５０〜１０００℃で加圧圧力が０．５〜２００ＭＰａの加熱加圧処理をして得られたものであり、
上記加熱加圧処理は、圧力媒体として気体を用いた等方加圧による加熱加圧処理であり、
上記グレーズ層は、厚さが１０〜１００μｍであり、
上記基部用セラミック基板には、上記基部用セラミック基板を１００体積％とした場合に４０体積％以下のガラスが含まれることを特徴とする薄膜電子部品用セラミック基板。
（２）上記基部用セラミック基板に含有されるガラスに比べて上記グレーズ層を構成するガラスは、屈伏点が１００℃以上高い上記（１）に記載の薄膜電子部品用セラミック基板。
（３）上記配線パターンは、上記基部用セラミック基板の内部に延設され且つ一部が該基部用セラミック基板の他面側に露出されている上記（１）又は（２）に記載の薄膜電子部品用セラミック基板。
（４）上記グレーズ層を構成するガラスは、屈伏点が７００℃以上である上記（１）乃至（３）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（５）上記グレーズ層を構成するガラスは、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする上記（１）乃至（４）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（６）上記（１）乃至（５）のうちのいずれかに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
（１）基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側の表面に形成されるとともに、表面が平坦化研磨されたグレーズ層と、該グレーズ層の内部に配設され且つ該グレーズ層の表面に一部が露出された配線パターンと、を備える薄膜電子部品用セラミック基板であって、
上記グレーズ層は、上記基部用セラミック基板の表面に形成されたガラス層を、加熱温度が７５０〜１０００℃で加圧圧力が０．５〜２００ＭＰａの加熱加圧処理をして得られたものであり、
上記加熱加圧処理は、圧力媒体として気体を用いた等方加圧による加熱加圧処理であり、
上記グレーズ層は、厚さが１０〜１００μｍであり、
上記基部用セラミック基板には、上記基部用セラミック基板を１００体積％とした場合に４０体積％以下のガラスが含まれることを特徴とする薄膜電子部品用セラミック基板。
（２）上記基部用セラミック基板に含有されるガラスに比べて上記グレーズ層を構成するガラスは、屈伏点が１００℃以上高い上記（１）に記載の薄膜電子部品用セラミック基板。
（３）上記配線パターンは、上記基部用セラミック基板の内部に延設され且つ一部が該基部用セラミック基板の他面側に露出されている上記（１）又は（２）に記載の薄膜電子部品用セラミック基板。
（４）上記グレーズ層を構成するガラスは、屈伏点が７００℃以上である上記（１）乃至（３）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（５）上記グレーズ層を構成するガラスは、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする上記（１）乃至（４）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（６）上記（１）乃至（５）のうちのいずれかに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
本発明の第１観点に係る薄膜電子部品用セラミック基板によると、グレーズ層内部に配線パターンが形成された高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
配線パターンが基部用セラミック基板の内部に延設され且つ一部が基部用セラミック基板の他面側に露出されている場合は、キャパシタ用途に特に好適である。
グレーズ層の厚さが１０〜１００μｍであるので、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
グレーズ層を構成するガラスの屈伏点が７００℃以上である場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスがＳｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする場合は、特に高い精度の平坦面が得られ、また、グレーズ面に直接導体層を形成でき、信頼性の高い薄膜電子部品を安定して得ることができる。
グレーズ層がガラス層を加熱加圧処理して得られたものであるので、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
本発明の薄膜電子部品は、高い精度の平坦面を有する基板が用いられているため、精度及び信頼性に優れる。
配線パターンが基部用セラミック基板の内部に延設され且つ一部が基部用セラミック基板の他面側に露出されている場合は、キャパシタ用途に特に好適である。
グレーズ層の厚さが１０〜１００μｍであるので、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
グレーズ層を構成するガラスの屈伏点が７００℃以上である場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスがＳｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする場合は、特に高い精度の平坦面が得られ、また、グレーズ面に直接導体層を形成でき、信頼性の高い薄膜電子部品を安定して得ることができる。
グレーズ層がガラス層を加熱加圧処理して得られたものであるので、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
本発明の薄膜電子部品は、高い精度の平坦面を有する基板が用いられているため、精度及び信頼性に優れる。
本発明について、以下詳細に説明する。
［１］薄膜電子部品用セラミック基板
本発明の薄膜電子部品用セラミック基板は、基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側の表面に形成されるとともに、表面が平坦化研磨されたグレーズ層と、該基部用セラミック基板及び該グレーズ層の内部に形成された配線パターンと、を備え、
該配線パターンは、一端が本薄膜電子部品用セラミック基板の表面のうちのグレーズ層の表面に露出されていることを特徴とする。さらに、グレーズ層は、基部用セラミック基板の表面に形成されたガラス層を、加熱温度が７５０〜１０００℃で加圧圧力が０．５〜２００ＭＰａの加熱加圧処理をして得られたものであり、
上記加熱加圧処理は、圧力媒体として気体を用いた等方加圧による加熱加圧処理であり、
上記グレーズ層は、厚さが１０〜１００μｍであり、
上記基部用セラミック基板には、上記基部用セラミック基板を１００体積％とした場合に４０体積％以下のガラスが含まれることを特徴とする。
［１］薄膜電子部品用セラミック基板
本発明の薄膜電子部品用セラミック基板は、基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側の表面に形成されるとともに、表面が平坦化研磨されたグレーズ層と、該基部用セラミック基板及び該グレーズ層の内部に形成された配線パターンと、を備え、
該配線パターンは、一端が本薄膜電子部品用セラミック基板の表面のうちのグレーズ層の表面に露出されていることを特徴とする。さらに、グレーズ層は、基部用セラミック基板の表面に形成されたガラス層を、加熱温度が７５０〜１０００℃で加圧圧力が０．５〜２００ＭＰａの加熱加圧処理をして得られたものであり、
上記加熱加圧処理は、圧力媒体として気体を用いた等方加圧による加熱加圧処理であり、
上記グレーズ層は、厚さが１０〜１００μｍであり、
上記基部用セラミック基板には、上記基部用セラミック基板を１００体積％とした場合に４０体積％以下のガラスが含まれることを特徴とする。
上記「基部用セラミック基板」は、薄膜電子部品用セラミック基板の基部をなすセラミック基板である。また、後述するグレーズ層を支持する基板である。この基部用セラミック基板は、１層のみからなってもよく、２層以上からなってもよい。また、内部に配線パターンを備えてもよく、備えなくてもよい。
基部セラミック基板を構成するセラミック成分は特に限定されないが、耐熱性及び機械的強度に優れるものが好ましい。このようなセラミック成分のうち主となるセラミック成分（以下、単に「主セラミック成分」という。通常、全体に対して４０質量％以上含有される。）としては、例えば、アルミナ、ジルコニア、シリカ及びマグネシア等が挙げられる。これらのなかでもアルミナが好ましい。優れた絶縁性、耐熱性、機械的強度及び熱安定性等を備え、汎用性が高く、且つ安価に得られるからである。
主セラミック成分としてアルミナが含有される場合、その含有量は特に限定されないが、ガラスセラミック混合層（基部用セラミック基板の表面部にガラスが浸透して形成される混合層）を除き、更には、配線パターンを除くセラミック部分全体を１００質量％とした場合に４０質量％以上（より好ましくは７０〜９９質量％、更に好ましくは８５〜９８質量％）であることが好ましい。４０質量％以上であれば、アルミナの備える上記性質を十分に発揮させることができる。
基部セラミック基板を構成するセラミック成分は特に限定されないが、耐熱性及び機械的強度に優れるものが好ましい。このようなセラミック成分のうち主となるセラミック成分（以下、単に「主セラミック成分」という。通常、全体に対して４０質量％以上含有される。）としては、例えば、アルミナ、ジルコニア、シリカ及びマグネシア等が挙げられる。これらのなかでもアルミナが好ましい。優れた絶縁性、耐熱性、機械的強度及び熱安定性等を備え、汎用性が高く、且つ安価に得られるからである。
主セラミック成分としてアルミナが含有される場合、その含有量は特に限定されないが、ガラスセラミック混合層（基部用セラミック基板の表面部にガラスが浸透して形成される混合層）を除き、更には、配線パターンを除くセラミック部分全体を１００質量％とした場合に４０質量％以上（より好ましくは７０〜９９質量％、更に好ましくは８５〜９８質量％）であることが好ましい。４０質量％以上であれば、アルミナの備える上記性質を十分に発揮させることができる。
また、主セラミック成分以外にも副セラミック成分（通常、全体に対して４０質量％未満含有される）として、マグネシア、カルシア、シリカ及びホウ酸等を含有できる。但し、主セラミック成分と副セラミック成分とは異なるものである。また、主セラミック成分及び副セラミック成分以外にも、焼結助剤等に由来する他のセラミック成分が含有されていてもよい。これら主セラミック成分、副セラミック成分及びその他のセラミック成分は、各々１種のみが含有されてもよく、２種以上が含有されてもよい。
更に、基部用セラミック基板を構成する素基板に含有されるガラスは、その含有量は、素基板全体を１００体積％とした場合に４０体積％以下（より好ましくは２０体積％以下、更に好ましくは１５体積％以下）である。更に、素基板に含有されるガラスに比べてグレーズ層を構成するガラスは、屈伏点が高い（例えば、１００℃以上高いことが好ましい）ものであることがより好ましく、更には、軟化点も高い（例えば、１００℃以上高いことが好ましい）ガラスであることが特に好ましい。これにより、キャパシタ用の基板として用いた場合においても、高温における製造工程に耐えられ、十分な機械的強度を発揮でき、高い耐久性を有する薄膜電子部品を得ることができる。
基部セラミック基板のグレーズ層が形成される表面の表面粗さは特に限定されず、後述するグレーズ層から露出されない程度の表面粗さであればよい。即ち、少なくとも最大高さＲｙが、グレーズ層の厚み（通常、研磨後の厚み）よりも小さければよい。例えば、グレーズ層の厚みが５０μｍである場合には、基部セラミック基板表面のＲｙは５０μｍ未満であればよい。また、基部セラミック基板の形状及び大きさは特に限定されない。また、その厚さも特に限定されないが、通常、２００μｍ以上（好ましくは２００〜２０００μｍ、より好ましくは３００〜１０００μｍ）である。２００μｍ以上であれば、薄層電子部品用セラミック基板に十分な機械的強度を付与できる。
上記「グレーズ層」は、基部用セラミック基板の少なくとも一面側に形成されたガラスからなる層であり、内部に配線パターンを備える。この配線パターンは、グレーズ層内に配設され且つグレーズ層の表面に一部が露出されているものである。このグレーズ層は、基部用セラミック基板の一面側のみに形成されていてもよく、その他の面（例えば、上記一面に対する裏面）にも形成されていてもよい。このグレーズ層は加熱加圧処理により形成する。グレーズ層の形成方法については後述する。
このグレーズ層を構成するガラスは特に限定されないが、耐熱性、絶縁性及び機械的強度に優れるものが好ましい。このガラスを構成するガラス成分としては、例えば、通常、少なくともＳｉ、Ａｌ及びＯを含有する。更に、他の元素として、Ｂ、Ｃａ、Ｍｇ、Ｓｒ、Ｂａ、Ｖ、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｉｎ、Ｓｎ、Ｔａ、Ｗ、Ｒｅ、Ｂｉ、各ランタノイド元素及び各アクチノイド元素等を含有できる。これらの他の元素のなかでも、Ｂ、Ｃａ、Ｍｇ及びＢａ等が好ましく、Ｂ及びＣａがより好ましい。これらの他の元素は１種のみが含有されてもよく、２種以上が含有されてもよい。これらの各元素は、上記各元素のうちの金属元素２種以上を含む複酸化物として含有されてもよい。一方、アルカリ金属元素、Ｐ及びＰｂ等は、実質的に含有されないことが好ましい。更に、特に絶縁性に優れたガラスとする場合には、前述のうちの遷移金属も含有しないことが好ましい。
特にＳｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とすることが好ましい。即ち、グレーズ層全体を１００質量％とした場合に、ＳｉをＳｉＯ２換算、ＡｌをＡｌ２Ｏ３換算、ＢをＢ２Ｏ３換算、ＣａをＣａＯ換算した合計含有量が８０質量％以上（より好ましくは９０質量％、更に好ましくは９５質量％以上）であることが好ましい。
更には、ガラス全体を１００質量％とした場合に、ＳｉをＳｉＯ２換算で５０〜７０質量％（より好ましくは５５〜６５質量％）、且つ、ＡｌをＡｌ２Ｏ３換算で３〜１５質量％（より好ましくは５〜１０質量％）含有するものとすることができ、更に加えて、ＢをＢ２Ｏ３換算で１０〜３０質量％（より好ましくは１５〜２５質量％）、ＣａをＣａＯ換算で３〜２０質量％（より好ましくは５〜１５質量％）含有するものとすることができる。
更には、ガラス全体を１００質量％とした場合に、ＳｉをＳｉＯ２換算で５０〜７０質量％（より好ましくは５５〜６５質量％）、且つ、ＡｌをＡｌ２Ｏ３換算で３〜１５質量％（より好ましくは５〜１０質量％）含有するものとすることができ、更に加えて、ＢをＢ２Ｏ３換算で１０〜３０質量％（より好ましくは１５〜２５質量％）、ＣａをＣａＯ換算で３〜２０質量％（より好ましくは５〜１５質量％）含有するものとすることができる。
このガラスの転移点は特に限定されないが、６００℃以上（より好ましくは６３０℃以上、通常７００℃以下）であることが好ましい。
また、このガラスの軟化点は特に限定されないが、７５０℃以上（より好ましくは８００℃以上、通常１２００℃以下）であることが好ましい。
また、このガラスの軟化点は特に限定されないが、７５０℃以上（より好ましくは８００℃以上、通常１２００℃以下）であることが好ましい。
更に、このガラスの屈伏点は特に限定されないが、７００℃以上（より好ましくは７５０℃以上、更に好ましくは８００℃以上、通常１２００℃以下）であることが好ましい。本薄膜電子部品用セラミック基板を用いた薄膜電子部品を製造する際に加えられる作業温度は、通常、７００℃程度が最も高いものである。このため、屈伏点が７００℃以上であればグレーズ層表面の平坦性を十分に保持できるからである。即ち、後工程でグレーズ層を構成するガラスが７００℃以上に加熱される工程をふくむ場合に特に適する。このような工程とは、例えば、ゾル・ゲル法を用いたキャパシタ部形成工程が挙げられる。屈伏点が上記範囲であることにより、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
特にグレーズ層を構成するガラスが、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とし、アルカリ金属元素、Ｐ、Ｐｂ及び遷移金属を含有せず、且つ、屈伏点が７５０℃以上（７００℃以上でもよい）である場合は、高温耐熱性を発揮できる。また、特に高温において、更に、長期使用において高い耐マイグレーション特性を発揮できる。このため、本発明の薄膜電子部品用セラミック基板を用いた薄膜電子部品では、更に優れた信頼性を発揮させることができる。尚、上記「アルカリ金属元素、Ｐ、Ｐｂ及び遷移金属を含有しない」とは、グレーズ層全体を１００質量％とした場合に、アルカリ金属（Ａとする）はＡ２Ｏ換算で０．０２質量％以下、ＰはＰ２Ｏ５換算で０．０２質量％以下、ＰｂはＰｂＯ２換算で０．０２質量％以下、遷移金属は最も安定な酸化数の酸化物に換算して０．０２質量％以下であることを意味する。
また、グレーズ層の形状及び大きさは特に限定されない。更に、その厚さは１０〜１００μｍであり、７０μｍ以下が好ましく、更に５０μｍ以下であることが好ましい。グレーズ層の表面は研磨により平坦化されるが、グレーズ層の厚さはこの研磨により基部用セラミック基板が露出されない程度の厚さを有することが好ましい。従って、研磨精度から最低１０μｍ以上の厚さを有する。また、グレーズ層の厚さが上記範囲であれば、グレーズ層内に形成された内部配線パターン端部（後述する）の高さを抑えることができる。
更に、このグレーズ層の表面粗さは特に限定されないが、算術平均粗さＲａが０．０２μｍ以下であり、且つ、最大高さＲｙが０．２５μｍ以下とすることができ、更に、Ｒａ０．０１５μｍ以下且つＲｙ０．２５μｍ以下とすることができ、特にＲａ０．０１０μｍ以下且つＲｙ０．２０μｍ以下とすることができる。この所定の範囲の表面粗さを有するグレーズ層は、上記表面粗さを充足するために少なくとも表面にポアを有さないガラスからなる層である。即ち、内部及び表面のいずれにもポアを有さず上記所定の範囲の表面粗さであるガラスからなる層であってもよく、内部にはポアを有するが表面にはポアを有さず上記所定の範囲の表面粗さであるガラスからなる層であってもよい。更に、この表面は、研磨により得られたものであってもよく、研磨せずに得られたものであってもよい。研磨については後述する。グレーズ層の表面の算術平均粗さＲａ及び最大高さＲｙがこの範囲にある場合は、特に高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
また、このグレーズ層は、異なる少なくとも１０箇所以上の積層方向の断面における任意の１００μｍ四方の領域に長径０．２μｍ以上のポアが認められないものとすることができる。即ち、グレーズ層内にポアをほとんど有さない極めて緻密な緻密グレーズ層である。但し、「積層方向の断面」とは、基板用セラミック基板に対してグレーズ層が積層されている方向に垂直な断面であり、また、「観察」は、通常２０００倍以上に拡大した像において行うものである。この緻密グレーズ層は、通常、基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して得られるものである。このようにグレーズ層にポアが認められない場合は、特に高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
上記「配線パターン」は、基部用セラミック基板の少なくとも一面側に形成されたグレーズ層の内部に配設された導体である。即ち、グレーズ層が基部用セラミック基板の一面側にのみ配設されている場合、配線パターンは、このグレーズ層内に配設されている。また、例えば、グレーズ層が基部用セラミック基板の表裏両面に配設されている場合、配線パターンは、表裏どちらか一面側のグレーズ層内にのみ配設されていてもよく、表裏両面のグレーズ層内に配設されていてもよい。
また、配線パターンは、グレーズ層の表面に一部が露出された導体である。「一部が露出された」とは、配線パターンの端部がグレーズ層から露出されていることを意味し、その一部は、例えば、端面であってもよく、端部であってもよい。また、露出された一部と基部用セラミック基板内の部分とは、同じ導電材料からなっていてもよく、異なる導電材料からなってもよい。
また、配線パターンは、グレーズ層の表面に一部が露出された導体である。「一部が露出された」とは、配線パターンの端部がグレーズ層から露出されていることを意味し、その一部は、例えば、端面であってもよく、端部であってもよい。また、露出された一部と基部用セラミック基板内の部分とは、同じ導電材料からなっていてもよく、異なる導電材料からなってもよい。
また、この配線パターンは、グレーズ層の内部だけでなく、基部用セラミック基板の内部にも配設されていてもよい。この基部用セラミック基板内の配線パターンは、グレーズ層内に配設された配線パターンから延設された一部であってもよく、グレーズ層内の配線パターンとは別体の異なる配線パターンであってもよい。
上記のうちのグレーズ層内に配設された配線パターンが基部用セラミック基板内に延設されている場合としては、例えば、配線パターンが薄膜電子部品用セラミック基板を表裏に貫通して形成されている場合が挙げられる。即ち、配線パターンが、基部用セラミック基板及びグレーズ層の内部に形成され、他端が薄膜電子部品用セラミック基板の他の表面に露出されている場合が挙げられる。例えば、ビア配線（図１４の21等）及びスルーホール配線などである。その形状等は特に限定されないが、通常、積層方向に各層を貫通する円柱形状である。また、その直径も特に限定されないが、例えば、５０〜２００μｍとすることができる。その他に、グレーズ層内に配設された配線パターンが基部用セラミック基板内に延設されている場合としては、グレーズ層の表面からグレーズ層内を貫通して基部セラミック基板の側面から端部が露出されている場合等が挙げられる。
上記のうちのグレーズ層内に配設された配線パターンが基部用セラミック基板内に延設されている場合としては、例えば、配線パターンが薄膜電子部品用セラミック基板を表裏に貫通して形成されている場合が挙げられる。即ち、配線パターンが、基部用セラミック基板及びグレーズ層の内部に形成され、他端が薄膜電子部品用セラミック基板の他の表面に露出されている場合が挙げられる。例えば、ビア配線（図１４の21等）及びスルーホール配線などである。その形状等は特に限定されないが、通常、積層方向に各層を貫通する円柱形状である。また、その直径も特に限定されないが、例えば、５０〜２００μｍとすることができる。その他に、グレーズ層内に配設された配線パターンが基部用セラミック基板内に延設されている場合としては、グレーズ層の表面からグレーズ層内を貫通して基部セラミック基板の側面から端部が露出されている場合等が挙げられる。
この配線パターンを構成する導電材料は特に限定されないが、例えば、タングステン、モリブデン、金、白金、銀、パラジウム、銅及びニッケル等を用いることができる。これらの導電材料は１種のみを用いてもよく、２種以上を併用してもよい。
この配線パターンとしては、例えば、通常の導通用配線、抵抗用配線、インダクタンス用配線、及び、ボンディングパッド等が挙げられる。これらは、通常、配線パターンの一部として形成されている。
この配線パターンとしては、例えば、通常の導通用配線、抵抗用配線、インダクタンス用配線、及び、ボンディングパッド等が挙げられる。これらは、通常、配線パターンの一部として形成されている。
［２］グレーズ層の形成方法
グレーズ層は、基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して得る。この場合、ガラス層は、加熱加圧処理されていないガラスからなる層である。このガラス層は内部にはボイドを有する。即ち、内部にボイド（ポアに同義）を有する点において加熱加圧処理されたグレーズ層と異なる。
グレーズ層は、基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して得る。この場合、ガラス層は、加熱加圧処理されていないガラスからなる層である。このガラス層は内部にはボイドを有する。即ち、内部にボイド（ポアに同義）を有する点において加熱加圧処理されたグレーズ層と異なる。
尚、例えば、ガラス粉末を含有する層（ガラス層となる前の層）に対して、上記加熱加圧処理を施して、ガラス層を形成することなく直接的にグレーズ層を得てもよいが、上記のようにガラス層を経て（ガラス層の形成と加熱加圧とを連続的に行ってもよい）、得ることが好ましい。
上記ガラス層を構成するガラスは、前記「グレーズ層を構成するガラス」をそのまま適用できる。また、このガラス層の形状及び大きさは特に限定されない。また、その厚さも特に限定されないが、固化された状態における厚さが基部セラミック基板の最大高さＲｙよりも１０μｍ以上厚いガラス層となるものであることが好ましい。例えば、０．０５〜１ｍｍとすることができる。このガラス層の形成方法も特に限定されないが、例えば、後述するガラス粉末を含有する層を焼き付けて得ることができる。
焼き付けとは、ガラス粉末を含有する層を、含有されるガラス粉末を構成するガラスの軟化点以上の温度まで加熱してガラスを層状化することである。この焼き付け温度は、用いるガラスの組成により適宜の温度であるが、例えば、用いるガラスの屈伏点よりも１００℃低い温度（以下、この温度を「Ｔｄ−１００」ともいう）より高温（この温度は「Ｔｄ−１００以上の温度」である）にまで加熱することが好ましく、特に屈伏点以上に加熱することが好ましい。通常、７００℃以上（好ましくは７５０〜１０００℃、より好ましくは７５０〜９００℃）であり、例えば、屈伏点が７００〜７８０℃程度のガラスでは、焼き付け温度は８００〜１２００℃（より好ましくは９００〜１１００℃）とすることが好ましい。
また、焼き付け雰囲気も特に限定されず、基部用セラミック基板内に含まれる内部配線パターンを構成する導電材料等により適宜選択することが好ましい。即ち、耐酸化性が高い導電材料のみを用いる場合は酸化性雰囲気（大気雰囲気等）を用いることができる。また、耐酸化性が低い導電材料を含む場合は非酸化性雰囲気（窒素ガス、希ガス等の不活性ガス雰囲気、水素、一酸化炭素等の還元性雰囲気、これらの混合雰囲気）を用いることができる。例えば、導電材料が金及び白金を主成分とする場合は大気雰囲気で行うことが好ましく、銅、ニッケル、タングステン及びモリブデン等の酸化され易い導電材料を主成分とする場合には非酸化性雰囲気で行うことが好ましい。
ガラス粉末を含有する層の形状、大きさ及び厚さは特に限定されない。この層に含有されるガラス粉末は、前記「グレーズ層を構成するガラス」からなる粉末である。この粉末の形状は特に限定されない。また、大きさも特に限定されないが、通常、平均粒径０．１〜１００μｍのものを用いる。この範囲であれば軟化させ易く又は作業性もよい。
このガラス粉末を含有する層の形成方法は特に限定されない。例えば、ガラス粉末を含有するペースト（以下、単に「ガラスペースト」という）を塗布して得ることができる。また、ガラス粉末を分散させたスラリー中に基部用セラミック基板を載置してガラス粉末を沈降堆積させた後、スラリー内から取り出し、乾燥させて得ることができる。更に、ガラス粉末を直接振りかける等してガラス粉末のみからなる層を形成して得ることができる。これらの方法のなかでも、ガラスペーストを塗布して得ることが作業性等の面から好ましい。
このガラス粉末を含有する層の形成方法は特に限定されない。例えば、ガラス粉末を含有するペースト（以下、単に「ガラスペースト」という）を塗布して得ることができる。また、ガラス粉末を分散させたスラリー中に基部用セラミック基板を載置してガラス粉末を沈降堆積させた後、スラリー内から取り出し、乾燥させて得ることができる。更に、ガラス粉末を直接振りかける等してガラス粉末のみからなる層を形成して得ることができる。これらの方法のなかでも、ガラスペーストを塗布して得ることが作業性等の面から好ましい。
このガラスペーストを用いる場合、ガラスペーストには、ガラス粉末以外に、通常、有機成分が含有される。この有機成分は、主としてガラスペーストに成形性等を付与するものである。有機成分としては、通常、バインダが含有される。バインダとしては、エチルセルロース系樹脂、ブチラール系樹脂及びアクリル系樹脂等が挙げられる。これらは１種のみを用いてもよく、２種以上を併用してもよい。その他、可塑剤、分散剤及び溶剤等が含有できる。これらは１種のみが含有されてもよく、２種以上が含有されてもよい。また、このガラスペーストには、無機成分であるか有機成分であるかを問わず、分散剤、レベリング剤成分、滑剤成分、消泡剤成分及び酸化防止剤成分等を含有できる。これらは１種のみが含有されてもよく、２種以上が含有されてもよい。
このガラスペーストの粘度は特に限定されないが、例えば、１〜１０００Ｐａ・ｓ（より好ましくは２０〜５００Ｐａ・ｓ）とすることができる。
ガラスペーストを塗布する方法は特に限定されず、ガラスペーストの粘度及び性状等により適宜選択することが好ましい。例えば、前記のようにガラスペーストの粘度が１〜１０００Ｐａ・ｓである場合には、スクリーン印刷、ドクターブレード法及びカーテンコータ印刷等により塗布することができる。これらのなかではスクリーン印刷及びドクターブレード法が好ましい。また、粘度が上記粘度範囲の下限値未満である場合には、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等により行うこともできる。
このガラスペーストの粘度は特に限定されないが、例えば、１〜１０００Ｐａ・ｓ（より好ましくは２０〜５００Ｐａ・ｓ）とすることができる。
ガラスペーストを塗布する方法は特に限定されず、ガラスペーストの粘度及び性状等により適宜選択することが好ましい。例えば、前記のようにガラスペーストの粘度が１〜１０００Ｐａ・ｓである場合には、スクリーン印刷、ドクターブレード法及びカーテンコータ印刷等により塗布することができる。これらのなかではスクリーン印刷及びドクターブレード法が好ましい。また、粘度が上記粘度範囲の下限値未満である場合には、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等により行うこともできる。
上記加熱加圧処理は、ガラス層を加熱しながら加圧する処理である。加圧方法は等方加圧である。また、圧力媒体は気体である。このような方法としては、ホットアイソスタティックプレス法（以下、単に「ＨＩＰ法」という）が挙げられる。加圧圧力は０．５〜２００ＭＰａであり、好ましくは０．５〜５０ＭＰａである。また、加熱加圧処理における加熱条件は７５０〜１０００℃であり、好ましくは７５０〜９００℃とすることができる。
この加熱加圧処理における加熱及び加圧条件は、用いるガラスの特性によって適宜の選択することが好ましい。例えば、用いるガラスのＴｄ−１００以上の温度にまで加熱し且つ０．５〜２００ＭＰａ、好ましくは０．５〜５０ＭＰａに加圧する。更に、例えば、加熱温度は好ましくは７５０〜９００℃とすることができる。即ち、加熱温度７５０〜９００℃且つ加圧圧力０．５〜５０ＭＰａとすることができる。
また、ガラス層を加熱加圧処理する際には、ほぼ固化状態のガラス層に対して加熱加圧処理を施してもよいが、予めガラス層を予備加熱して流動性を有する状態にしておくことが好ましい。この流動性を有する状態にすることによりガラス層内からボイドを効果的に出すことができる。流動性を有する状態とは、通常、Ｔｄ−１００以上の温度で加熱されている状態である。また、この加熱加圧処理前の予備加熱は、前述のガラス粉末を含有する層を用いる場合、ガラス粉末を含有する層を焼き付けてガラス層とする工程と、連続的に行ってもよく別工程で行ってもよい。更に、予備加熱は、加熱加圧処理と連続的に行ってもよく別工程で行ってもよい。
また、ガラス層を形成する基部用セラミック基板は、焼成されたセラミック基板をそのまま用いてもよいが、セラミック特有の反り等に起因する起伏を除去する程度に研磨して平面だしを行ったのち用いることが好ましい。
得られたグレーズ層は、その表面を研磨して用いられる。研磨を行う際の研磨方法及びその条件等は特に限定されない。即ち、例えば、機械研磨であってもよく、化学機械研磨であってもよく、化学研磨であってもよい。
得られたグレーズ層は、その表面を研磨して用いられる。研磨を行う際の研磨方法及びその条件等は特に限定されない。即ち、例えば、機械研磨であってもよく、化学機械研磨であってもよく、化学研磨であってもよい。
［３］薄膜電子部品用セラミック基板の製造方法
本発明の薄膜電子部品用セラミック基板のうち、基部用セラミック基板及びグレーズ層の両方の内部に配線パターンを備える薄膜電子部品用セラミック基板を得る方法は特に限定されないが、例えば、下記２つの方法により得ることができる。即ち、本薄膜電子部品用セラミック基板は、基部用セラミック基板がセラミック基板であるため、未焼成体を得る際に未焼成体を積層形成し、各層にパターンニング及び配線形成等を施し、その後、焼成することにより内部に配線パターンを有する基板を容易に得ることができる。このことはガラス基板及び単結晶基板に比べると大きな利点である。しかし、上記のグレーズ層は、他のセラミック層と同じように未焼成段階でパターンニングすることが困難である。このため、特殊な方法を用いて製造する必要がある。
本発明の薄膜電子部品用セラミック基板のうち、基部用セラミック基板及びグレーズ層の両方の内部に配線パターンを備える薄膜電子部品用セラミック基板を得る方法は特に限定されないが、例えば、下記２つの方法により得ることができる。即ち、本薄膜電子部品用セラミック基板は、基部用セラミック基板がセラミック基板であるため、未焼成体を得る際に未焼成体を積層形成し、各層にパターンニング及び配線形成等を施し、その後、焼成することにより内部に配線パターンを有する基板を容易に得ることができる。このことはガラス基板及び単結晶基板に比べると大きな利点である。しかし、上記のグレーズ層は、他のセラミック層と同じように未焼成段階でパターンニングすることが困難である。このため、特殊な方法を用いて製造する必要がある。
第１の方法は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にレジスト層を形成するレジスト層形成工程と、
該レジスト層をパターンニングして、該内部配線パターンの該端面に通じたパターンニング孔を形成するパターンニング工程と、
該パターンニング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、
パターンニングされた該レジスト層を除去するレジスト層除去工程と、
該内部配線パターン端部の少なくとも一部が埋没されるように、該基部用セラミック基板の表面にガラス層を形成するガラス層形成工程と、
加熱加圧処理を施し、該基部用セラミック基板の表面にグレーズ層を形成する加熱加圧処理工程と、をこの順に備える方法である。
この方法によると、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。また、この方法では、グレーズ層形成工程後には、該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程を備える。
該レジスト層をパターンニングして、該内部配線パターンの該端面に通じたパターンニング孔を形成するパターンニング工程と、
該パターンニング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、
パターンニングされた該レジスト層を除去するレジスト層除去工程と、
該内部配線パターン端部の少なくとも一部が埋没されるように、該基部用セラミック基板の表面にガラス層を形成するガラス層形成工程と、
加熱加圧処理を施し、該基部用セラミック基板の表面にグレーズ層を形成する加熱加圧処理工程と、をこの順に備える方法である。
この方法によると、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。また、この方法では、グレーズ層形成工程後には、該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程を備える。
上記レジスト層形成工程は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板の表面にレジスト層を形成する工程である。このレジスト層は、後述する内部配線パターン端部形成工程において、導体の形成を防止するレジスト層である。このレジスト層としては、どのようなレジストを用いてもよいが、後述するレジスト層の除去が容易なように、フォトレジストを用いることが好ましい。
上記パターンニング工程は、レジスト層形成工程で形成されたレジスト層をパターンニングして、内部配線パターンの端面に通じたパターンニング孔を形成する工程である。このパターンニングは、どのような手段で行ってもよいが、通常、フォトリソ手段により行う。即ち、例えば、レジスト層の表面に、マスクを配置し、不要部（パターンニング工程後に除去する部分）が露光されるようにして露光したのち、硬化されていない不要部を除去することで行うことができる。
上記パターンニング工程は、レジスト層形成工程で形成されたレジスト層をパターンニングして、内部配線パターンの端面に通じたパターンニング孔を形成する工程である。このパターンニングは、どのような手段で行ってもよいが、通常、フォトリソ手段により行う。即ち、例えば、レジスト層の表面に、マスクを配置し、不要部（パターンニング工程後に除去する部分）が露光されるようにして露光したのち、硬化されていない不要部を除去することで行うことができる。
上記内部配線パターン端部形成工程は、パターンニング孔内に導電材料を充填して、内部配線パターンの端面と接続された内部配線パターン端部を形成する工程である。この内部配線パターン端部（以下、単に「端部パターン」ともいう）の形成方法は特に限定されない。例えば、電解めっき法及び無電解めっき法を用いて形成できる。即ち、一端側が基部用セラミック基板の表面に露出され、他端側も基部用セラミック基板のいずれかの場所に露出している場合には、内部配線パターンの両端を用いて電解めっきを行うことができる。複数の内部配線パターンを有する場合には、これらを短絡することで一度に端部パターンを形成できる。また、内部配線パターンの他端側が基部用セラミック基板の表面から露出されていない場合等は、無電解めっき法を用いて端部パターンを形成できる。
上記レジスト層除去工程は、パターンニングされたレジスト層を除去する工程である。このレジスト層は、前述のとおり端部パターンの形成の際に必要なレジスト層であるため、端部パターンの形成後は除去できる。除去手段等は特に限定されず、前述のフォトレジストを用いた場合には、所定の剥離液を用いることで除去できる。
上記レジスト層除去工程は、パターンニングされたレジスト層を除去する工程である。このレジスト層は、前述のとおり端部パターンの形成の際に必要なレジスト層であるため、端部パターンの形成後は除去できる。除去手段等は特に限定されず、前述のフォトレジストを用いた場合には、所定の剥離液を用いることで除去できる。
上記ガラス層形成工程は、端部パターンの少なくとも一部が埋没されるように、基部用セラミック基板の表面にガラス層を形成する工程である。上記のレジスト層除去工程でレジスト層が除去されると、レジスト層内のパターンニング孔内に形成された端部パターンが基部用セラミック基板の表面から突出される。例えば、この突出された端部パターンの少なくとも一部が埋没されるようにガラスペーストを塗布し、更に、焼き付けてガラス層を形成できる。但し、端部パターンは全体をガラス層内に埋没させてもよく、一部のみを埋没させてもよい。ガラス層の形成方法等については、前述の方法をそのまま適用できる。
上記加熱加圧処理は、前述の加熱加圧処理をそのまま適用できる。
上記加熱加圧処理は、前述の加熱加圧処理をそのまま適用できる。
上記平坦化研磨工程は、加熱加圧工程で形成されたグレーズ層の表面を平坦に研磨して、端部パターンを露出させる工程である。但し、上記のようにガラス層形成工程で端部パターンを完全に埋没させなかった場合には、端部パターンは平坦化研磨以前に既に露出されているが、平坦化研磨後にも端部パターンが露出されている。この平坦化研磨については、前述の平坦化研磨をそのまま適用できる。
第２の方法は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にガラス層を形成するガラス層形成工程と、
加熱加圧処理を施し、該基部用セラミック基板上にグレーズ層を形成する加熱加圧処理工程と、
該グレーズ層上にレジスト層を形成するレジスト層形成工程と、
該レジスト層をパターンニングして、該内部配線パターンの該端面に通じることとなるパターンニング孔を形成するパターンニング工程と、
該パターンニング孔から該グレーズ層をエッチングして該内部配線パターンの該端面に通じたエッチング孔を形成するエッチング工程と、
パターンニングされた該レジスト層を除去するレジスト層除去工程、及び、該エッチング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、をこの順に備える方法である。
加熱加圧処理を施し、該基部用セラミック基板上にグレーズ層を形成する加熱加圧処理工程と、
該グレーズ層上にレジスト層を形成するレジスト層形成工程と、
該レジスト層をパターンニングして、該内部配線パターンの該端面に通じることとなるパターンニング孔を形成するパターンニング工程と、
該パターンニング孔から該グレーズ層をエッチングして該内部配線パターンの該端面に通じたエッチング孔を形成するエッチング工程と、
パターンニングされた該レジスト層を除去するレジスト層除去工程、及び、該エッチング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、をこの順に備える方法である。
この方法によると、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。また、この方法では、内部配線パターン端部形成工程後には、該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程を備えることができる。
上記ガラス層形成工程は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板の表面にガラス層を形成する工程である。この工程は、塗布面である基部用セラミック基板の表面に端部パターンが形成されていないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記加熱加圧処理工程は、処理を行うガラス層内に端部パターンを有さないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記レジスト層形成工程は、グレーズ層上にレジスト層を形成する工程である。この工程は、形成面に内部配線パターンの端面が露出されていないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記パターンニング工程は、レジスト層をパターンニングして、内部配線パターンの端面に通じることとなるパターンニング孔を形成する工程である。「内部配線パターンの端面に通じることとなる」とは、後述するエッチング工程を経ることにより、パターンニング孔がエッチング孔を介して基部用セラミック基板の表面に露出された内部配線パターンの端面と通じることを意味する。このパターンニングにより、直接内部配線パターンの端面と通じないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記加熱加圧処理工程は、処理を行うガラス層内に端部パターンを有さないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記レジスト層形成工程は、グレーズ層上にレジスト層を形成する工程である。この工程は、形成面に内部配線パターンの端面が露出されていないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記パターンニング工程は、レジスト層をパターンニングして、内部配線パターンの端面に通じることとなるパターンニング孔を形成する工程である。「内部配線パターンの端面に通じることとなる」とは、後述するエッチング工程を経ることにより、パターンニング孔がエッチング孔を介して基部用セラミック基板の表面に露出された内部配線パターンの端面と通じることを意味する。このパターンニングにより、直接内部配線パターンの端面と通じないこと以外は、前記第１の方法における同工程をそのまま適用できる。
上記エッチング工程は、パターンニング孔からグレーズ層をエッチングして内部配線パターンの端面に通じたエッチング孔を形成する工程である。エッチングに用いる薬剤及び条件などは特に限定されず、グレーズ層を構成するガラスにより適宜選択することが好ましいが、例えば、フッ酸系のエッチング剤を用いることによりグレーズ層のエッチングを行うことができる。
上記レジスト層除去工程は、パターンニングされたレジスト層を除去する工程であり、上記内部配線パターン端部形成工程は、エッチング孔内に導電材料を充填して、内部配線パターンの端面と接続された端部パターンを形成する工程である。
上記平坦化研磨工程は、グレーズ層の表面を平坦に研磨して、内部配線パターン端部を露出させる工程である。この工程は、平坦化研磨を行う以前に、端部パターンがグレーズ層の表面から既に露出されていること以外は、前記第１の方法における同工程をそのまま適用できる。
上記レジスト層除去工程は、パターンニングされたレジスト層を除去する工程であり、上記内部配線パターン端部形成工程は、エッチング孔内に導電材料を充填して、内部配線パターンの端面と接続された端部パターンを形成する工程である。
上記平坦化研磨工程は、グレーズ層の表面を平坦に研磨して、内部配線パターン端部を露出させる工程である。この工程は、平坦化研磨を行う以前に、端部パターンがグレーズ層の表面から既に露出されていること以外は、前記第１の方法における同工程をそのまま適用できる。
［４］薄膜電子部品
本発明の薄膜電子部品は、本発明の薄膜電子部品用セラミック基板を備えることを特徴とする。
上記「薄膜電子部品用セラミック基板」は、前記本発明の薄膜電子部品用セラミック基板をそのまま適用できる。この薄膜電子部品用セラミック基板の全体の厚さは特に限定されないが、通常、２００〜２０００μｍ（好ましくは３００〜１０００μｍ）である。
本発明の薄膜電子部品としては、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニット等が挙げられる。
本発明の薄膜電子部品は、本発明の薄膜電子部品用セラミック基板を備えることを特徴とする。
上記「薄膜電子部品用セラミック基板」は、前記本発明の薄膜電子部品用セラミック基板をそのまま適用できる。この薄膜電子部品用セラミック基板の全体の厚さは特に限定されないが、通常、２００〜２０００μｍ（好ましくは３００〜１０００μｍ）である。
本発明の薄膜電子部品としては、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニット等が挙げられる。
本電子部品では、薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、キャパシタ部は、対向する２層のキャパシタ用導体層間にキャパシタ用誘電体層が配置されるように、キャパシタ用導体層とキャパシタ用誘電体層とが交互に積層されてなるものとすることができる。
即ち、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニットである。本発明の薄膜電子部品用セラミック基板上にキャパシタ部を備えることで、安定した電気特性を発揮でき、短絡等を生じず、高い信頼性を有するキャパシタ機能を有するものとすることができる。
即ち、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニットである。本発明の薄膜電子部品用セラミック基板上にキャパシタ部を備えることで、安定した電気特性を発揮でき、短絡等を生じず、高い信頼性を有するキャパシタ機能を有するものとすることができる。
上記「キャパシタ部」は、キャパシタ用導体層及びキャパシタ用誘電体層が薄膜電子部品用セラミック基板上に積層された構造を有し、対向する２層のキャパシタ用導体層間にキャパシタ用誘電体層が配置されるように、キャパシタ用導体層とキャパシタ用誘電体層とが交互に積層されてなる（図１４参照）。
上記「キャパシタ用導体層」は、キャパシタ部を構成する導体層である。このキャパシタ用導体層は、後述するキャパシタ用誘電体層を介して対向する導電性薄膜であり、１層のみからなってもよく、２層以上からなってもよい。また、通常、キャパシタ用導体層とキャパシタ用誘電体層との積層部分は、その最下層及び最上層はキャパシタ用導体層である。このキャパシタ用導体層は導電性を有すればよく（例えば、１０μΩ・ｃｍ以下）、その材料は特に限定されないが、例えば、白金、金、銅、銀、ニッケル、チタン、モリブデン、クロム、コバルト及びタングステン等を用いることができる。これらの材料は１種のみを用いてもよく、２種以上を併用してもよい。また、キャパシタ用導体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、１μｍ以下である。これらの導体層材料及びキャパシタ用導体層の厚さ等は、所望の抵抗及び生産性等に応じて、更には、生産コストに応じて適宜選択することが好ましい。
上記「キャパシタ用導体層」は、キャパシタ部を構成する導体層である。このキャパシタ用導体層は、後述するキャパシタ用誘電体層を介して対向する導電性薄膜であり、１層のみからなってもよく、２層以上からなってもよい。また、通常、キャパシタ用導体層とキャパシタ用誘電体層との積層部分は、その最下層及び最上層はキャパシタ用導体層である。このキャパシタ用導体層は導電性を有すればよく（例えば、１０μΩ・ｃｍ以下）、その材料は特に限定されないが、例えば、白金、金、銅、銀、ニッケル、チタン、モリブデン、クロム、コバルト及びタングステン等を用いることができる。これらの材料は１種のみを用いてもよく、２種以上を併用してもよい。また、キャパシタ用導体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、１μｍ以下である。これらの導体層材料及びキャパシタ用導体層の厚さ等は、所望の抵抗及び生産性等に応じて、更には、生産コストに応じて適宜選択することが好ましい。
上記「キャパシタ用誘電体層」は、キャパシタ部を構成し、キャパシタ用導電層間を絶縁する部分である。このキャパシタ用誘電体層は絶縁性を有すればよく（例えば、１０１０Ω・ｍ以上）、その材料は特に限定されないが、例えば、チタン酸塩（チタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛等）、酸化タンタル及び酸化チタン等を用いることができる。これらの材料は１種のみを用いてもよく、２種以上を併用してもよい。更に、２種以上を用いる場合には、混合物であってもよく、固溶体であってもよい。また、キャパシタ用誘電体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、１μｍ以下である。これらの誘電体層材料及びキャパシタ用誘電体層の厚さ等は、所望の静電容量、絶縁性及び耐電圧等の電気的特性、並びに、生産性などに応じて、更には、生産コストに応じて適宜選択することが好ましい。
また、前記本発明の薄膜電子部品を製造する場合、キャパシタ用導体層の形成方法は特に限定されないが、例えば、スパッタリング法、ＣＶＤ法及びＣＳＤ法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ、化学溶液堆積法）等の薄膜形成技術を用いて形成することができる。また、得られた導体層は必要であれば、エッチング等によりパターンニングを行いキャパシタ用導体層とすることができる。エッチング等に際しては公知のフォトリソ法等を用いることができる。
更に、キャパシタ用誘電体層の形成方法は特に限定されないが、例えば、ＣＳＤ法を用いる。即ち、目的とするキャパシタ用誘電体層を構成することとなる金属元素を含む誘電体原料を、形成面に塗布し、その後、熱処理してキャパシタ用誘電体層を得る方法である。このＣＳＤ法において用いる誘電体原料は特に限定されないが、目的とするキャパシタ用誘電体層を構成する金属元素を含有する金属有機化合物を含有することが好ましい。この有機金属化合物としては、アルコキシド、酢酸化合物及びシュウ酸化合物等を用いることができる。上記アルコキシドとしては、例えば、チタンイソプロポキシド等のチタンアルコキシド類、金属バリウムをアルコール系有機溶媒に溶解させて得られるバリウムアルコキシド類、ストロンチウム−ｎ−ブトキシド等のストロンチウムアルコキシド類等が挙げられる。これらのアルコキシドは、純水を所定量加えて重合させたものを用いてもよい。また、アルコール系有機溶媒としては、エタノールとアセチルアセトンとの混合溶媒、２―エトキシエタノール、及び、その他目的とする金属種とキレートを形成できる化学種を含有するアルコール系有機溶媒が挙げられる。
また、上記の誘電体原料は、加熱等により均一化した後、塗布することができる。更に、この誘電体原料の塗布方法は、特に限定されないが、例えば、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等を用いることができる。得られた誘電体層は、必要に応じてエッチング等によりパターンニングを行いキャパシタ用誘電体層とすることができる。
更に、キャパシタ用誘電体層の形成方法は特に限定されないが、例えば、ＣＳＤ法を用いる。即ち、目的とするキャパシタ用誘電体層を構成することとなる金属元素を含む誘電体原料を、形成面に塗布し、その後、熱処理してキャパシタ用誘電体層を得る方法である。このＣＳＤ法において用いる誘電体原料は特に限定されないが、目的とするキャパシタ用誘電体層を構成する金属元素を含有する金属有機化合物を含有することが好ましい。この有機金属化合物としては、アルコキシド、酢酸化合物及びシュウ酸化合物等を用いることができる。上記アルコキシドとしては、例えば、チタンイソプロポキシド等のチタンアルコキシド類、金属バリウムをアルコール系有機溶媒に溶解させて得られるバリウムアルコキシド類、ストロンチウム−ｎ−ブトキシド等のストロンチウムアルコキシド類等が挙げられる。これらのアルコキシドは、純水を所定量加えて重合させたものを用いてもよい。また、アルコール系有機溶媒としては、エタノールとアセチルアセトンとの混合溶媒、２―エトキシエタノール、及び、その他目的とする金属種とキレートを形成できる化学種を含有するアルコール系有機溶媒が挙げられる。
また、上記の誘電体原料は、加熱等により均一化した後、塗布することができる。更に、この誘電体原料の塗布方法は、特に限定されないが、例えば、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等を用いることができる。得られた誘電体層は、必要に応じてエッチング等によりパターンニングを行いキャパシタ用誘電体層とすることができる。
以下、実施例により本発明を具体的に説明する。
［１］薄膜電子部品用セラミック基板の作製（内部配線パターンを備えないもの）
（１）基部用セラミック基板の作製
平均粒径が３〜５μｍであるアルミナ粉末（Ａｌ２Ｏ３純度９０％以上）と、Ａｌ２Ｏ３、ＳｉＯ２及びＣａＯを主成分とするフラックス粉末（焼結助剤）とを用意し、混合粉末全体を１００質量％とした場合に、アルミナ粉末が９０〜９５質量％、フラックス粉末が５〜１０質量％となるように混合して混合粉末を得た。この混合粉末を用いて得られたスラリーを、ドクターブレード法により厚さ２００μｍのシート形状に成形した後、所望の大きさに裁断して未焼成シートを得た。この未焼成シートを３枚積層して厚さ６００μｍの基部用未焼成セラミックシートを得た。この基部用未焼成セラミックシートを焼成し、基部用セラミック基板を得た。この基部用セラミック基板の表面粗さを、触針式表面粗さ計（東京精密社製、形式「ＳＵＲＦＣＯＭ １４００Ｄ」）を用いて測定したところ、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍであった。この平坦化研磨を行っていない基部用セラミック基板の表面を２００倍に拡大して得た画像を図６に、２０００倍に拡大して得た画像を図７に示した。
［１］薄膜電子部品用セラミック基板の作製（内部配線パターンを備えないもの）
（１）基部用セラミック基板の作製
平均粒径が３〜５μｍであるアルミナ粉末（Ａｌ２Ｏ３純度９０％以上）と、Ａｌ２Ｏ３、ＳｉＯ２及びＣａＯを主成分とするフラックス粉末（焼結助剤）とを用意し、混合粉末全体を１００質量％とした場合に、アルミナ粉末が９０〜９５質量％、フラックス粉末が５〜１０質量％となるように混合して混合粉末を得た。この混合粉末を用いて得られたスラリーを、ドクターブレード法により厚さ２００μｍのシート形状に成形した後、所望の大きさに裁断して未焼成シートを得た。この未焼成シートを３枚積層して厚さ６００μｍの基部用未焼成セラミックシートを得た。この基部用未焼成セラミックシートを焼成し、基部用セラミック基板を得た。この基部用セラミック基板の表面粗さを、触針式表面粗さ計（東京精密社製、形式「ＳＵＲＦＣＯＭ １４００Ｄ」）を用いて測定したところ、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍであった。この平坦化研磨を行っていない基部用セラミック基板の表面を２００倍に拡大して得た画像を図６に、２０００倍に拡大して得た画像を図７に示した。
その後、得られた基部用セラミック基板の表面を平坦になるように研磨して平面だしを行った。この研磨を行った基部用セラミック基板の表面粗さを、同様に測定したところ、Ｒａが０．０７８μｍであり、Ｒｙが０．９７μｍであった。この研磨を行った基部用セラミック基板表面を２００倍に拡大して得た画像を図８に、２０００倍に拡大して得た画像を図９に示した。
（２）グレーズ層の形成
テルピネオール（溶剤）にアクリル系樹脂（バインダ）を溶解させたのちガラス粉末を混合してガラスペーストを得た。ガラス粉末には、Ｓｉ、Ｂ、Ａｌ及びＣａの各々ＳｉＯ２換算、Ｂ２Ｏ３換算、Ａｌ２Ｏ３換算及びＣａＯ換算による合計量を１００ｍｏｌ％とした場合に、Ｓｉが５５〜６５ｍｏｌ％、Ｂが１５〜２５ｍｏｌ％、Ａｌが５〜１５ｍｏｌ％、Ｃａが５〜１５ｍｏｌ％含有される平均粒径約３μｍのガラス粉末を用いた。このガラスペーストをスクリーン印刷により基部用セラミック基板上に塗布し、乾燥させた後、大気雰囲気中１０００℃で焼き付けを行った。
この焼き付け後のガラス層の表面粗さを、研磨したのちに同様に測定したところ、Ｒａが０．６０μｍであり、Ｒｙが１３．０μｍであった。このガラス層表面を２００倍に拡大して得た画像を図１０に、２０００倍に拡大して得た画像を図１１に示した。
テルピネオール（溶剤）にアクリル系樹脂（バインダ）を溶解させたのちガラス粉末を混合してガラスペーストを得た。ガラス粉末には、Ｓｉ、Ｂ、Ａｌ及びＣａの各々ＳｉＯ２換算、Ｂ２Ｏ３換算、Ａｌ２Ｏ３換算及びＣａＯ換算による合計量を１００ｍｏｌ％とした場合に、Ｓｉが５５〜６５ｍｏｌ％、Ｂが１５〜２５ｍｏｌ％、Ａｌが５〜１５ｍｏｌ％、Ｃａが５〜１５ｍｏｌ％含有される平均粒径約３μｍのガラス粉末を用いた。このガラスペーストをスクリーン印刷により基部用セラミック基板上に塗布し、乾燥させた後、大気雰囲気中１０００℃で焼き付けを行った。
この焼き付け後のガラス層の表面粗さを、研磨したのちに同様に測定したところ、Ｒａが０．６０μｍであり、Ｒｙが１３．０μｍであった。このガラス層表面を２００倍に拡大して得た画像を図１０に、２０００倍に拡大して得た画像を図１１に示した。
その後、ＨＩＰ炉内に、ガラス層が形成された基部用セラミック基板を載置し、加圧せずに炉内の温度を８００℃まで上昇させて、ガラス層を十分に軟化させた。その後、この８００℃から窒素雰囲気中で５ＭＰａに加圧し、９５０℃まで炉内温度を上昇させて１５分間、加熱加圧処理を行った。
その後、ＨＩＰ炉内からグレーズ層が形成された基部用セラミック基板を取り出し、平坦化研磨を行った。平坦化研磨は、ダイヤモンドペーストを用いた機械研磨で行った。更に、用いたダイヤモンドペーストは、ペースト内のダイヤモンド砥粒の粒径が次第に小さくなるように異なるダイヤモンドペーストを用い、最後のダイヤモンドペーストには平均粒径２μｍ以下のものを用いた。
得られた平坦化研磨後のグレーズ層の表面粗さを、上記触針式表面粗さ計を用いて測定したところ、Ｒａが０．００７９μｍであり、Ｒｙが０．１８μｍであった。また、この平坦化研磨を行ったグレーズ層表面を２００倍に拡大して得た画像を図１２に、２０００倍に拡大して得た画像を図１３に示した。
その後、ＨＩＰ炉内からグレーズ層が形成された基部用セラミック基板を取り出し、平坦化研磨を行った。平坦化研磨は、ダイヤモンドペーストを用いた機械研磨で行った。更に、用いたダイヤモンドペーストは、ペースト内のダイヤモンド砥粒の粒径が次第に小さくなるように異なるダイヤモンドペーストを用い、最後のダイヤモンドペーストには平均粒径２μｍ以下のものを用いた。
得られた平坦化研磨後のグレーズ層の表面粗さを、上記触針式表面粗さ計を用いて測定したところ、Ｒａが０．００７９μｍであり、Ｒｙが０．１８μｍであった。また、この平坦化研磨を行ったグレーズ層表面を２００倍に拡大して得た画像を図１２に、２０００倍に拡大して得た画像を図１３に示した。
（３）評価
この結果より、基部用セラミック基板表面は、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍと共に大きい。また、この基部用セラミック基板を研磨してもその表面粗さは、Ｒａで０．０７８μｍ及びＲｙで０．９７μｍまでしか平坦性を向上させることができなかった。図６〜９より、基部用セラミック基板の表面粗さを十分に低減できないのは、表面に認められるポアに起因することが分かる。また、加熱加圧処理を行っていないガラス層の平坦化研磨された表面の表面粗さはＲａが０．６μｍであり、Ｒｙが１３．０μｍであった。即ち、上記の基部用セラミック基板を研磨した表面よりも表面粗さは低下していることが分かる。図１０及び１１からも、ガラス層の形成によりポア数が大幅に低減されていることが分かる。しかし、図８で認められるポアよりも大きなポアが図１０では認められる。即ち、この大きなポアが形成されているために、表面粗さを十分に低減できないことが分かる。
この結果より、基部用セラミック基板表面は、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍと共に大きい。また、この基部用セラミック基板を研磨してもその表面粗さは、Ｒａで０．０７８μｍ及びＲｙで０．９７μｍまでしか平坦性を向上させることができなかった。図６〜９より、基部用セラミック基板の表面粗さを十分に低減できないのは、表面に認められるポアに起因することが分かる。また、加熱加圧処理を行っていないガラス層の平坦化研磨された表面の表面粗さはＲａが０．６μｍであり、Ｒｙが１３．０μｍであった。即ち、上記の基部用セラミック基板を研磨した表面よりも表面粗さは低下していることが分かる。図１０及び１１からも、ガラス層の形成によりポア数が大幅に低減されていることが分かる。しかし、図８で認められるポアよりも大きなポアが図１０では認められる。即ち、この大きなポアが形成されているために、表面粗さを十分に低減できないことが分かる。
これに対して、本発明品である加熱加圧処理を経た後、平坦化研磨された表面は、Ｒａが０．００７９μｍであり、Ｒｙが０．１８μｍであった。即ち、基部用セラミック基板表面からＲａ及びＲｙ共に９７％も低減されている。また、平坦化研磨された基部用セラミック基板の表面からでさえＲａは９０％も低減され、Ｒｙは８１％も低減されている。更に、平坦化研磨された加熱加圧処理を行っていないグレーズ層の表面からＲａ及びＲｙ共に９９％も低減されている。また、図１２及び１３にはポアが全く認められないことも分かる。
即ち、本発明によると、ポアを多く有する汎用のセラミック基板を用いても、少なくとも８１％以上表面粗さを低減できていることが分かる。
即ち、本発明によると、ポアを多く有する汎用のセラミック基板を用いても、少なくとも８１％以上表面粗さを低減できていることが分かる。
［２］配線パターンを有する薄膜電子部品用セラミック基板の作製１
以下、図２及び３を用いて、図１に示す配線パターン(21)を有する薄膜電子部品用セラミック基板(1)の作製について説明する。但し、図２は図３へ続く工程である。
（１）基部用セラミック基板(2)の作製
上記［１］（１）と同様にして、厚さ６００μｍの基部用未焼成セラミックシートを得た。得られた基部用未焼成セラミックシートにＣＯ２レーザーを用いて直径１２０μｍ（焼成後直径１００μｍ）のビアホールを形成した。次いで、タングステン粉末、エチルセルロース（バインダ）及びブチルカルビトール（溶剤）を主成分とする導電性穴埋め剤（焼成後、内部配線パターンとなる）を調製し、先に形成したビアホール内に印刷充填した。その後、これまでに得られた未焼成体を所望の大きさに裁断した後、焼成し、表裏に貫通する内部配線パターン(211)を有する基部用セラミック基板(2)を得た。
以下、図２及び３を用いて、図１に示す配線パターン(21)を有する薄膜電子部品用セラミック基板(1)の作製について説明する。但し、図２は図３へ続く工程である。
（１）基部用セラミック基板(2)の作製
上記［１］（１）と同様にして、厚さ６００μｍの基部用未焼成セラミックシートを得た。得られた基部用未焼成セラミックシートにＣＯ２レーザーを用いて直径１２０μｍ（焼成後直径１００μｍ）のビアホールを形成した。次いで、タングステン粉末、エチルセルロース（バインダ）及びブチルカルビトール（溶剤）を主成分とする導電性穴埋め剤（焼成後、内部配線パターンとなる）を調製し、先に形成したビアホール内に印刷充填した。その後、これまでに得られた未焼成体を所望の大きさに裁断した後、焼成し、表裏に貫通する内部配線パターン(211)を有する基部用セラミック基板(2)を得た。
（２）レジスト層形成工程及びパターンニング工程
上記（１）で得られた基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングして厚さ５０μｍのフォトレジスト層(22)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221)を形成した。パターンニング孔(221)内の底部には内部配線パターンの端面が露出された。
上記（１）で得られた基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングして厚さ５０μｍのフォトレジスト層(22)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221)を形成した。パターンニング孔(221)内の底部には内部配線パターンの端面が露出された。
（３）内部配線パターン端部形成工程及びレジスト層除去工程
基部用セラミック基板(2)の裏面側に露出された内部配線パターン(211)を全て短絡させて、電解めっき浴に浸漬して、上記（２）で形成したパターンニング孔(221)内に銅からなる端部パターン(212)を約５０μｍの厚さ（フォトレジスト層と同程度の厚さ）に堆積形成した。その後、不要となったフォトレジスト層(22)を溶剤で完全に除去した。これにより、内部配線パターン端部形成工程で形成された端部パターン(212)は、基部用セラミック基板(2)表面から突出された。
基部用セラミック基板(2)の裏面側に露出された内部配線パターン(211)を全て短絡させて、電解めっき浴に浸漬して、上記（２）で形成したパターンニング孔(221)内に銅からなる端部パターン(212)を約５０μｍの厚さ（フォトレジスト層と同程度の厚さ）に堆積形成した。その後、不要となったフォトレジスト層(22)を溶剤で完全に除去した。これにより、内部配線パターン端部形成工程で形成された端部パターン(212)は、基部用セラミック基板(2)表面から突出された。
（４）ガラス層形成工程、加熱加圧工程及び平坦化研磨工程
上記［１］（２）と同様にして得られたガラスペーストを上記基部用セラミック基板(2)上に塗布し、乾燥させ、乾燥厚さ２５０μｍのガラスペーストからなるガラスペースト層(23)を形成した。その後、このガラスペースト層(23)を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼き付けてガラス化し、厚さ１００μｍのガラス層(24)を形成した。次いで、上記［１］（２）と同様にしてＨＩＰ処理してグレーズ層(3)を形成した。その後、上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下のグレーズ層(3)を備える薄膜電子部品用セラミック基板(1)を得た。
上記［１］（２）と同様にして得られたガラスペーストを上記基部用セラミック基板(2)上に塗布し、乾燥させ、乾燥厚さ２５０μｍのガラスペーストからなるガラスペースト層(23)を形成した。その後、このガラスペースト層(23)を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼き付けてガラス化し、厚さ１００μｍのガラス層(24)を形成した。次いで、上記［１］（２）と同様にしてＨＩＰ処理してグレーズ層(3)を形成した。その後、上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下のグレーズ層(3)を備える薄膜電子部品用セラミック基板(1)を得た。
［３］配線パターンを有する薄膜電子部品用セラミック基板の作製２
以下、図４及び５を用いて配線パターン(21)を有する薄膜電子部品用セラミック基板の作製について説明する。但し、図４は図５へ続く工程である。
（１）基部用セラミック基板(2)の作製
上記［２］（１）と同様にして表裏に貫通する内部配線パターン(211)を有する基部用セラミック基板(2)を得た。
（２）ガラス層形成工程及び加熱加圧工程
上記［１］（２）と同様にして得られたガラスペーストを上記基部用セラミック基板(2)上に塗布し、乾燥させ、乾燥厚さ２５０μｍのガラスペーストからなるガラスペースト層(23)を形成した。その後、このガラスペースト層(23)を上記［２］（４）と同様にして焼き付けてガラス層(24)を形成した。次いで、上記［１］（２）と同様にしてＨＩＰ処理してグレーズ層(3)を形成した。
以下、図４及び５を用いて配線パターン(21)を有する薄膜電子部品用セラミック基板の作製について説明する。但し、図４は図５へ続く工程である。
（１）基部用セラミック基板(2)の作製
上記［２］（１）と同様にして表裏に貫通する内部配線パターン(211)を有する基部用セラミック基板(2)を得た。
（２）ガラス層形成工程及び加熱加圧工程
上記［１］（２）と同様にして得られたガラスペーストを上記基部用セラミック基板(2)上に塗布し、乾燥させ、乾燥厚さ２５０μｍのガラスペーストからなるガラスペースト層(23)を形成した。その後、このガラスペースト層(23)を上記［２］（４）と同様にして焼き付けてガラス層(24)を形成した。次いで、上記［１］（２）と同様にしてＨＩＰ処理してグレーズ層(3)を形成した。
（３）レジスト層形成工程及びパターンニング工程
上記（２）で得られた基部用セラミック基板(2)の表面に、上記［２］（２）と同様にしてフォトレジスト層(22)を形成した（但し、フォトレジスト層の厚さは数μｍとした）。更に同様にしてパターンニング孔(221)を形成した。パターンニング孔(221)内の底部にはグレーズ層(3)が露出された。
上記（２）で得られた基部用セラミック基板(2)の表面に、上記［２］（２）と同様にしてフォトレジスト層(22)を形成した（但し、フォトレジスト層の厚さは数μｍとした）。更に同様にしてパターンニング孔(221)を形成した。パターンニング孔(221)内の底部にはグレーズ層(3)が露出された。
（４）エッチング工程及びレジスト層除去工程
上記（３）で形成されたパターンニング孔(221)を用いて、グレーズ層(3)をフッ酸を用いて、グレーズ層(3)内にパターンニング孔(221)から基部用セラミック基板(2)表面に通じるエッチング孔(31)を形成した。このエッチング孔(31)内の底部には内部配線パターン(211)の端面が露出された。その後、不要となったフォトレジスト層(22)をアセトンで完全に除去した。
上記（３）で形成されたパターンニング孔(221)を用いて、グレーズ層(3)をフッ酸を用いて、グレーズ層(3)内にパターンニング孔(221)から基部用セラミック基板(2)表面に通じるエッチング孔(31)を形成した。このエッチング孔(31)内の底部には内部配線パターン(211)の端面が露出された。その後、不要となったフォトレジスト層(22)をアセトンで完全に除去した。
（５）内部配線パターン端部形成工程及び平坦化研磨工程
上記（４）までに得られた基部用セラミック基板(2)の裏面側に露出された内部配線パターン(211)を全て短絡させて、電解めっき浴に浸漬して先に形成したエッチング孔(31)内に銅からなる端部パターン(212)を堆積形成した。その後、上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下のグレーズ層(3)を備える薄膜電子部品用セラミック基板(1)を得た。
上記（４）までに得られた基部用セラミック基板(2)の裏面側に露出された内部配線パターン(211)を全て短絡させて、電解めっき浴に浸漬して先に形成したエッチング孔(31)内に銅からなる端部パターン(212)を堆積形成した。その後、上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下のグレーズ層(3)を備える薄膜電子部品用セラミック基板(1)を得た。
［４］薄膜電子部品の作製（薄膜キャパシタの作製）
以下、図１４〜１７を用いて薄膜キャパシタ(100)の作製について説明する。尚、図１５〜１７は、図１４の薄層キャパシタ(100)の右側半分を説明するものである。また、焼成前後における符号は便宜上同じとした。下記（１−ａ）〜（１−ｄ）については図１５を参照、下記（１−ｅ）〜（１−ｉ）については図１６を参照、下記（１−ｊ）〜（１−ｍ）については図１７を参照。
以下、図１４〜１７を用いて薄膜キャパシタ(100)の作製について説明する。尚、図１５〜１７は、図１４の薄層キャパシタ(100)の右側半分を説明するものである。また、焼成前後における符号は便宜上同じとした。下記（１−ａ）〜（１−ｄ）については図１５を参照、下記（１−ｅ）〜（１−ｉ）については図１６を参照、下記（１−ｊ）〜（１−ｍ）については図１７を参照。
（１−ａ）上記［２］で得られた薄膜電子部品用セラミック基板(1)の一面側に、０．２μｍの白金からなるキャパシタ用導体層(4)をスパッタリングにより形成した。このキャパシタ用導体層(4)はキャパシタ内において主として下部電極となるものである。
（１−ｂ）次いで、このキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
（１−ｃ）その後、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った後、エッチングレジスト(5)を除去した。
（１−ｄ）次いで、チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(4)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
（１−ｅ）得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
（１−ｂ）次いで、このキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
（１−ｃ）その後、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った後、エッチングレジスト(5)を除去した。
（１−ｄ）次いで、チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(4)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
（１−ｅ）得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
（１−ｆ）その後、バッファードフッ酸を用いてキャパシタ用誘電体層(6)をエッチングして、キャパシタ用誘電体層(6)のパターンニングを行った後、エッチングレンジスト(7)を除去した。
（１−ｇ）次いで、パターンニングされたキャパシタ用誘電体層(6)の表面に、０．２μｍの白金からなるキャパシタ用導体層(8)をスパッタリングにより形成した。このキャパシタ用導体層(8)はキャパシタ内において主として上部電極となるものである。
（１−ｈ）その後、このキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分（キャパシタ部を形成しない側の薄膜電子部品用セラミック基板裏面側もエッチングレジストにより保護した）にエッチングレジスト(9)を形成した。
（１−ｉ）次いで、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った後、エッチングレジスト(9)を除去した。
（１−ｇ）次いで、パターンニングされたキャパシタ用誘電体層(6)の表面に、０．２μｍの白金からなるキャパシタ用導体層(8)をスパッタリングにより形成した。このキャパシタ用導体層(8)はキャパシタ内において主として上部電極となるものである。
（１−ｈ）その後、このキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分（キャパシタ部を形成しない側の薄膜電子部品用セラミック基板裏面側もエッチングレジストにより保護した）にエッチングレジスト(9)を形成した。
（１−ｉ）次いで、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った後、エッチングレジスト(9)を除去した。
（１−ｊ）その後、ソルダーレジスト層(10)を形成した。
（１−ｋ）次いで、ソルダーレジスト層(10)のパターンニングを行った（このパターンニングによりビア導体の表面を表出させた）。
（１−ｌ）その後、上記（１−ｋ）で表出されたビア導体(21)の表面に、無電解めっき法により、ニッケル−金めっき層(11)を形成した。
（１−ｍ）次いで、上記（１−ｌ）で形成されたニッケル−金めっき層(11)の表面にハンダボール(12)を形成して、薄膜キャパシタ(100)を得た。
（１−ｋ）次いで、ソルダーレジスト層(10)のパターンニングを行った（このパターンニングによりビア導体の表面を表出させた）。
（１−ｌ）その後、上記（１−ｋ）で表出されたビア導体(21)の表面に、無電解めっき法により、ニッケル−金めっき層(11)を形成した。
（１−ｍ）次いで、上記（１−ｌ）で形成されたニッケル−金めっき層(11)の表面にハンダボール(12)を形成して、薄膜キャパシタ(100)を得た。
［５］薄膜電子部品の作製２（薄膜キャパシタの作製２）
以下、図１８〜２４を用いて上記［４］と異なる薄膜電子部品(101)の作製（薄膜キャパシタの作製）について説明する。但し、図１８は図１９へ、図１９は図２０へ、図２０は図２１へ、図２１は図２２へ、図２２は図２３へ、図２３は図２４へ、各々続く工程である。尚、この方法では、薄膜電子部品用セラミック基板として、上記［２］の配線パターンを有する薄膜電子部品用セラミック基板の作製１に相当する方法を用いたものである。
以下、図１８〜２４を用いて上記［４］と異なる薄膜電子部品(101)の作製（薄膜キャパシタの作製）について説明する。但し、図１８は図１９へ、図１９は図２０へ、図２０は図２１へ、図２１は図２２へ、図２２は図２３へ、図２３は図２４へ、各々続く工程である。尚、この方法では、薄膜電子部品用セラミック基板として、上記［２］の配線パターンを有する薄膜電子部品用セラミック基板の作製１に相当する方法を用いたものである。
（１）接続パターン用レジスト層の形成及びパターンニング
上記［２］（１）と同様にして得た基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングしてフォトレジスト層(22b)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22b)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221b)を形成した。パターンニング孔(221b)内の底部には内部配線パターンの端面が露出されており、パターンニング孔(221b)の径は、内部配線パターンの径よりも大きく形成した。
上記［２］（１）と同様にして得た基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングしてフォトレジスト層(22b)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22b)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221b)を形成した。パターンニング孔(221b)内の底部には内部配線パターンの端面が露出されており、パターンニング孔(221b)の径は、内部配線パターンの径よりも大きく形成した。
（２）接続パターン形成工程
基部用セラミック基板(2)の表面側の上記パターンニング孔(221b)内にスパッタリングにより、チタンからなる下部接続パターン(213)を堆積した。次いで、更に銅からなる上部接続パターン(214)を堆積した。
基部用セラミック基板(2)の表面側の上記パターンニング孔(221b)内にスパッタリングにより、チタンからなる下部接続パターン(213)を堆積した。次いで、更に銅からなる上部接続パターン(214)を堆積した。
（３）接続パターン用レジスト層除去工程
上記（２）を行った後に不要となったフォトレジスト層(22b)を剥離液で完全に除去した。これにより、下部接続パターン(213)及上部接続パターン(214)は、基部用セラミック基板(2)表面から突出された。
上記（２）を行った後に不要となったフォトレジスト層(22b)を剥離液で完全に除去した。これにより、下部接続パターン(213)及上部接続パターン(214)は、基部用セラミック基板(2)表面から突出された。
（４）基部用セラミック基板の裏面の短絡層
基部用セラミック基板の裏面側にスパッタリングにより、チタンからなる下部短絡層(215)を堆積した。次いで、更に銅からなる上部短絡層(216)を堆積して、基部セラミック基板の裏面側から露出された内部配線パターン(211)を短絡した。
基部用セラミック基板の裏面側にスパッタリングにより、チタンからなる下部短絡層(215)を堆積した。次いで、更に銅からなる上部短絡層(216)を堆積して、基部セラミック基板の裏面側から露出された内部配線パターン(211)を短絡した。
（５）レジスト層形成工程及びパターンニング工程
上記（４）で得られた基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングして厚さ５０μｍのフォトレジスト層(22a)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22a)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221a)を形成した。パターンニング孔(221a)内の底部には接続パターン（上部接続パターン及び下部接続パターン）の端面が露出された。
上記（４）で得られた基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングして厚さ５０μｍのフォトレジスト層(22a)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22a)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221a)を形成した。パターンニング孔(221a)内の底部には接続パターン（上部接続パターン及び下部接続パターン）の端面が露出された。
（６）内部配線パターン端部形成工程
上記（４）で短絡された内部配線パターン(211)を利用して、基部用セラミック基板(2)を電解めっき浴に浸漬して、上記（５）で形成したパターンニング孔(221a)内に銅からなる端部パターン(212)を約５０μｍの厚さ（フォトレジスト層と同程度の厚さ）に堆積形成した。
上記（４）で短絡された内部配線パターン(211)を利用して、基部用セラミック基板(2)を電解めっき浴に浸漬して、上記（５）で形成したパターンニング孔(221a)内に銅からなる端部パターン(212)を約５０μｍの厚さ（フォトレジスト層と同程度の厚さ）に堆積形成した。
（７）レジスト層除去工程及び短絡層の除去
上記（６）の後に不要となったフォトレジスト層(22a)を剥離液で完全に除去した。これにより、内部配線パターン端部形成工程で形成された端部パターン(212)は、基部用セラミック基板(2)表面から突出された。一方、上記（４）で形成した裏面側の短絡層を研磨により除去した。
上記（６）の後に不要となったフォトレジスト層(22a)を剥離液で完全に除去した。これにより、内部配線パターン端部形成工程で形成された端部パターン(212)は、基部用セラミック基板(2)表面から突出された。一方、上記（４）で形成した裏面側の短絡層を研磨により除去した。
（８）ガラスペースト塗布工程及び焼き付け工程
上記［１］（２）と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、表面側に乾燥厚さ２５０μｍのガラスペーストからなる表面側ガラスペースト層を形成し、裏面側に乾燥厚さ１００μｍのガラスペーストからなる裏面側ガラスペースト層を形成した。その後、これらのガラスペースト層を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼き付けてガラス化し、厚さ１００μｍの表面側ガラス層(24a)及び厚さ４０μｍの裏面側ガラス層(24b)及びを形成した。
上記［１］（２）と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、表面側に乾燥厚さ２５０μｍのガラスペーストからなる表面側ガラスペースト層を形成し、裏面側に乾燥厚さ１００μｍのガラスペーストからなる裏面側ガラスペースト層を形成した。その後、これらのガラスペースト層を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼き付けてガラス化し、厚さ１００μｍの表面側ガラス層(24a)及び厚さ４０μｍの裏面側ガラス層(24b)及びを形成した。
（９）加熱加圧工程
上記［１］（２）と同様にしてＨＩＰ処理して表面側グレーズ層(3a)及び裏面側グレーズ層(3b)を形成した。
上記［１］（２）と同様にしてＨＩＰ処理して表面側グレーズ層(3a)及び裏面側グレーズ層(3b)を形成した。
（１０）平坦化研磨工程
上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し（表面に露出し）、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下の表面側グレーズ層(3a)を備える薄膜電子部品用セラミック基板(1)を得た。
上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し（表面に露出し）、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下の表面側グレーズ層(3a)を備える薄膜電子部品用セラミック基板(1)を得た。
（１１）キャパシタ用導体層形成工程
上記（１０）で得られた薄膜電子部品用セラミック基板(1)の表面側に、０．０２μｍのタンタルからなるキャパシタ用導体下層(4b)をスパッタリングにより形成した。その後、０．２μｍの白金からなるキャパシタ用導体上層(4a)をスパッタリングにより形成した。即ち、キャパシタ用導体層(4)は、キャパシタ用導体下層(4b)とキャパシタ用導体上層(4a)とからなる。
上記（１０）で得られた薄膜電子部品用セラミック基板(1)の表面側に、０．０２μｍのタンタルからなるキャパシタ用導体下層(4b)をスパッタリングにより形成した。その後、０．２μｍの白金からなるキャパシタ用導体上層(4a)をスパッタリングにより形成した。即ち、キャパシタ用導体層(4)は、キャパシタ用導体下層(4b)とキャパシタ用導体上層(4a)とからなる。
（１２）キャパシタ用導体層のパターンニング用レジスト層形成工程
上記（１１）で形成されたキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
上記（１１）で形成されたキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
（１３）キャパシタ用導体層のパターンニング工程
イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った。
イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った。
（１４）キャパシタ用導体層のパターンニング用レジスト層除去工程
上記（１３）で用いたエッチングレジスト(5)を除去した。
上記（１３）で用いたエッチングレジスト(5)を除去した。
（１５）ＳｉＯ２層形成工程
上記（１４）でパターンニングされたキャパシタ用導体層上に、ＳｉＯ２層(13)をプラズマＣＶＤ法を用いて層状に形成した。
上記（１４）でパターンニングされたキャパシタ用導体層上に、ＳｉＯ２層(13)をプラズマＣＶＤ法を用いて層状に形成した。
（１６）キャパシタ用導体層形成工程
上記（１１）と同様にして、タンタルからなるキャパシタ用導体下層(8b)と、白金からなるキャパシタ用導体上層(8a)とからなるキャパシタ用導体層(8)を形成した。
上記（１１）と同様にして、タンタルからなるキャパシタ用導体下層(8b)と、白金からなるキャパシタ用導体上層(8a)とからなるキャパシタ用導体層(8)を形成した。
（１７）キャパシタ用導体層のパターンニング用レジスト層形成工程
上記（１２）と同様にして、上記（１７）で形成されたキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(9)を形成した。
上記（１２）と同様にして、上記（１７）で形成されたキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(9)を形成した。
（１８）キャパシタ用導体層のパターンニング工程
上記（１７）で形成されたキャパシタ用導体層(8)を、上記（１３）と同様にしてイオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った。
上記（１７）で形成されたキャパシタ用導体層(8)を、上記（１３）と同様にしてイオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った。
（１９）キャパシタ用導体層のパターンニング用レジスト層除去工程
上記（１３）で用いたエッチングレジスト(9)を除去した。
上記（１３）で用いたエッチングレジスト(9)を除去した。
（２０）キャパシタ用誘電体層の形成
チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(8)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(8)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
（２１）ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング用レジスト層形成工程
上記（１５）で得られたＳｉＯ２層(13)及び上記（２０）で得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
上記（１５）で得られたＳｉＯ２層(13)及び上記（２０）で得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
（２２）ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング
バッファードフッ酸を用いてＳｉＯ２層(13)及びキャパシタ用誘電体層(6)をエッチングして、各々の層のパターンニングを行った。尚、このパターンニング工程はイオンミリング法にて行うこともできる。
バッファードフッ酸を用いてＳｉＯ２層(13)及びキャパシタ用誘電体層(6)をエッチングして、各々の層のパターンニングを行った。尚、このパターンニング工程はイオンミリング法にて行うこともできる。
（２３）ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング用レジスト層除去工程
上記（２２）を経た後に、ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング用レジスト層を除去した。
上記（２２）を経た後に、ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング用レジスト層を除去した。
（２４）キャパシタ用誘電体層形成用のレジスト層形成工程
上記（２３）を経た基部用セラミック基板の表面側に後述するキャパシタ用導体層(14)の形成を要しない部分を保護するためのレジスト層(15)を形成した。
上記（２３）を経た基部用セラミック基板の表面側に後述するキャパシタ用導体層(14)の形成を要しない部分を保護するためのレジスト層(15)を形成した。
（２５）キャパシタ用導体層形成工程
上記（２４）を経た基部用セラミック基板の表面側に、白金からなるキャパシタ用導体上層(14)を形成した。
上記（２４）を経た基部用セラミック基板の表面側に、白金からなるキャパシタ用導体上層(14)を形成した。
（２６）キャパシタ用導体層形成用のレジスト層除去工程
上記（２５）で用いたレジスト層(15)を除去することで、キャパシタ用導体層(14)のパターンニングを行った。
上記（２５）で用いたレジスト層(15)を除去することで、キャパシタ用導体層(14)のパターンニングを行った。
（２７）裏面側グレーズ層除去工程
表面側の薄膜積層部を保護テープにて保護した後（図示しない）、上記（９）で形成された裏面側グレーズ層(3b)を上記（１０）と同様にして研磨を行って除去し、裏面側表面から配線パターン(221)を露出させた。
表面側の薄膜積層部を保護テープにて保護した後（図示しない）、上記（９）で形成された裏面側グレーズ層(3b)を上記（１０）と同様にして研磨を行って除去し、裏面側表面から配線パターン(221)を露出させた。
（２８）ハンダボール接続パターン用のレジスト層形成
上記（１）と同様にして、後述する裏面側のハンダボール(12)の接続性を向上させるためのハンダボール接続パターン(17)を形成するためのレジスト層(16)を形成した。
上記（１）と同様にして、後述する裏面側のハンダボール(12)の接続性を向上させるためのハンダボール接続パターン(17)を形成するためのレジスト層(16)を形成した。
（２９）ハンダボール接続パターン形成工程
上記（２８）を経た基部用セラミック基板の裏面側にスパッタリングにより、白金からなる接続パターン(17)を堆積した。
上記（２８）を経た基部用セラミック基板の裏面側にスパッタリングにより、白金からなる接続パターン(17)を堆積した。
（３０）ハンダボール接続パターン用のレジスト層除去工程
上記（２９）を行った後に不要となったレジスト層(16)を溶剤で完全に除去した。
上記（２９）を行った後に不要となったレジスト層(16)を溶剤で完全に除去した。
（３１）ソルダーレジスト層形成工程
上記（２７）で形成した保護テープを剥離した後、上記（３０）を経た基部用セラミック基板の表面側にハンダボールの形成を要しない部分がパターンニングにより選択的に除去されたソルダーレジスト層(10)を形成した。
尚、裏面側においては、上記（２７）でグレーズ層(3b)を研磨除去することで露出され、且つ、上記（２９）においてハンダボール接続パターン(17)で覆われなかった露出部位がソルダーレジストとして機能する。このため、表面側と同様なソルダーレジスト層を形成する必要がない。
上記（２７）で形成した保護テープを剥離した後、上記（３０）を経た基部用セラミック基板の表面側にハンダボールの形成を要しない部分がパターンニングにより選択的に除去されたソルダーレジスト層(10)を形成した。
尚、裏面側においては、上記（２７）でグレーズ層(3b)を研磨除去することで露出され、且つ、上記（２９）においてハンダボール接続パターン(17)で覆われなかった露出部位がソルダーレジストとして機能する。このため、表面側と同様なソルダーレジスト層を形成する必要がない。
（３２）ハンダボール形成工程
上記（３１）を経た基部用セラミック基板の表面側の上記レジスト層(10)が形成されていない部分と、裏面側のハンダボール接続パターン(17)表面と、各々ハンダボール(12)を形成して、薄膜キャパシタ(101)を得た。
上記（３１）を経た基部用セラミック基板の表面側の上記レジスト層(10)が形成されていない部分と、裏面側のハンダボール接続パターン(17)表面と、各々ハンダボール(12)を形成して、薄膜キャパシタ(101)を得た。
本発明は電子部品関連分野において広く利用できる。本発明の薄膜電子部品用セラミック基板は、薄膜電子部品（薄膜キャパシタ等）を備えるあらゆる基板として利用され、特に、配線内蔵基板のコンデンサに好適である。また、本発明の薄膜電子部品は、これらの薄膜キャパシタ及び薄膜キャパシタを備える配線基板等として好適に利用される。
1；薄膜電子部品用セラミック基板、2；基部用セラミック基板、21；配線パターン（ビア導体）、211；内部配線パターン、212；内部配線パターン端部、213；下部接続パターン、214；上部接続パターン、下部短絡層(215)、上部短絡層(216)、22及び22a；フォトレジスト層、221及び221a；パターンニング孔、22b；接続パターン用レジスト層、221b；接続パターン用パターンニング孔、23；ガラスペースト層、24；ガラス層、24a；表面側ガラス層、24b；裏面側ガラス層、241；ボイド（ポア）、3；グレーズ層、3a；表面側グレーズ層、3b；裏面側グレーズ層、31；エッチング孔、100及び101；薄膜キャパシタ（薄膜電子部品）、4；キャパシタ用導体層、5；エッチングレジスト（導体層用）、6；キャパシタ用誘電体層（誘電体原料）、7；エッチングレジスト（誘電体層用）、8；キャパシタ用導体層、9；エッチングレジスト（導体層用）、10；ソルダーレジスト層、11；ニッケル−金めっき層、12；ハンダボール、13；ＳｉＯ２層、14；キャパシタ用導体層、15；レジスト層、16；接続パターン用レジスト層、17；接続パターン。
Claims (6)
- 基部用セラミック基板と、
該基部用セラミック基板の少なくとも一面側の表面に形成されるとともに、表面が平坦化研磨されたグレーズ層と、
該グレーズ層の内部に配設され且つ該グレーズ層の表面に一部が露出された配線パターンと、を備える薄膜電子部品用セラミック基板であって、
上記グレーズ層は、上記基部用セラミック基板の表面に形成されたガラス層を、加熱温度が７５０〜１０００℃で加圧圧力が０．５〜２００ＭＰａの加熱加圧処理をして得られたものであり、
上記加熱加圧処理は、圧力媒体として気体を用いた等方加圧による加熱加圧処理であり、
上記グレーズ層は、厚さが１０〜１００μｍであり、
上記基部用セラミック基板には、上記基部用セラミック基板を１００体積％とした場合に４０体積％以下のガラスが含まれることを特徴とする薄膜電子部品用セラミック基板。 - 上記基部用セラミック基板に含有されるガラスに比べて上記グレーズ層を構成するガラスは、屈伏点が１００℃以上高い請求項１に記載の薄膜電子部品用セラミック基板。
- 上記配線パターンは、上記基部用セラミック基板の内部に延設され且つ一部が該基部用セラミック基板の他面側に露出されている請求項１又は２に記載の薄膜電子部品用セラミック基板。
- 上記グレーズ層を構成するガラスは、屈伏点が７００℃以上である請求項１乃至３のうちのいずれかに記載の薄膜電子部品用セラミック基板。
- 上記グレーズ層を構成するガラスは、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする請求項１乃至４のうちのいずれかに記載の薄膜電子部品用セラミック基板。
- 請求項１乃至５のうちのいずれかに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004285180A JP4690000B2 (ja) | 2003-09-29 | 2004-09-29 | 薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003338699 | 2003-09-29 | ||
| JP2003338699 | 2003-09-29 | ||
| JP2004285180A JP4690000B2 (ja) | 2003-09-29 | 2004-09-29 | 薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005129918A JP2005129918A (ja) | 2005-05-19 |
| JP4690000B2 true JP4690000B2 (ja) | 2011-06-01 |
Family
ID=34655540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004285180A Expired - Fee Related JP4690000B2 (ja) | 2003-09-29 | 2004-09-29 | 薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4690000B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4624754B2 (ja) * | 2003-09-29 | 2011-02-02 | 日本特殊陶業株式会社 | 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3025560B2 (ja) * | 1991-09-18 | 2000-03-27 | 日本特殊陶業株式会社 | セラミックス配線基板及びその製造方法 |
| JPH0590753A (ja) * | 1991-09-30 | 1993-04-09 | Hitachi Ltd | 貫通孔突出セラミツク配線基板 |
| JPH05298687A (ja) * | 1992-04-21 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 磁気ディスク基板の製造方法 |
| JPH06290451A (ja) * | 1992-05-13 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 磁気ディスク用基板およびその製造方法 |
| JP3093601B2 (ja) * | 1994-09-28 | 2000-10-03 | 株式会社住友金属エレクトロデバイス | セラミック回路基板 |
| EP0895974A1 (en) * | 1997-08-04 | 1999-02-10 | Lockheed Martin Corporation | Direct coating hot isostatic pressing encapsulation method |
-
2004
- 2004-09-29 JP JP2004285180A patent/JP4690000B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005129918A (ja) | 2005-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5825322B2 (ja) | 積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板 | |
| JP4556422B2 (ja) | 電子部品およびその製造方法 | |
| CN110880413B (zh) | 多层陶瓷电子组件 | |
| TWI294133B (en) | Thick-film capacitors, embedding thick-film capacitors inside printed circuit boards, and methods of forming such capacitors and printed circuit boards | |
| JP2013222958A (ja) | 積層セラミック電子部品及びその製造方法 | |
| KR101051219B1 (ko) | 박막 전자부품 및 그 제조방법 | |
| JP4668577B2 (ja) | 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 | |
| KR101051197B1 (ko) | 박막 전자부품용 세라믹 기판 및 그 제조방법 및 이것을사용한 박막 전자부품 | |
| JP4135443B2 (ja) | 積層型セラミック電子部品の製造方法 | |
| JP4624754B2 (ja) | 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 | |
| JP4690000B2 (ja) | 薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 | |
| JP4535098B2 (ja) | 積層型セラミック電子部品の製造方法 | |
| JP2020021930A (ja) | 積層セラミック電子部品 | |
| JP2007053294A (ja) | 積層型セラミック電子部品の製造方法 | |
| JP2007142089A (ja) | 誘電体積層構造体とその製造方法、及びコンデンサ | |
| JP2003115416A (ja) | 導電性ペースト、積層セラミック電子部品の製造方法および積層セラミック電子部品 | |
| JP5201974B2 (ja) | メタライズド基板の製造方法 | |
| KR100289959B1 (ko) | 저온동시소성세라믹의 내장 커패시터 제조방법 | |
| JP2005093736A (ja) | 薄膜キャパシタ用セラミック基板及びその製造方法並びにこれを用いた薄膜キャパシタ | |
| JP2010278117A (ja) | 配線基板の製造方法 | |
| JP2004119547A (ja) | セラミック配線基板およびその製造方法 | |
| JPH05175353A (ja) | 半導体チップキャリアおよびその製造方法 | |
| JP2005089250A (ja) | 薄膜キャパシタ用セラミック基板及びその製造方法並びにこれを用いた薄膜キャパシタ | |
| JP2001168406A (ja) | 積層型圧電セラミック電子部品及びその製造方法 | |
| JP2007287974A (ja) | 回路基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100720 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110125 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4690000 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |