JP4668577B2 - 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 - Google Patents
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Description
本発明は薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品に関する。更に詳しくは、優れた平滑性を要する薄膜電子部品に用いられるセラミック基板、及びその製造方法、並びにこれを用いた薄膜電子部品に関する。
近年、小型且つ大容量の薄膜キャパシタ等の薄膜を利用した薄膜電子部品が多く求められている。これらの薄膜電子部品、例えば、薄膜キャパシタでは、導体層及び誘電体層の厚さを可能な限り薄くすることが必要になる。このため、各層の形成にはスパッタリング法、ＣＶＤ法及びゾル・ゲル法等の主に薄膜形成技術が用いられる。しかし、この薄層を形成するには、その下地となる基板の表面状態が大きく影響する。基板表面が十分に平坦でない場合は、所望の特性が安定して得られず、更には、導体層では層間の絶縁が不十分となる等、種々の問題を生じることとなる。この特に高い精度の平坦面が得られる基板として、下記特許文献１及び特許文献２に示されるように、セラミック基板の表面をガラスコーティングしたグレーズドセラミック基板が知られている。
上記特許文献１では、平坦性をあげるためにガラスコーティング等の平坦化膜を堆積してもよいことが述べられている。同様に、特許文献２では、グレーズドアルミナ基板を用いることにより平坦面が得られることが示されている。しかし、従来のグレーズドセラミック基板では、特許文献２にも示されているように、９９．５％以上の高純度アルミナ基板を用いたとしてもグレーズドセラミック基板表面の算術平均粗さＲａは小さくとも３０ｎｍ程度である。近年の薄膜電子部品に対する要求からすると、更に高い精度の平坦面が求められているが従来の技術では困難である。
本発明は、上記に鑑みてなされたものであり、特に高い精度の平坦面を確実且つ容易に、更には安価に得ることができる薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品を提供することを目的とする。
本発明は、上記に鑑みてなされたものであり、特に高い精度の平坦面を確実且つ容易に、更には安価に得ることができる薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品を提供することを目的とする。
本発明者らは、グレーズド基板についての検討を行うなかでガラス層を加熱加圧処理した場合に、セラミック基板とガラス層との界面にセラミックスとガラスとを含有する特徴的な混合層が形成されることを見知した。更に、セラミック基板に特有のポアを有して表面粗さが大きく、そのままでは薄膜電子部品での使用が困難である汎用の安価な基板を用いることができることが分かった。即ち、この汎用の基板を用いた場合には、基板のセラミックス内に拡散されたガラスが焼結助剤として働く効果と、加熱加圧処理における加圧の効果と、の相乗効果により形成された緻密ガラスセラミック混合層ではポアが認められないことを見知した。本発明はこれらの知見に基づき完成されたものである。
即ち、本発明は以下に示す通りである。
（１）基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して該基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成し、平坦化研磨により該緻密ガラスセラミック混合層を表出させてなる薄膜電子部品用セラミック基板であって、
上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする薄膜電子部品用セラミック基板（以下、「本発明の薄膜電子部品用セラミック基板」ともいう）。
（２）上記ガラス層を構成するガラスは、軟化点が７５０℃以上である上記（１）に記載の薄膜電子部品用セラミック基板。
（３）上記ガラス層を構成するガラスは、屈伏点が７００℃以上である上記（１）又は（２）に記載の薄膜電子部品用セラミック基板。
（４）上記ガラス層を構成するガラスは、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする上記（１）乃至（３）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（５）配線パターンを内部に備える上記（１）乃至（４）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（６）上記緻密ガラスセラミック混合層は、ポアを有さないものである上記（１）乃至（５）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（７）上記（１）乃至（６）のうちのいずれに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
（８）上記薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、該キャパシタ部は、対向する２層の該キャパシタ用導体層間に該キャパシタ用誘電体層が配置されるように、該キャパシタ用導体層と該キャパシタ用誘電体層とが交互に積層されてなる上記（７）に記載の薄膜電子部品。
（９）表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にガラス層を形成するガラス層形成工程と、
該ガラス層に加熱加圧処理を施し、該基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成する加熱加圧処理工程と、
平坦に研磨しながら該緻密ガラスセラミック混合層及び該内部配線パターンを露出させる平坦化研磨工程と、をこの順に備え、
上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする薄膜電子部品用セラミック基板の製造方法。
（１）基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して該基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成し、平坦化研磨により該緻密ガラスセラミック混合層を表出させてなる薄膜電子部品用セラミック基板であって、
上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする薄膜電子部品用セラミック基板（以下、「本発明の薄膜電子部品用セラミック基板」ともいう）。
（２）上記ガラス層を構成するガラスは、軟化点が７５０℃以上である上記（１）に記載の薄膜電子部品用セラミック基板。
（３）上記ガラス層を構成するガラスは、屈伏点が７００℃以上である上記（１）又は（２）に記載の薄膜電子部品用セラミック基板。
（４）上記ガラス層を構成するガラスは、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする上記（１）乃至（３）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（５）配線パターンを内部に備える上記（１）乃至（４）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（６）上記緻密ガラスセラミック混合層は、ポアを有さないものである上記（１）乃至（５）のうちのいずれかに記載の薄膜電子部品用セラミック基板。
（７）上記（１）乃至（６）のうちのいずれに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
（８）上記薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、該キャパシタ部は、対向する２層の該キャパシタ用導体層間に該キャパシタ用誘電体層が配置されるように、該キャパシタ用導体層と該キャパシタ用誘電体層とが交互に積層されてなる上記（７）に記載の薄膜電子部品。
（９）表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にガラス層を形成するガラス層形成工程と、
該ガラス層に加熱加圧処理を施し、該基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成する加熱加圧処理工程と、
平坦に研磨しながら該緻密ガラスセラミック混合層及び該内部配線パターンを露出させる平坦化研磨工程と、をこの順に備え、
上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする薄膜電子部品用セラミック基板の製造方法。
本発明の薄膜電子部品用セラミック基板によると、高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
加熱加圧処理を７００℃以上且つ１ＭＰａ以上で行うので、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスの軟化点が７５０℃以上である場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスの屈伏点が７００℃以上である場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスがＳｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする場合は、特に高い精度の平坦面が得られ、また、グレーズ面に直接導体層を形成でき、信頼性の高い薄膜電子部品を安定して得ることができる。
配線パターンを内部に備える場合は、得られる薄膜電子部品上に別の電子部品を搭載することができるなど、部品の小型化に寄与する薄膜電子部品用セラミック基板とすることができる。
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、又は、ガラスが含有されても緻密ガラスセラミック混合層に含有されるガラス量より少ないので、薄膜電子部品要セラミック基板として十分な機械的強度を得ることができる。
緻密ガラスセラミック混合層がポアを有さないものである場合は、特に高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
本発明の薄膜電子部品は、高い精度の平坦面を有する基板が用いられているため、精度及び信頼性に優れる。
本発明の薄膜電子部品用セラミック基板上に、所定のキャパシタ部を備える薄膜電子部品によると、安定した電気特性を発揮でき、短絡等を生じず、高い信頼性を有するキャパシタ機能を有するものとすることができる。
本発明の薄膜電子部品用セラミック基板の製造方法によれば、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。
加熱加圧処理を７００℃以上且つ１ＭＰａ以上で行うので、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスの軟化点が７５０℃以上である場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスの屈伏点が７００℃以上である場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスがＳｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする場合は、特に高い精度の平坦面が得られ、また、グレーズ面に直接導体層を形成でき、信頼性の高い薄膜電子部品を安定して得ることができる。
配線パターンを内部に備える場合は、得られる薄膜電子部品上に別の電子部品を搭載することができるなど、部品の小型化に寄与する薄膜電子部品用セラミック基板とすることができる。
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、又は、ガラスが含有されても緻密ガラスセラミック混合層に含有されるガラス量より少ないので、薄膜電子部品要セラミック基板として十分な機械的強度を得ることができる。
緻密ガラスセラミック混合層がポアを有さないものである場合は、特に高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
本発明の薄膜電子部品は、高い精度の平坦面を有する基板が用いられているため、精度及び信頼性に優れる。
本発明の薄膜電子部品用セラミック基板上に、所定のキャパシタ部を備える薄膜電子部品によると、安定した電気特性を発揮でき、短絡等を生じず、高い信頼性を有するキャパシタ機能を有するものとすることができる。
本発明の薄膜電子部品用セラミック基板の製造方法によれば、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。
本発明について、以下詳細に説明する。なお、以下の説明では、本発明と共に参考発明についても説明する。
［１］薄膜電子部品用セラミック基板
第１参考発明に係る薄膜電子部品用セラミック基板は、基部用セラミック基板を備え、基部用セラミック基板は、表面部にガラスを含有する緻密ガラスセラミック混合層を備えることを特徴とする。
［１］薄膜電子部品用セラミック基板
第１参考発明に係る薄膜電子部品用セラミック基板は、基部用セラミック基板を備え、基部用セラミック基板は、表面部にガラスを含有する緻密ガラスセラミック混合層を備えることを特徴とする。
上記「基部用セラミック基板」は、薄膜電子部品用セラミック基板の基部をなすセラミック基板である。また、その表面部に後述する緻密ガラスセラミック混合層を有する基板である。この基部用セラミック基板は、１層のみからなってもよく、２層以上からなってもよい。
基部用セラミック基板を構成するセラミック成分は特に限定されないが、耐熱性及び機械的強度に優れるものが好ましい。このようなセラミック成分のうち主となるセラミック成分（以下、単に「主セラミック成分」という。通常、全体に対して４０質量％以上含有される。）としては、例えば、アルミナ、ジルコニア、シリカ及びマグネシア等が挙げられる。これらのなかでもアルミナが好ましい。優れた絶縁性、耐熱性、機械的強度及び熱安定性等を備え、汎用性が高く、且つ安価に得られるからである。
主セラミック成分としてアルミナが含有される場合、その含有量は特に限定されないが、緻密ガラスセラミック混合層を除き、更には、内部配線パターン等を備える場合はこれらを除くセラミック部分全体を１００質量％とした場合に４０質量％以上（より好ましくは７０〜９９質量％、更に好ましくは８５〜９８質量％）であることが好ましい。４０質量％以上であれば、アルミナの備える上記性質を十分に発揮させることができる。
基部用セラミック基板を構成するセラミック成分は特に限定されないが、耐熱性及び機械的強度に優れるものが好ましい。このようなセラミック成分のうち主となるセラミック成分（以下、単に「主セラミック成分」という。通常、全体に対して４０質量％以上含有される。）としては、例えば、アルミナ、ジルコニア、シリカ及びマグネシア等が挙げられる。これらのなかでもアルミナが好ましい。優れた絶縁性、耐熱性、機械的強度及び熱安定性等を備え、汎用性が高く、且つ安価に得られるからである。
主セラミック成分としてアルミナが含有される場合、その含有量は特に限定されないが、緻密ガラスセラミック混合層を除き、更には、内部配線パターン等を備える場合はこれらを除くセラミック部分全体を１００質量％とした場合に４０質量％以上（より好ましくは７０〜９９質量％、更に好ましくは８５〜９８質量％）であることが好ましい。４０質量％以上であれば、アルミナの備える上記性質を十分に発揮させることができる。
また、主セラミック成分以外にも副セラミック成分（通常、全体に対して４０質量％未満含有される）として、マグネシア、カルシア、シリカ及びホウ酸等を含有できる。但し、主セラミック成分と副セラミック成分とは異なるものである。また、主セラミック成分及び副セラミック成分以外にも、焼結助剤等に由来する他のセラミック成分が含有されていてもよい。これら主セラミック成分、副セラミック成分及びその他のセラミック成分は、各々１種のみが含有されてもよく、２種以上が含有されてもよい。
更に、緻密ガラスセラミック混合層を形成する前の基板（以下、単に「素基板」ともいう）としては、どのような基板を用いてもよい。即ち、例えば、セラミック基板、ガラスセラミック基板、及びその他の基板を用いることができる。
また、素基板にガラスが含有される場合、その含有量は、通常、素基板全体を１００体積％とした場合にガラスは４０体積％以下（より好ましくは２０体積％以下、更に好ましくは１５体積％以下）である。更に、ガラスを含有する素基板を用いて形成された基部用セラミック基板においては、緻密ガラスセラミック混合層を除く基部用セラミック基板の残部に含有されるガラスの含有量は、緻密ガラスセラミック混合層に含有されるガラスよりも少ないものである。また、素基板に含有されるガラスは、緻密ガラスセラミック混合層を構成するガラスに比べて、屈伏点が高い（例えば、１００℃以上高い）ものであることが好ましく、更には、軟化点も高い（例えば、１００℃以上高い）ことが好ましい。これにより、第１参考発明の薄膜電子部品用セラミック基板をキャパシタ用の基板として用いた場合においても、高温における製造工程に耐えられ、十分な機械的強度を発揮でき、高い耐久性を有する薄膜電子部品を得ることができる。
また、素基板にガラスが含有される場合、その含有量は、通常、素基板全体を１００体積％とした場合にガラスは４０体積％以下（より好ましくは２０体積％以下、更に好ましくは１５体積％以下）である。更に、ガラスを含有する素基板を用いて形成された基部用セラミック基板においては、緻密ガラスセラミック混合層を除く基部用セラミック基板の残部に含有されるガラスの含有量は、緻密ガラスセラミック混合層に含有されるガラスよりも少ないものである。また、素基板に含有されるガラスは、緻密ガラスセラミック混合層を構成するガラスに比べて、屈伏点が高い（例えば、１００℃以上高い）ものであることが好ましく、更には、軟化点も高い（例えば、１００℃以上高い）ことが好ましい。これにより、第１参考発明の薄膜電子部品用セラミック基板をキャパシタ用の基板として用いた場合においても、高温における製造工程に耐えられ、十分な機械的強度を発揮でき、高い耐久性を有する薄膜電子部品を得ることができる。
上記「緻密ガラスセラミック混合層」（以下、単に「混合層」ともいう）は、基部用セラミック基板の表面部であり、基部用セラミック基板にガラスが含有され且つ緻密化された層である。含有されるガラスの量は、通常、０．１質量％以上である。更に、上記セラミック成分及び後述するガラス成分によっても異なるが０．５〜５０質量％（より好ましくは２〜５０質量％）であることが好ましい。特に上記主セラミック成分がアルミナである場合にはガラスは０．２〜３０質量％（より好ましくは０．５〜３０質量％、更に好ましくは２〜３０質量％）であることが好ましい。
但し、上記素基板にガラスが含有される場合、通常、素基板に含有されるガラス含有量（素基板全体を１００体積％とした場合のガラスの含有体積）よりも、１〜３０体積％多いものとなる。即ち、例えば、素基板のガラス含有量が１０体積％未満である場合、混合層のガラス含有量は、通常、１〜４０体積％となる。更に、素基板のガラス含有量が１０〜２０体積％である場合、混合層のガラス含有量は、通常、１１〜５０体積％となる。また、素基板のガラス含有量が２０〜４０体積％である場合、混合層のガラス含有量は、通常、２１〜７０体積％となる。
また、緻密化されているとは、表面（研磨される場合には研磨後の表面）にポアが認められないことを意味し、通常、表面の最大高さＲｙが０．２５μｍ以下である。
更に、この混合層は、混合層の表面部だけでなく、混合層全体にポアを有さないものとすることができる。ポアを有さないとは、異なる少なくとも１０箇所以上の積層方向の断面における任意の１００μｍ四方の領域に長径０．２μｍ以上のポアが認められないものである。即ち、混合層内にポアを有さない極めて緻密な層である。但し、「積層方向の断面」とは、基板用セラミック基板に対して混合層が積層されている方向に垂直な断面であり、また、「観察」は、通常２０００倍以上に拡大した像において行うものである。
更に、この混合層は、混合層の表面部だけでなく、混合層全体にポアを有さないものとすることができる。ポアを有さないとは、異なる少なくとも１０箇所以上の積層方向の断面における任意の１００μｍ四方の領域に長径０．２μｍ以上のポアが認められないものである。即ち、混合層内にポアを有さない極めて緻密な層である。但し、「積層方向の断面」とは、基板用セラミック基板に対して混合層が積層されている方向に垂直な断面であり、また、「観察」は、通常２０００倍以上に拡大した像において行うものである。
このポアを有さない混合層はどのように形成してもよいが、例えば、素基板上にガラス層が形成された基板を加熱加圧処理することにより得ることができる。加熱加圧処理する場合は、例えば、用いるガラスの軟化点よりも５０℃低い温度（以下、この温度を「Ｔｓ−５０」ともいう）より高温（この温度は「Ｔｓ−５０以上の温度」である）にまで加熱し且つ１ＭＰａ以上（好ましくは１〜２００ＭＰａ、より好ましくは５〜１００ＭＰａ）に加圧することが好ましい。
また、混合層の表面粗さは特に限定されないが、算術平均粗さＲａが０．０２μｍ以下であり、且つ、最大高さＲｙが０．２５μｍ以下であることが好ましい。更に、Ｒａ０．０１５μｍ以下且つＲｙ０．２５μｍ以下とすることができ、特にＲａ０．０１０μｍ以下且つＲｙ０．２０μｍ以下とすることができ、このように極めて平坦な表面状態を得るには、通常、研磨を行う。
この混合層は、基部用セラミック基板の一面のみに形成されていてもよく、基部用セラミック基板の両面に形成されていてもよい。
この混合層は、基部用セラミック基板の一面のみに形成されていてもよく、基部用セラミック基板の両面に形成されていてもよい。
この混合層を構成するガラス（素基板に後から含有させたガラス）は特に限定されないが、耐熱性、絶縁性及び機械的強度に優れるものが好ましい。このガラスを構成するガラス成分としては、例えば、通常、少なくともＳｉ、Ａｌ及びＯを含有する。更に、他の元素として、Ｂ、Ｃａ、Ｍｇ、Ｓｒ、Ｂａ、Ｖ、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｉｎ、Ｓｎ、Ｔａ、Ｗ、Ｒｅ、Ｂｉ、各ランタノイド元素及び各アクチノイド元素等を含有できる。これらの他の元素のなかでも、Ｂ、Ｃａ、Ｍｇ及びＢａ等が好ましく、Ｂ及びＣａがより好ましい。これらの他の元素は１種のみが含有されてもよく、２種以上が含有されてもよい。これらの各元素は、上記各元素のうちの金属元素２種以上を含む複酸化物として含有されてもよい。一方、アルカリ金属元素、Ｐ及びＰｂ等は、実質的に含有されないことが好ましい。更に、特に絶縁性に優れたガラスとする場合には、前述のうちの遷移金属も含有しないことが好ましい。
特にＳｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とすることが好ましい。即ち、混合層を構成するガラス全体を１００質量％とした場合に、ＳｉをＳｉＯ２換算、ＡｌをＡｌ２Ｏ３換算、ＢをＢ２Ｏ３換算、ＣａをＣａＯ換算した合計含有量が８０質量％以上（より好ましくは９０質量％、更に好ましくは９５質量％以上）であることが好ましい。
更には、ガラス全体を１００質量％とした場合に、ＳｉをＳｉＯ２換算で５０〜７０質量％（より好ましくは５５〜６５質量％）、且つ、ＡｌをＡｌ２Ｏ３換算で３〜１５質量％（より好ましくは５〜１０質量％）含有するものとすることができ、更に加えて、ＢをＢ２Ｏ３換算で１０〜３０質量％（より好ましくは１５〜２５質量％）、ＣａをＣａＯ換算で３〜２０質量％（より好ましくは５〜１５質量％）含有するものとすることができる。
更には、ガラス全体を１００質量％とした場合に、ＳｉをＳｉＯ２換算で５０〜７０質量％（より好ましくは５５〜６５質量％）、且つ、ＡｌをＡｌ２Ｏ３換算で３〜１５質量％（より好ましくは５〜１０質量％）含有するものとすることができ、更に加えて、ＢをＢ２Ｏ３換算で１０〜３０質量％（より好ましくは１５〜２５質量％）、ＣａをＣａＯ換算で３〜２０質量％（より好ましくは５〜１５質量％）含有するものとすることができる。
このガラスの転移点は特に限定されないが、６００℃以上（より好ましくは６３０℃以上、通常７００℃以下）であることが好ましい。
また、このガラスの軟化点は特に限定されないが、７５０℃以上（より好ましくは８００℃以上、通常１２００℃以下）であることが好ましい。本薄膜電子部品用セラミック基板を用いた薄膜電子部品を製造する際に加えられる作業温度は、通常、７００℃程度が最も高いものである。このため、軟化点が７５０℃以上であれば混合層表面の平坦性を十分に保持できるからである。
また、このガラスの軟化点は特に限定されないが、７５０℃以上（より好ましくは８００℃以上、通常１２００℃以下）であることが好ましい。本薄膜電子部品用セラミック基板を用いた薄膜電子部品を製造する際に加えられる作業温度は、通常、７００℃程度が最も高いものである。このため、軟化点が７５０℃以上であれば混合層表面の平坦性を十分に保持できるからである。
更に、このガラスの屈伏点は特に限定されないが、７００℃以上（より好ましくは７５０℃以上、更には８００℃以上、通常１０００℃以下）であることが好ましい。本薄膜電子部品用セラミック基板を用いた薄膜電子部品を製造する際に加えられる作業温度は、通常、７００℃程度が最も高いものである。このため、屈伏点が７００℃以上であれば混合層表面の平坦性を十分に保持できるからである。即ち、後工程で混合層を構成するガラスが７００℃以上に加熱される工程をふくむ場合に特に適する。このような工程とは、例えば、ゾル・ゲル法を用いたキャパシタ部形成工程が挙げられる。即ち、例えば、屈伏点が７００〜８００℃のものを用いることができる。
また、混合層の形状及び大きさは特に限定されない。更に、その厚さも特に限定されないが、１００μｍ以下（より好ましくは７０μｍ以下、更に好ましくは５０μｍ以下、通常１０μｍ以上）であることが好ましい。混合層は、加熱加圧処理工程においては基部用セラミック基板の他部に比べると変形及び歪みを生じ易い状態にある。上記厚さが上記範囲であれば、内部に配線パターンを備える場合にも、加熱加圧処理工程において、配線パターンの平面方向における寸法精度が十分に維持される。また、混合層の表面は通常研磨により平坦化されるが、混合層の厚さはこの研磨により基部用セラミック基板の混合層下のセラミック部位が露出されない程度の厚さを有すればよい。通常、研磨精度から最低１０μｍ以上の厚さが必要である。
この混合層の表面は、通常、研磨により平坦化されている。この研磨方法は限定されないが、研磨によりその表面粗さを特に効果的に低減できる。混合層の表面粗さは、算術平均粗さＲａを０．０２μｍ以下（更には０．０１５μｍ以下、特に０．０１０μｍ以下）にすることができる。また、最大高さＲｙを０．２５μｍ以下（更には０．２０μｍ以下）にすることができる。更に、Ｒａ０．０２μｍ以下且つＲｙ０．２５μｍ以下（更にはＲａ０．０１５μｍ以下且つＲｙ０．２５μｍ以下、特にＲａ０．０１０μｍ以下且つＲｙ０．２０μｍ以下）にすることができる。
本薄膜電子部品用セラミック基板は、基部用セラミック基板以外にも、配線パターンを内部及び／又は表面に備えることができる。この配線パターンとしては、薄膜電子部品用セラミック基板に形成されるビア配線（図１及び図７の21）が挙げられる。ビア配線は、例えば、薄膜電子部品用セラミック基板の表面側と裏面側とを導通する配線パターンである。この配線パターンを構成する導電材料は特に限定されないが、例えば、タングステン、モリブデン、金、白金、銀、パラジウム、銅及びニッケル等を用いることができる。これらの導電性材料は１種のみを用いてもよく、２種以上を用いてもよい。
更に、配線パターンの形状は特に限定されず、また、このビア配線の形状も特に限定されないが、通常、積層方向に各層を貫通する円柱形状である。また、その直径も特に限定されないが、例えば、５０〜２００μｍとすることができる。
また、上記のビア配線以外にも、薄膜電子部品を構成する電極層と同様に平面方向に形成された配線パターンを備えることもできる。即ち、例えば、通常の導通用配線、抵抗用配線、インダクタンス用配線、及び、ボンディングパッド等が挙げられる。
更に、配線パターンの形状は特に限定されず、また、このビア配線の形状も特に限定されないが、通常、積層方向に各層を貫通する円柱形状である。また、その直径も特に限定されないが、例えば、５０〜２００μｍとすることができる。
また、上記のビア配線以外にも、薄膜電子部品を構成する電極層と同様に平面方向に形成された配線パターンを備えることもできる。即ち、例えば、通常の導通用配線、抵抗用配線、インダクタンス用配線、及び、ボンディングパッド等が挙げられる。
本発明に係る薄膜電子部品用セラミック基板は、基部用セラミック基板（素基板）の表面に形成されたガラス層を加熱加圧処理して、基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成し、平坦化研磨により緻密ガラスセラミック混合層を表出させてなることを特徴とする。更に、加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
基部用セラミック基板の緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、基部用セラミック基板の緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、残部に含有されるガラス量は、緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする。
基部用セラミック基板の緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、基部用セラミック基板の緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、残部に含有されるガラス量は、緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする。
上記「基部用セラミック基板」は、第１参考発明に係る薄膜電子部品用セラミック基板における「基部用セラミック基板」を適用できる｛混合層を形成する前の基部用セラミック基板（素基板）を含む｝。更に、素基板の表面粗さは特に限定されないが、最大高さＲｙが混合層の厚さ（通常、研磨後の厚さ）よりも小さければよい。混合層の厚さは後述するように加熱加圧処理における処理条件及び用いるガラス成分等により変化させることができる。このため、用いる素基板の表面粗さ、施す処理条件及び用いるガラス成分等から素基板のＲｙが混合層の厚さよりも小さくなるように調整できる。例えば、混合層の厚みが５０μｍである場合には、素基板表面のＲｙは５０μｍ未満であればよい。
また、この表面粗さとは関係なく、素基板として焼成されたセラミック基板をそのまま用いてもよいが、セラミック特有の反り等に起因する起伏を除去する程度に研磨して平面だしを行ったのち用いることが好ましい。
更に、混合層を形成する以前の基部用セラミック基板（素基板）の形状及び大きさは特に限定されない。また、その厚さも特に限定されないが、通常、２００μｍ以上（好ましくは２００〜２０００μｍ、より好ましくは３００〜１０００μｍ）である。２００μｍ以上であれば、薄膜電子部品用セラミック基板に十分な機械的強度を付与できる。
上記「混合層」は、第１参考発明に係る薄膜電子部品用セラミック基板における「緻密ガラスセラミック混合層」をそのまま適用できる。
また、この表面粗さとは関係なく、素基板として焼成されたセラミック基板をそのまま用いてもよいが、セラミック特有の反り等に起因する起伏を除去する程度に研磨して平面だしを行ったのち用いることが好ましい。
更に、混合層を形成する以前の基部用セラミック基板（素基板）の形状及び大きさは特に限定されない。また、その厚さも特に限定されないが、通常、２００μｍ以上（好ましくは２００〜２０００μｍ、より好ましくは３００〜１０００μｍ）である。２００μｍ以上であれば、薄膜電子部品用セラミック基板に十分な機械的強度を付与できる。
上記「混合層」は、第１参考発明に係る薄膜電子部品用セラミック基板における「緻密ガラスセラミック混合層」をそのまま適用できる。
上記「ガラス層」は、加熱加圧処理されていないガラスからなる層である。このガラス層は表面にポアを有するものであり、更には、通常、内部にはボイド（ポアに同義）を有する。このガラス層は、表面にポアを有さない点において後述する加熱加圧処理されたグレーズ層と異なる。
ガラス層を構成するガラスは、第１参考発明に係る薄膜電子部品用セラミック基板の「混合層を構成するガラス」をそのまま適用できる。また、このガラス層の形状及び大きさは特に限定されない。また、その厚さも特に限定されず、所望（厚さ等）の混合層が形成できるガラス量が含有されればよいが、例えば、１〜３００μｍとすることができる。更に、５０μｍの混合層を形成する場合には、焼付け後のガラス層の厚さは１０μｍ以上あることが好ましい。このガラス層の形成方法も特に限定されないが、例えば、後述するガラス粉末を含有する層を焼付けて得ることができる。
ガラス層を構成するガラスは、第１参考発明に係る薄膜電子部品用セラミック基板の「混合層を構成するガラス」をそのまま適用できる。また、このガラス層の形状及び大きさは特に限定されない。また、その厚さも特に限定されず、所望（厚さ等）の混合層が形成できるガラス量が含有されればよいが、例えば、１〜３００μｍとすることができる。更に、５０μｍの混合層を形成する場合には、焼付け後のガラス層の厚さは１０μｍ以上あることが好ましい。このガラス層の形成方法も特に限定されないが、例えば、後述するガラス粉末を含有する層を焼付けて得ることができる。
焼付けとは、ガラス粉末を含有する層を、含有されるガラス粉末を構成するガラスの軟化点以上の温度まで加熱してガラスを層状化することである。この焼付け温度は、用いるガラスの組成により適宜の温度であるが、例えば、軟化点が７５０〜１０００℃程度のガラスでは、焼付け温度は８００〜１２００℃（より好ましくは９００〜１１００℃）とすることが好ましい。また、焼付け雰囲気も特に限定されず、基部用セラミック基板（素基板）内に含まれる内部配線パターンを構成する導体材料等により適宜選択することが好ましい。即ち、例えば、導体材料が金及び白金を主成分とする場合は大気雰囲気で行うことが好ましく、銅、ニッケル、タングステン及びモリブデン等の酸化され易い導体材料を主成分とする場合には非酸化性雰囲気で行うことが好ましい。
ガラス粉末を含有する層の形状、大きさ及び厚さは特に限定されない。この層に含有されるガラス粉末は、第１観点に係る薄膜電子部品用セラミック基板の「混合層を構成するガラス」からなる粉末である。この粉末の形状は特に限定されない。また、大きさも特に限定されないが、通常、平均粒径０．１〜１００μｍのものを用いる。この範囲であれば軟化させ易く又は作業性もよい。
このガラス粉末を含有する層の形成方法は特に限定されない。例えば、素基板の表面にガラス粉末を含有するペースト（以下、単に「ガラスペースト」という）を塗布して得ることができる。また、ガラス粉末を分散させたスラリー中に素基板を載置してガラス粉末を沈降堆積させた後、スラリー内から取り出し、乾燥させて得ることができる。更に、ガラス粉末を直接振りかける等してガラス粉末のみからなる層を形成して得ることができる。これらの方法のなかでも、ガラスペーストを塗布して得ることが作業性等の面から好ましい。
このガラス粉末を含有する層の形成方法は特に限定されない。例えば、素基板の表面にガラス粉末を含有するペースト（以下、単に「ガラスペースト」という）を塗布して得ることができる。また、ガラス粉末を分散させたスラリー中に素基板を載置してガラス粉末を沈降堆積させた後、スラリー内から取り出し、乾燥させて得ることができる。更に、ガラス粉末を直接振りかける等してガラス粉末のみからなる層を形成して得ることができる。これらの方法のなかでも、ガラスペーストを塗布して得ることが作業性等の面から好ましい。
このガラスペーストを用いる場合、ガラスペーストには、ガラス粉末以外に、通常、有機成分が含有される。この有機成分は、主としてガラスペーストに成形性等を付与するものである。有機成分としては、通常、バインダが含有される。バインダとしては、エチルセルロース系樹脂、ブチラール系樹脂及びアクリル系樹脂等が挙げられる。これらは１種のみを用いてもよく、２種以上を併用してもよい。その他、可塑剤、分散剤及び溶剤等が含有できる。これらは１種のみが含有されてもよく、２種以上が含有されてもよい。また、このガラスペーストには、無機成分であるか有機成分であるかを問わず、分散剤、レベリング剤成分、滑剤成分、消泡剤成分及び酸化防止剤成分等を含有できる。これらは１種のみが含有されてもよく、２種以上が含有されてもよい。
このガラスペーストの粘度は特に限定されないが、例えば、１〜１０００Ｐａ・ｓ（より好ましくは２０〜５００Ｐａ・ｓ）とすることができる。
ガラスペーストを塗布する方法は特に限定されず、ガラスペーストの粘度及び性状等により適宜選択することが好ましい。例えば、前記のようにガラスペーストの粘度が１〜１０００Ｐａ・ｓである場合には、スクリーン印刷、ドクターブレード法及びカーテンコータ印刷等により塗布することができる。これらのなかではスクリーン印刷及びドクターブレード法が好ましい。また、粘度が上記粘度範囲の下限値未満である場合には、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等により行うこともできる。
このガラスペーストの粘度は特に限定されないが、例えば、１〜１０００Ｐａ・ｓ（より好ましくは２０〜５００Ｐａ・ｓ）とすることができる。
ガラスペーストを塗布する方法は特に限定されず、ガラスペーストの粘度及び性状等により適宜選択することが好ましい。例えば、前記のようにガラスペーストの粘度が１〜１０００Ｐａ・ｓである場合には、スクリーン印刷、ドクターブレード法及びカーテンコータ印刷等により塗布することができる。これらのなかではスクリーン印刷及びドクターブレード法が好ましい。また、粘度が上記粘度範囲の下限値未満である場合には、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等により行うこともできる。
上記「加熱加圧処理」は、ガラス層を加熱しながら加圧する処理である。この加熱加圧処理により混合層が形成される。混合層が形成されるとは、即ち、例えば、焼付け時に既にガラスが基部用セラミック基板に拡散され始めている場合には、加熱加圧処理を施すことにより、緻密化されていないガラスセラミック混合層が緻密化されて緻密ガラスセラミック混合層となることである。更に、焼付けのみでは行うことができないより多くのガラスを基部用セラミック基板内に拡散でき、得られる混合層内のガラスの含有量及び混合層の厚さを調整できる。また、焼付けを行わない場合にはガラスペースト層等からガラス層を経ずに直接混合層を形成することとなる。
この加熱加圧処理後には、通常、ガラス層は一部のみがセラミックス内へ拡散されて、その残部は混合層上にグレーズ層として残存される。グレーズ層は、ガラス層が加熱加圧処理により緻密化された層である。即ち、従来知られているグレーズ層に比べて緻密な緻密グレーズ層である。緻密とは、グレーズ層の最表面（通常、研磨後の最表面）にポアを完全に有さないことを意味する。このように、通常、混合層上にはグレーズ層が形成されるため、後述するようにグレーズ層を平坦化研磨により除去して混合層は表出される。
この加熱加圧処理における加熱方法は特に限定されない。加圧方法としては、等方加圧が用いられる。また、圧力媒体は気体、粉体及び液体のいずれであってもよい。これらのうちでは、圧力媒体は気体であることが好ましい。このような方法としては、ホットアイソスタティックプレス法（以下、単に「ＨＩＰ法」という）が挙げられる。
また、ガラス層を加熱加圧処理する際には、ほぼ固化状態のガラス層に対して加熱加圧処理を施してもよいが、予めガラス層を予備加熱して流動性を有する状態にしておくことが好ましい。この流動性を有する状態にすることによりガラス層内からボイドを効果的に出すことができる。流動性を有する状態とは、通常、ガラス層を構成するガラスの軟化点から５０℃低い温度（この温度を「Ｔｓ−５０」とする）より高い温度（この温度は「Ｔｓ−５０以上の温度」である）で加熱されている状態をいうものとする。
この加熱加圧処理前の予備加熱は、前述のガラス粉末を含有する層を用いる場合、ガラス粉末を含有する層を焼付けてガラス層とする工程と、連続的に行ってもよく別工程で行ってもよい。更に、予備加熱は、加熱加圧処理と連続的に行ってもよく別工程で行ってもよい。
また、ガラス層を加熱加圧処理する際には、ほぼ固化状態のガラス層に対して加熱加圧処理を施してもよいが、予めガラス層を予備加熱して流動性を有する状態にしておくことが好ましい。この流動性を有する状態にすることによりガラス層内からボイドを効果的に出すことができる。流動性を有する状態とは、通常、ガラス層を構成するガラスの軟化点から５０℃低い温度（この温度を「Ｔｓ−５０」とする）より高い温度（この温度は「Ｔｓ−５０以上の温度」である）で加熱されている状態をいうものとする。
この加熱加圧処理前の予備加熱は、前述のガラス粉末を含有する層を用いる場合、ガラス粉末を含有する層を焼付けてガラス層とする工程と、連続的に行ってもよく別工程で行ってもよい。更に、予備加熱は、加熱加圧処理と連続的に行ってもよく別工程で行ってもよい。
この加熱加圧処理における加熱温度は、用いるガラスの特性及び目的とする混合層の厚さ等によって適宜の温度とすることが好ましく、本発明では、７００℃以上（好ましくは８００〜１２００℃、より好ましくは８５０〜１１００℃）である。また、加圧圧力は、用いるガラスの特性及び目的とする混合層の厚さ等によって適宜の圧力とすることが好ましく、本発明では、１ＭＰａ以上（好ましくは１〜２００ＭＰａ、より好ましくは５〜１００ＭＰａ）である。更に、加熱温度８００〜１２００℃且つ加圧圧力１〜２００ＭＰａであることがより好ましく、加熱温度８５０〜１１００℃且つ加圧圧力５〜１００ＭＰａであることが更に好ましい。
更に、加熱加圧処理を行う時間は特に限定されないが、通常、３分以上である。また、１２０分以下（更には６０分以下、特に３０分以下）とすることができる。より長時間に渡り処理を施してもよいが、通常、比較的短時間で混合層は形成されていると考えられる。
更に、加熱加圧処理を行う時間は特に限定されないが、通常、３分以上である。また、１２０分以下（更には６０分以下、特に３０分以下）とすることができる。より長時間に渡り処理を施してもよいが、通常、比較的短時間で混合層は形成されていると考えられる。
上記「平坦化研磨」は、加熱加圧処理により形成された混合層を平坦に研磨して表出させることである。上記のように、通常、混合層上にはグレーズ層が形成されるため（図２参照）、このグレーズ層を除去することで混合層を表出させることができる。また、混合層を表出させた後に表面の一部に上記グレーズ層が残存してもよい。グレーズ層が残存することで全体として平坦な面が得られる場合もあるからである。このグレーズ層は上記のように加熱加圧処理を経ているため緻密であり、研磨により高い精度の平坦面が得られる。
この平坦化研磨における研磨方法は特に限定されず、機械研磨であってもよく、化学機械研磨であってもよく、化学研磨であってもよい。これらのなかでは、機械研磨及び化学機械研磨が好ましい。
この平坦化研磨における研磨方法は特に限定されず、機械研磨であってもよく、化学機械研磨であってもよく、化学研磨であってもよい。これらのなかでは、機械研磨及び化学機械研磨が好ましい。
第２参考発明に係る薄膜電子部品用セラミック基板は、少なくとも一面側の表面部にガラスを含有する緻密ガラスセラミック混合層を備える基部用セラミック基板と、基部用セラミック基板の内部に形成された配線パターンと、を備え、
配線パターンは、一端が本薄膜電子部品用セラミック基板の表面のうちの緻密ガラスセラミック混合層の表面に露出され、且つ、他端が本薄膜電子部品用セラミック基板の他の表面に露出されていることを特徴とする。
配線パターンは、一端が本薄膜電子部品用セラミック基板の表面のうちの緻密ガラスセラミック混合層の表面に露出され、且つ、他端が本薄膜電子部品用セラミック基板の他の表面に露出されていることを特徴とする。
上記「基部用セラミック基板」及び「混合層」は、第１参考発明に係る薄膜電子部品用セラミック基板における各々をそのまま適用できる。
上記「配線パターン」は、一端が本薄膜電子部品用セラミック基板の表面のうちの混合層の表面に露出され、且つ、他端が本薄膜電子部品用セラミック基板の他の表面に露出されている。即ち例えば、本薄膜電子部品用セラミック基板が一面にのみ混合層を備える場合には、配線パターンの他端は、基部用セラミック基板の裏面側の表面に露出してもよく、基部用セラミック基板の側面に露出してもよい。更に、本薄膜電子部品用セラミック基板がその両面に混合層を備える場合には、配線パターンの他端は、裏面側の混合層表面に露出することができる。即ち、配線パターンは、薄膜電子部品用セラミック基板を表裏に貫通して形成されていてもよく、混合層を備える表面側と基部用セラミック基板の側面とに連通して形成されていてもよい。配線パターンは、この他の点においては、前記第１参考発明に係る薄膜電子部品用セラミック基板における「配線パターン」をそのまま適用できる。
上記「配線パターン」は、一端が本薄膜電子部品用セラミック基板の表面のうちの混合層の表面に露出され、且つ、他端が本薄膜電子部品用セラミック基板の他の表面に露出されている。即ち例えば、本薄膜電子部品用セラミック基板が一面にのみ混合層を備える場合には、配線パターンの他端は、基部用セラミック基板の裏面側の表面に露出してもよく、基部用セラミック基板の側面に露出してもよい。更に、本薄膜電子部品用セラミック基板がその両面に混合層を備える場合には、配線パターンの他端は、裏面側の混合層表面に露出することができる。即ち、配線パターンは、薄膜電子部品用セラミック基板を表裏に貫通して形成されていてもよく、混合層を備える表面側と基部用セラミック基板の側面とに連通して形成されていてもよい。配線パターンは、この他の点においては、前記第１参考発明に係る薄膜電子部品用セラミック基板における「配線パターン」をそのまま適用できる。
［２］薄膜電子部品
本発明の薄膜電子部品は、本発明の薄膜電子部品用セラミック基板を備えることを特徴とする。
上記「薄膜電子部品用セラミック基板」は、前記本発明の薄膜電子部品用セラミック基板をそのまま適用できる。この薄膜電子部品用セラミック基板の全体の厚さは特に限定されないが、通常、２００〜２０００μｍ（好ましくは３００〜１０００μｍ）である。
本発明の薄膜電子部品としては、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニット等が挙げられる。
本発明の薄膜電子部品は、本発明の薄膜電子部品用セラミック基板を備えることを特徴とする。
上記「薄膜電子部品用セラミック基板」は、前記本発明の薄膜電子部品用セラミック基板をそのまま適用できる。この薄膜電子部品用セラミック基板の全体の厚さは特に限定されないが、通常、２００〜２０００μｍ（好ましくは３００〜１０００μｍ）である。
本発明の薄膜電子部品としては、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニット等が挙げられる。
本電子部品では、薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、キャパシタ部は、対向する２層のキャパシタ用導体層間にキャパシタ用誘電体層が配置されるように、キャパシタ用導体層とキャパシタ用誘電体層とが交互に積層されてなるものとすることができる。
即ち、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニットである。
即ち、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニットである。
上記「キャパシタ部」は、キャパシタ用導体層及びキャパシタ用誘電体層が薄膜電子部品用セラミック基板の上記混合層上に積層された構造を有し、対向する２層のキャパシタ用導体層間にキャパシタ用誘電体層が配置されるように、キャパシタ用導体層とキャパシタ用誘電体層とが交互に積層されてなる（図７参照）。
上記「キャパシタ用導体層」は、キャパシタ部を構成する導体層である。このキャパシタ用導体層は、後述するキャパシタ用誘電体層を介して対向する導電性薄膜であり、１層のみからなってもよく、２層以上からなってもよい。また、通常、キャパシタ用導体層とキャパシタ用誘電体層との積層部分は、その最下層及び最上層はキャパシタ用導体層である。このキャパシタ用導体層は導電性を有すればよく（例えば、１０μΩ・ｃｍ以下）、その材料は特に限定されないが、例えば、白金、金、銅、銀、ニッケル、チタン、モリブデン、クロム、コバルト及びタングステン等を用いることができる。これらの材料は１種のみを用いてもよく、２種以上を併用してもよい。また、キャパシタ用導体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、１μｍ以下である。これらの導体層材料及びキャパシタ用導体層の厚さ等は、所望の抵抗及び生産性等に応じて、更には、生産コストに応じて適宜選択することが好ましい。
上記「キャパシタ用導体層」は、キャパシタ部を構成する導体層である。このキャパシタ用導体層は、後述するキャパシタ用誘電体層を介して対向する導電性薄膜であり、１層のみからなってもよく、２層以上からなってもよい。また、通常、キャパシタ用導体層とキャパシタ用誘電体層との積層部分は、その最下層及び最上層はキャパシタ用導体層である。このキャパシタ用導体層は導電性を有すればよく（例えば、１０μΩ・ｃｍ以下）、その材料は特に限定されないが、例えば、白金、金、銅、銀、ニッケル、チタン、モリブデン、クロム、コバルト及びタングステン等を用いることができる。これらの材料は１種のみを用いてもよく、２種以上を併用してもよい。また、キャパシタ用導体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、１μｍ以下である。これらの導体層材料及びキャパシタ用導体層の厚さ等は、所望の抵抗及び生産性等に応じて、更には、生産コストに応じて適宜選択することが好ましい。
上記「キャパシタ用誘電体層」は、キャパシタ部を構成し、キャパシタ用導電層間を絶縁する部分である。このキャパシタ用誘電体層は絶縁性を有すればよく（例えば、１０１０Ω・ｍ以上）、その材料は特に限定されないが、例えば、チタン酸塩（チタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛等）、酸化タンタル及び酸化チタン等を用いることができる。これらの材料は１種のみを用いてもよく、２種以上を併用してもよい。更に、２種以上を用いる場合には、混合物であってもよく、固溶体であってもよい。また、キャパシタ用誘電体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、１μｍ以下である。これらの誘電体層材料及びキャパシタ用誘電体層の厚さ等は、所望の静電容量、絶縁性及び耐電圧等の電気的特性、並びに、生産性などに応じて、更には、生産コストに応じて適宜選択することが好ましい。
また、前記本発明の薄膜電子部品を製造する場合、キャパシタ用導体層の形成方法は特に限定されないが、例えば、スパッタリング法、ＣＶＤ法及びＣＳＤ法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ、化学溶液堆積法）等の薄膜形成技術を用いて形成することができる。また、得られた導体層は必要であれば、エッチング等によりパターンニングを行いキャパシタ用導体層とすることができる。エッチング等に際しては公知のフォトリソ法等を用いることができる。
更に、キャパシタ用誘電体層の形成方法は特に限定されないが、例えば、ＣＳＤ法を用いる。即ち、目的とするキャパシタ用誘電体層を構成することとなる金属元素を含む誘電体原料を、形成面に塗布し、その後、熱処理してキャパシタ用誘電体層を得る方法である。このＣＳＤ法において用いる誘電体原料は特に限定されないが、目的とするキャパシタ用誘電体層を構成する金属元素を含有する金属有機化合物を含有することが好ましい。この有機金属化合物としては、アルコキシド、酢酸化合物及びシュウ酸化合物等を用いることができる。上記アルコキシドとしては、例えば、チタンイソプロポキシド等のチタンアルコキシド類、金属バリウムをアルコール系有機溶媒に溶解させて得られるバリウムアルコキシド類、ストロンチウム−ｎ−ブトキシド等のストロンチウムアルコキシド類等が挙げられる。これらのアルコキシドは、純水を所定量加えて重合させたものを用いてもよい。また、アルコール系有機溶媒としては、エタノールとアセチルアセトンとの混合溶媒、２―エトキシエタノール、及び、その他目的とする金属種とキレートを形成できる化学種を含有するアルコール系有機溶媒が挙げられる。
また、上記の誘電体原料は、加熱等により均一化した後、塗布することができる。更に、この誘電体原料の塗布方法は、特に限定されないが、例えば、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等を用いることができる。得られた誘電体層は、必要に応じてエッチング等によりパターンニングを行いキャパシタ用誘電体層とすることができる。
更に、キャパシタ用誘電体層の形成方法は特に限定されないが、例えば、ＣＳＤ法を用いる。即ち、目的とするキャパシタ用誘電体層を構成することとなる金属元素を含む誘電体原料を、形成面に塗布し、その後、熱処理してキャパシタ用誘電体層を得る方法である。このＣＳＤ法において用いる誘電体原料は特に限定されないが、目的とするキャパシタ用誘電体層を構成する金属元素を含有する金属有機化合物を含有することが好ましい。この有機金属化合物としては、アルコキシド、酢酸化合物及びシュウ酸化合物等を用いることができる。上記アルコキシドとしては、例えば、チタンイソプロポキシド等のチタンアルコキシド類、金属バリウムをアルコール系有機溶媒に溶解させて得られるバリウムアルコキシド類、ストロンチウム−ｎ−ブトキシド等のストロンチウムアルコキシド類等が挙げられる。これらのアルコキシドは、純水を所定量加えて重合させたものを用いてもよい。また、アルコール系有機溶媒としては、エタノールとアセチルアセトンとの混合溶媒、２―エトキシエタノール、及び、その他目的とする金属種とキレートを形成できる化学種を含有するアルコール系有機溶媒が挙げられる。
また、上記の誘電体原料は、加熱等により均一化した後、塗布することができる。更に、この誘電体原料の塗布方法は、特に限定されないが、例えば、スピンコート、ディップコート及び吹き付け塗布（インクジェット法及びサーマル法等を含む）等を用いることができる。得られた誘電体層は、必要に応じてエッチング等によりパターンニングを行いキャパシタ用誘電体層とすることができる。
［３］薄膜電子部品用セラミック基板の製造方法
前記第１参考発明及び本発明に係る薄膜電子部品用セラミック基板のうち配線パターンを備えるもの、並びに、第２参考発明に係る薄膜電子部品用セラミック基板を得る方法は特に限定されないが、各々本発明の製造方法で得ることができる。
即ち、薄膜電子部品用セラミック基板は、基部用セラミック基板がセラミック製であるため、未焼成体を得る際に未焼成体を積層形成し、各層にパターンニング及び配線形成等を施し、その後、焼成することにより内部に配線パターンを有する基板を容易に得ることができる。このことはガラス基板及び単結晶基板に比べると大きな利点である。しかし、上記の混合層内には、セラミック層と同じように未焼成段階で未焼成配線パターンをパターンニングすることが困難である。このため、特殊な方法を用いて製造する必要がある。
前記第１参考発明及び本発明に係る薄膜電子部品用セラミック基板のうち配線パターンを備えるもの、並びに、第２参考発明に係る薄膜電子部品用セラミック基板を得る方法は特に限定されないが、各々本発明の製造方法で得ることができる。
即ち、薄膜電子部品用セラミック基板は、基部用セラミック基板がセラミック製であるため、未焼成体を得る際に未焼成体を積層形成し、各層にパターンニング及び配線形成等を施し、その後、焼成することにより内部に配線パターンを有する基板を容易に得ることができる。このことはガラス基板及び単結晶基板に比べると大きな利点である。しかし、上記の混合層内には、セラミック層と同じように未焼成段階で未焼成配線パターンをパターンニングすることが困難である。このため、特殊な方法を用いて製造する必要がある。
即ち、本発明の薄膜電子部品用セラミック基板の製造方法は、ガラス層形成工程と、加熱加圧処理工程と、平坦化研磨工程と、をこの順に備えることを特徴とする。 更に、上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする。
上記「ガラス層形成工程」は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板（素基板）の表面にガラス層を形成する工程である。
上記「加熱加圧処理工程」は、ガラス層に加熱加圧処理を施し、基部用セラミック基板の表面部にガラスを含有する混合層を形成する工程である。
上記「平坦化研磨工程」は、平坦に研磨しながら混合層及び内部配線パターンを露出させる工程である。
これらの工程については、前記本発明に係る薄膜電子部品用セラミック基板における各々の方法をそのまま適用できる。
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする。
上記「ガラス層形成工程」は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板（素基板）の表面にガラス層を形成する工程である。
上記「加熱加圧処理工程」は、ガラス層に加熱加圧処理を施し、基部用セラミック基板の表面部にガラスを含有する混合層を形成する工程である。
上記「平坦化研磨工程」は、平坦に研磨しながら混合層及び内部配線パターンを露出させる工程である。
これらの工程については、前記本発明に係る薄膜電子部品用セラミック基板における各々の方法をそのまま適用できる。
以下、実施例により本発明を具体的に説明する。
［１］薄膜電子部品用セラミック基板の作製（内部配線パターンを備えないもの）
（１）基部用セラミック基板の作製
平均粒径が３〜５μｍであるアルミナ粉末（Ａｌ２Ｏ３純度９０％以上）と、Ａｌ２Ｏ３、ＳｉＯ２及びＣａＯを主成分とするフラックス粉末（焼結助剤）とを用意し、混合粉末全体を１００質量％とした場合に、アルミナ粉末が９０〜９５質量％、フラックス粉末が５〜１０質量％となるように混合して混合粉末を得た。この混合粉末を用いて得られたスラリーを、ドクターブレード法により厚さ２００μｍのシート形状に成形した後、所望の大きさに裁断して未焼成シートを得た。この未焼成シートを３枚積層して厚さ６００μｍの基部用未焼成セラミックシートを得た。この基部用未焼成セラミックシートを焼成し、緻密ガラスセラミック混合層が形成される前の基部用セラミック基板（素基板）を得た。この基部用セラミック基板（素基板）の表面粗さを、触針式表面粗さ計（東京精密社製、形式「ＳＵＲＦＣＯＭ １４００Ｄ」）を用いて測定したところ、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍであった。
［１］薄膜電子部品用セラミック基板の作製（内部配線パターンを備えないもの）
（１）基部用セラミック基板の作製
平均粒径が３〜５μｍであるアルミナ粉末（Ａｌ２Ｏ３純度９０％以上）と、Ａｌ２Ｏ３、ＳｉＯ２及びＣａＯを主成分とするフラックス粉末（焼結助剤）とを用意し、混合粉末全体を１００質量％とした場合に、アルミナ粉末が９０〜９５質量％、フラックス粉末が５〜１０質量％となるように混合して混合粉末を得た。この混合粉末を用いて得られたスラリーを、ドクターブレード法により厚さ２００μｍのシート形状に成形した後、所望の大きさに裁断して未焼成シートを得た。この未焼成シートを３枚積層して厚さ６００μｍの基部用未焼成セラミックシートを得た。この基部用未焼成セラミックシートを焼成し、緻密ガラスセラミック混合層が形成される前の基部用セラミック基板（素基板）を得た。この基部用セラミック基板（素基板）の表面粗さを、触針式表面粗さ計（東京精密社製、形式「ＳＵＲＦＣＯＭ １４００Ｄ」）を用いて測定したところ、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍであった。
その後、得られた基部用セラミック基板（素基板）の表面を平坦になるように研磨して平面だしを行った。この研磨を行った基部用セラミック基板（素基板）の表面粗さを、同様に測定したところ、Ｒａが０．０７８μｍであり、Ｒｙが０．９７μｍであった。
（２）混合層の形成
テルピネオール（溶剤）にアクリル系樹脂（バインダ）を溶解させたのちガラス粉末を混合してガラスペーストを得た。ガラス粉末には、Ｓｉ、Ｂ、Ａｌ及びＣａの各々ＳｉＯ２換算、Ｂ２Ｏ３換算、Ａｌ２Ｏ３換算及びＣａＯ換算による合計量を１００ｍｏｌ％とした場合に、Ｓｉが５５〜６５ｍｏｌ％、Ｂが１５〜２５ｍｏｌ％、Ａｌが５〜１５ｍｏｌ％、Ｃａが５〜１５ｍｏｌ％含有される平均粒径約３μｍのガラス粉末を用いた。このガラスペーストをスクリーン印刷により基部用セラミック基板（素基板）上に塗布し、乾燥させた後、大気雰囲気中１０００℃で焼付けを行った。この焼付けを行ったガラス層を表面に有する基部用セラミック基板（素基板）を、断面が観察できるように切断し、この断面の一部を２００倍に拡大して得た画像を図３に示した。
テルピネオール（溶剤）にアクリル系樹脂（バインダ）を溶解させたのちガラス粉末を混合してガラスペーストを得た。ガラス粉末には、Ｓｉ、Ｂ、Ａｌ及びＣａの各々ＳｉＯ２換算、Ｂ２Ｏ３換算、Ａｌ２Ｏ３換算及びＣａＯ換算による合計量を１００ｍｏｌ％とした場合に、Ｓｉが５５〜６５ｍｏｌ％、Ｂが１５〜２５ｍｏｌ％、Ａｌが５〜１５ｍｏｌ％、Ｃａが５〜１５ｍｏｌ％含有される平均粒径約３μｍのガラス粉末を用いた。このガラスペーストをスクリーン印刷により基部用セラミック基板（素基板）上に塗布し、乾燥させた後、大気雰囲気中１０００℃で焼付けを行った。この焼付けを行ったガラス層を表面に有する基部用セラミック基板（素基板）を、断面が観察できるように切断し、この断面の一部を２００倍に拡大して得た画像を図３に示した。
その後、ＨＩＰ炉内に、ガラス層が形成された基部用セラミック基板（上記で切断していない同ロットのもの）を載置し、加圧せずに炉内の温度を８００℃まで上昇させて、ガラス層を十分に軟化させた。次いで、この８００℃から窒素雰囲気中で５ＭＰａに加圧し、９５０℃まで炉内温度を上昇させて１５分間、加熱加圧処理を行った。その後、ＨＩＰ炉内から混合層及びグレーズ層が形成された基部用セラミック基板を取り出した。この加熱加圧処理を経て、グレーズ層を表面に有し、混合層が表面部に形成された基部用セラミック基板を、断面が観察できるように切断し、この断面の一部（図３とほぼ同じ範囲）を２００倍に拡大して得た画像を図４に示した。更に、図４の一部である「Ａ」の範囲を２０００倍に拡大して得た画像を図５に示した。
次いで、平坦化研磨を行い、加熱加圧処理を経て形成されたグレーズ層を除去し、混合層を表面に露出させた。平坦化研磨は、ダイヤモンドペーストを用いた機械研磨で行った。更に、用いたダイヤモンドペーストは、ペースト内のダイヤモンド砥粒の粒径が次第に小さくなるように異なるダイヤモンドペーストを用い、最後のダイヤモンドペーストには平均粒径２μｍ以下のものを用いた。
得られた平坦化研磨後の混合層の表面粗さを、上記触針式表面粗さ計を用いて測定したところ、Ｒａが０．００９μｍであり、Ｒｙが０．１１μｍであった。また、この平坦化研磨を行った混合層表面を２０００倍に拡大して得た画像を図６に示した。
得られた平坦化研磨後の混合層の表面粗さを、上記触針式表面粗さ計を用いて測定したところ、Ｒａが０．００９μｍであり、Ｒｙが０．１１μｍであった。また、この平坦化研磨を行った混合層表面を２０００倍に拡大して得た画像を図６に示した。
（３）評価
この結果より、基部用セラミック基板（素基板）表面は、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍと共に大きい。また、この基部用セラミック基板（素基板）を研磨してもその表面粗さは、Ｒａで０．０７８μｍ及びＲｙで０．９７μｍまでしか平坦性を向上させることができなかった。図３より、基部用セラミック基板｛素基板(2')｝内には多くの黒い粒状に認められるポア(22)が存在し、このポアはその表面部にも認められることが分かる。即ち、基部用セラミック基板（素基板）はこのポアに起因して表面粗さを十分に低減し難い。
この結果より、基部用セラミック基板（素基板）表面は、Ｒａが０．２４μｍであり、Ｒｙが５．７μｍと共に大きい。また、この基部用セラミック基板（素基板）を研磨してもその表面粗さは、Ｒａで０．０７８μｍ及びＲｙで０．９７μｍまでしか平坦性を向上させることができなかった。図３より、基部用セラミック基板｛素基板(2')｝内には多くの黒い粒状に認められるポア(22)が存在し、このポアはその表面部にも認められることが分かる。即ち、基部用セラミック基板（素基板）はこのポアに起因して表面粗さを十分に低減し難い。
これに対して、加熱加圧処理を経たのちのである図４より、図３ではガラス層(32)内に黒い粒状に認められたボイド(321)が消失し、緻密化されたグレーズ層（34）が得られていることが分かる。更に、このグレーズ層(34)の直下であり基部用セラミック基板(2)の表面部には図３で認められたポア(22)が全く認められない。即ち、緻密ガラスセラミック混合層(33)が形成されていることが分かる。この混合層(33)の厚さは約５０μｍである。混合層(33)の「Ａ」の範囲内には灰色の粒状のものが認められるが、これは図４の範囲「Ａ」を拡大した図５より基部用セラミック基板(2)のポア(22)内にガラスが充填されて得られたものであることが分かる。即ち、これらの灰色の粒状のものはポアではない。更に、図６においてもポアは認められない。
この平坦化研磨された混合層表面は、Ｒａが０．００９μｍであり、Ｒｙが０．１１μｍであった。即ち、基部用セラミック基板（素基板）表面からＲａは９６％も低減され且つＲｙは９８％も低減されている。また、平坦化研磨された基部用セラミック基板（素基板）の表面からでさえＲａは８８％も低減され、Ｒｙは８９％も低減されている。
即ち、本発明によると、ポアを多く有する上記の汎用セラミック基板を素基板として用いても、少なくとも８８％以上表面粗さを低減できていることが分かる。
即ち、本発明によると、ポアを多く有する上記の汎用セラミック基板を素基板として用いても、少なくとも８８％以上表面粗さを低減できていることが分かる。
［２］配線パターンを有する薄膜電子部品用セラミック基板の作製１
以下、図２を用いて配線パターン(21)を有する薄膜電子部品用セラミック基板(1)の作製について説明する。
（１）基部用セラミック基板｛素基板(2')｝の作製
上記［１］（１）と同様にして、厚さ６００μｍの基部用未焼成セラミックシートを得た。得られた基部用未焼成セラミックシートにＣＯ２レーザーを用いて直径１２０μｍ（焼成後直径１００μｍ）のビアホールを形成した。次いで、タングステン粉末、エチルセルロース（バインダ）及びブチルカルビトール（溶剤）を主成分とする導電性穴埋め剤（焼成後、内部配線パターンとなる）を調製し、先に形成したビアホール内に印刷充填した。その後、これまでに得られた未焼成体を所望の大きさに裁断した後、焼成し、表裏に貫通する配線パターン(21)を有する基部用セラミック基板｛素基板(2')｝を得た。
以下、図２を用いて配線パターン(21)を有する薄膜電子部品用セラミック基板(1)の作製について説明する。
（１）基部用セラミック基板｛素基板(2')｝の作製
上記［１］（１）と同様にして、厚さ６００μｍの基部用未焼成セラミックシートを得た。得られた基部用未焼成セラミックシートにＣＯ２レーザーを用いて直径１２０μｍ（焼成後直径１００μｍ）のビアホールを形成した。次いで、タングステン粉末、エチルセルロース（バインダ）及びブチルカルビトール（溶剤）を主成分とする導電性穴埋め剤（焼成後、内部配線パターンとなる）を調製し、先に形成したビアホール内に印刷充填した。その後、これまでに得られた未焼成体を所望の大きさに裁断した後、焼成し、表裏に貫通する配線パターン(21)を有する基部用セラミック基板｛素基板(2')｝を得た。
（２）ガラス層形成工程、加熱加圧処理工程及び平坦化研磨工程
上記［１］（２）と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、乾燥厚さ２５０μｍのガラスペーストからなるガラスペースト層(31)を形成した。その後、このガラスペースト層(31)を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼付けてガラス化し、厚さ１００μｍのガラス層(32)を形成した。次いで、上記［１］（２）と同様にしてＨＩＰ処理して混合層(33)を形成し、基部用セラミック基板(2)を作製した。その後、上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下の混合層(33)を備える薄膜電子部品用セラミック基板(1)を得た。
上記［１］（２）と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、乾燥厚さ２５０μｍのガラスペーストからなるガラスペースト層(31)を形成した。その後、このガラスペースト層(31)を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼付けてガラス化し、厚さ１００μｍのガラス層(32)を形成した。次いで、上記［１］（２）と同様にしてＨＩＰ処理して混合層(33)を形成し、基部用セラミック基板(2)を作製した。その後、上記［１］（２）と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下の混合層(33)を備える薄膜電子部品用セラミック基板(1)を得た。
［３］薄膜電子部品の作製（薄膜キャパシタの作製）
以下、図７〜１０を用いて薄膜キャパシタ(100)の作製について説明する。尚、図８〜１０は、図７の薄膜キャパシタ(100)の右側半分を説明するものである。また、焼成前後における符号は便宜上同じとした。下記（１−ａ）〜（１−ｄ）については図８を参照、下記（１−ｅ）〜（１−ｉ）については図９を参照、下記（１−ｊ）〜（１−ｍ）については図１０を参照。
以下、図７〜１０を用いて薄膜キャパシタ(100)の作製について説明する。尚、図８〜１０は、図７の薄膜キャパシタ(100)の右側半分を説明するものである。また、焼成前後における符号は便宜上同じとした。下記（１−ａ）〜（１−ｄ）については図８を参照、下記（１−ｅ）〜（１−ｉ）については図９を参照、下記（１−ｊ）〜（１−ｍ）については図１０を参照。
（１−ａ）上記［２］で得られた薄膜電子部品用セラミック基板(1)の一面側に、０．２μｍの白金からなるキャパシタ用導体層(4)をスパッタリングにより形成した。このキャパシタ用導体層(4)はキャパシタ内において主として下部電極となるものである。
（１−ｂ）次いで、このキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
（１−ｃ）その後、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った後、エッチングレジスト(5)を除去した。
（１−ｄ）次いで、チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(4)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
（１−ｅ）得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
（１−ｂ）次いで、このキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
（１−ｃ）その後、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った後、エッチングレジスト(5)を除去した。
（１−ｄ）次いで、チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(4)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
（１−ｅ）得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
（１−ｆ）その後、バッファードフッ酸を用いてキャパシタ用誘電体層(6)をエッチングして、キャパシタ用誘電体層(6)のパターンニングを行った後、エッチングレジスト(7)を除去した。
（１−ｇ）次いで、パターンニングされたキャパシタ用誘電体層(6)の表面に、０．２μｍの白金からなるキャパシタ用導体層(8)をスパッタリングにより形成した。このキャパシタ用導体層(8)はキャパシタ内において主として上部電極となるものである。
（１−ｈ）その後、このキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分（キャパシタ部を形成しない側の薄膜電子部品用セラミック基板裏面側もエッチングレジストにより保護した）にエッチングレジスト(9)を形成した。
（１−ｉ）次いで、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った後、エッチングレジスト(9)を除去した。
（１−ｇ）次いで、パターンニングされたキャパシタ用誘電体層(6)の表面に、０．２μｍの白金からなるキャパシタ用導体層(8)をスパッタリングにより形成した。このキャパシタ用導体層(8)はキャパシタ内において主として上部電極となるものである。
（１−ｈ）その後、このキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分（キャパシタ部を形成しない側の薄膜電子部品用セラミック基板裏面側もエッチングレジストにより保護した）にエッチングレジスト(9)を形成した。
（１−ｉ）次いで、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った後、エッチングレジスト(9)を除去した。
（１−ｊ）その後、ソルダーレジスト層(10)を形成した。
（１−ｋ）次いで、ソルダーレジスト層(10)のパターンニングを行った（このパターンニングによりビア導体の表面を表出させた）。
（１−ｌ）その後、上記（１−ｋ）で表出されたビア導体(21)の表面に、無電解めっき法により、ニッケル−金めっき層(11)を形成した。
（１−ｍ）次いで、上記（１−ｌ）で形成されたニッケル−金めっき層(11)の表面にハンダボール(12)を形成して、薄膜キャパシタ(100)を得た。
（１−ｋ）次いで、ソルダーレジスト層(10)のパターンニングを行った（このパターンニングによりビア導体の表面を表出させた）。
（１−ｌ）その後、上記（１−ｋ）で表出されたビア導体(21)の表面に、無電解めっき法により、ニッケル−金めっき層(11)を形成した。
（１−ｍ）次いで、上記（１−ｌ）で形成されたニッケル−金めっき層(11)の表面にハンダボール(12)を形成して、薄膜キャパシタ(100)を得た。
［４］薄膜電子部品の作製２（薄膜キャパシタの作製２）
以下、図１１〜１６を用いて上記［３］と異なる薄膜電子部品(101)の作製（薄膜キャパシタの作製）について説明する。但し、図１１は図１２へ、図１２は図１３へ、図１３は図１４へ、図１４は図１５へ、図１５は図１６へ、各々続く工程である。
以下、図１１〜１６を用いて上記［３］と異なる薄膜電子部品(101)の作製（薄膜キャパシタの作製）について説明する。但し、図１１は図１２へ、図１２は図１３へ、図１３は図１４へ、図１４は図１５へ、図１５は図１６へ、各々続く工程である。
（１）ガラス層形成工程
上記［２］（１）と同様にして得た基部用セラミック基板｛素基板(2')｝の表裏両面に、上記［１］（２）と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、表裏面側とも、乾燥厚さが２５０μｍであるガラスペースト層(31)を形成した。その後、このガラスペースト層(31)を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼付けてガラス化し、厚さ１００μｍのガラス層(32)を形成した。
上記［２］（１）と同様にして得た基部用セラミック基板｛素基板(2')｝の表裏両面に、上記［１］（２）と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、表裏面側とも、乾燥厚さが２５０μｍであるガラスペースト層(31)を形成した。その後、このガラスペースト層(31)を、Ｎ２−Ｈ２−Ｈ２Ｏからなる非酸化性雰囲気中１０００℃で焼付けてガラス化し、厚さ１００μｍのガラス層(32)を形成した。
（２）加熱加圧処理工程
上記［１］（２）と同様にしてＨＩＰ処理して混合層(33)を形成し、基部用セラミック基板(2)とした。
上記［１］（２）と同様にしてＨＩＰ処理して混合層(33)を形成し、基部用セラミック基板(2)とした。
（３）平坦化研磨工程
その後、上記［１］（２）と同様に表面側のみの平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下の混合層(33)を備える薄膜電子部品用セラミック基板(1)を得た。
その後、上記［１］（２）と同様に表面側のみの平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さＲａ０．０１μｍ以下且つＲｙ０．２μｍ以下の混合層(33)を備える薄膜電子部品用セラミック基板(1)を得た。
（４）キャパシタ用導体層のパターンニング用レジスト層形成工程
上記（３）までに得られた薄膜電子部品用セラミック基板(1)の表面に、感光性レジストをスピンコーティングし、その後、パターンニングして、キャパシタ用導体層のパターンニング用のフォトレジスト層(51)を形成した。
上記（３）までに得られた薄膜電子部品用セラミック基板(1)の表面に、感光性レジストをスピンコーティングし、その後、パターンニングして、キャパシタ用導体層のパターンニング用のフォトレジスト層(51)を形成した。
（５）キャパシタ用導体層形成工程
上記（４）で得られた薄膜電子部品用セラミック基板(1)の表面側に、０．０２μｍのタンタルからなるキャパシタ用導体下層(4b)をスパッタリングにより形成した。その後、０．２μｍの白金からなるキャパシタ用導体上層(4a)をスパッタリングにより形成した。即ち、キャパシタ用導体層(4)は、キャパシタ用導体下層(4b)とキャパシタ用導体上層(4a)とからなる。
上記（４）で得られた薄膜電子部品用セラミック基板(1)の表面側に、０．０２μｍのタンタルからなるキャパシタ用導体下層(4b)をスパッタリングにより形成した。その後、０．２μｍの白金からなるキャパシタ用導体上層(4a)をスパッタリングにより形成した。即ち、キャパシタ用導体層(4)は、キャパシタ用導体下層(4b)とキャパシタ用導体上層(4a)とからなる。
（６）フォトレジスト層除去工程
上記（５）を行った後に不要となったフォトレジスト層(51)を剥離液で完全に除去した。
上記（５）を行った後に不要となったフォトレジスト層(51)を剥離液で完全に除去した。
（７）ＳｉＯ２層形成工程
上記（６）でパターンニングされたキャパシタ用導体層上に、ＳｉＯ２層(13)をプラズマＣＶＤ法を用いて層状に形成した。
上記（６）でパターンニングされたキャパシタ用導体層上に、ＳｉＯ２層(13)をプラズマＣＶＤ法を用いて層状に形成した。
（８）キャパシタ用導体層形成工程
上記（５）と同様にして、タンタルからなるキャパシタ用導体下層(8b)と、白金からなるキャパシタ用導体上層(8a)とからなるキャパシタ用導体層(8)を形成した。
上記（５）と同様にして、タンタルからなるキャパシタ用導体下層(8b)と、白金からなるキャパシタ用導体上層(8a)とからなるキャパシタ用導体層(8)を形成した。
（９）キャパシタ用導体層のパターンニング用レジスト層形成工程
上記（８）で形成されたキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(9)を形成した。
上記（８）で形成されたキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(9)を形成した。
（１０）キャパシタ用導体層のパターンニング工程
上記（９）で形成されたキャパシタ用導体層(8)を、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った。
上記（９）で形成されたキャパシタ用導体層(8)を、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った。
（１１）キャパシタ用導体層のパターンニング用レジスト層除去工程
上記（１０）で用いたエッチングレジスト(9)を除去した。
上記（１０）で用いたエッチングレジスト(9)を除去した。
（１２）キャパシタ用誘電体層の形成
チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(8)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
チタンイソプロポキシドと、ストロンチウム−ｎ−ブトキシドと、金属バリウムとを２−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(8)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、７００℃で熱処理を行い、厚さ０．２μｍのキャパシタ用誘電体層(6)を得た。
（１３）ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング用レジスト層形成工程
上記（７）で得られたＳｉＯ２層(13)及び上記（１２）で得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
上記（７）で得られたＳｉＯ２層(13)及び上記（１２）で得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。
（１４）ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング
バッファードフッ酸を用いてＳｉＯ２層(13)及びキャパシタ用誘電体層(6)をエッチングして、各々の層のパターンニングを行った。尚、このパターンニング工程はイオンミリング法にて行うこともできる。
バッファードフッ酸を用いてＳｉＯ２層(13)及びキャパシタ用誘電体層(6)をエッチングして、各々の層のパターンニングを行った。尚、このパターンニング工程はイオンミリング法にて行うこともできる。
（１５）ＳｉＯ２層及びキャパシタ用誘電体層のパターンニング用レジスト層除去工程
上記（１４）を経た後に、ＳｉＯ２層及びキャパシタ用誘電体層のエッチングレジスト(7)を除去した。
上記（１４）を経た後に、ＳｉＯ２層及びキャパシタ用誘電体層のエッチングレジスト(7)を除去した。
（１６）キャパシタ用誘電体層形成用のレジスト層形成工程
上記（１５）を経た薄膜電子部品用セラミック基板(1)の表面側に後述するキャパシタ用導体層(14)の形成を要しない部分を保護するためのレジスト層(15)を形成した。
上記（１５）を経た薄膜電子部品用セラミック基板(1)の表面側に後述するキャパシタ用導体層(14)の形成を要しない部分を保護するためのレジスト層(15)を形成した。
（１７）キャパシタ用導体層形成工程
上記（１６）を経た薄膜電子部品用セラミック基板(1)の表面側に、白金からなるキャパシタ用導体上層(14)を形成した。
上記（１６）を経た薄膜電子部品用セラミック基板(1)の表面側に、白金からなるキャパシタ用導体上層(14)を形成した。
（１８）キャパシタ用導体層形成用のレジスト層除去工程
上記（１７）で用いたレジスト層(15)を除去することで、キャパシタ用導体層(14)のパターンニングを行った。
上記（１７）で用いたレジスト層(15)を除去することで、キャパシタ用導体層(14)のパターンニングを行った。
（１９）裏面側グレーズ層除去工程
表面側の薄膜積層部を保護テープにて保護した後（図示しない）、上記（２）で形成された裏面側のグレーズ層(34)を上記（３）と同様にして研磨を行って除去し、緻密ガラスセラミック混合層(33)を表出させると共に、裏面側表面から配線パターン(21)を露出させた。
表面側の薄膜積層部を保護テープにて保護した後（図示しない）、上記（２）で形成された裏面側のグレーズ層(34)を上記（３）と同様にして研磨を行って除去し、緻密ガラスセラミック混合層(33)を表出させると共に、裏面側表面から配線パターン(21)を露出させた。
（２０）ハンダボール接続パターン用のレジスト層形成
上記（１９）で得られた薄膜電子部品用セラミック基板(1)の裏面に、後述する裏面側のハンダボール(12)の接続性を向上させるためのハンダボール接続パターン(17)を形成するためのレジスト層(16)を形成した。
上記（１９）で得られた薄膜電子部品用セラミック基板(1)の裏面に、後述する裏面側のハンダボール(12)の接続性を向上させるためのハンダボール接続パターン(17)を形成するためのレジスト層(16)を形成した。
（２１）ハンダボール接続パターン形成工程
上記（２０）を経た薄膜電子部品用セラミック基板(1)の裏面側にスパッタリングにより、白金からなるハンダボール接続パターン(17)を堆積した。
上記（２０）を経た薄膜電子部品用セラミック基板(1)の裏面側にスパッタリングにより、白金からなるハンダボール接続パターン(17)を堆積した。
（２２）ハンダボール接続パターン用のレジスト層除去工程
上記（２１）を行った後に不要となったレジスト層(16)を溶剤で完全に除去した。
上記（２１）を行った後に不要となったレジスト層(16)を溶剤で完全に除去した。
（２３）ソルダーレジスト層形成工程
上記（１９）で形成した保護テープを剥離した後、上記（２２）を経た薄膜電子部品用基部用セラミック基板の表面側にハンダボールの形成を要する部分がパターンニングにより選択的に除去されたソルダーレジスト層(10)を形成した。
尚、裏面側においては、上記（１９）でグレーズ層(34)を研磨除去することで露出され、且つ、上記（２１）においてハンダボール接続パターン(17)で覆われなかった部位の緻密ガラスセラミック混合層(33)がソルダーレジストとして機能する。このため、表面側と同様なソルダーレジスト層を形成する必要がない。
上記（１９）で形成した保護テープを剥離した後、上記（２２）を経た薄膜電子部品用基部用セラミック基板の表面側にハンダボールの形成を要する部分がパターンニングにより選択的に除去されたソルダーレジスト層(10)を形成した。
尚、裏面側においては、上記（１９）でグレーズ層(34)を研磨除去することで露出され、且つ、上記（２１）においてハンダボール接続パターン(17)で覆われなかった部位の緻密ガラスセラミック混合層(33)がソルダーレジストとして機能する。このため、表面側と同様なソルダーレジスト層を形成する必要がない。
（２４）ハンダボール形成工程
上記（２３）を経た薄膜電子部品用基部用セラミック基板の表面側の上記レジスト層(10)が形成されていない部分と、裏面側のハンダボール接続パターン(17)表面とに、各々ハンダボール(12)を形成して、薄膜キャパシタ(101)を得た。
上記（２３）を経た薄膜電子部品用基部用セラミック基板の表面側の上記レジスト層(10)が形成されていない部分と、裏面側のハンダボール接続パターン(17)表面とに、各々ハンダボール(12)を形成して、薄膜キャパシタ(101)を得た。
本発明は電子部品関連分野において広く利用できる。本発明の薄膜電子部品用セラミック基板は、薄膜電子部品（薄膜キャパシタ等）を備えるあらゆる基板として利用され、特に、配線内蔵基板のコンデンサに好適である。また、本発明の薄膜電子部品は、これらの薄膜キャパシタ及び薄膜キャパシタを備える配線基板等として好適に利用される。
1；薄膜電子部品用セラミック基板、2；基部用セラミック基板、2'；素基板、21；配線パターン（ビア導体）、22；ポア、31；ガラスペースト層、32；ガラス層、321；ボイド（ポア）、33；緻密ガラスセラミック混合層、34；グレーズ層、100；薄膜キャパシタ（薄膜電子部品）、4；キャパシタ用導体層、4a；キャパシタ用導体上層、4b；キャパシタ用導体下層、5；エッチングレジスト（導体層用）、51；フォトレジスト層（導体用）、6；キャパシタ用誘電体層（誘電体原料）、7；エッチングレジスト（誘電体層用）、8；キャパシタ用導体層、8a；キャパシタ用導体上層、8b；キャパシタ用導体下層、9；エッチングレジスト（導体層用）、10；ソルダーレジスト層、11；ニッケル−金めっき層、12；ハンダボール、13；ＳｉＯ２層、14；キャパシタ用導体層、15及び16；レジスト層、17；ハンダボール接続パターン。
Claims (9)
- 基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して該基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成し、平坦化研磨により該緻密ガラスセラミック混合層を表出させてなる薄膜電子部品用セラミック基板であって、
上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする薄膜電子部品用セラミック基板。 - 上記ガラス層を構成するガラスは、軟化点が７５０℃以上である請求項１に記載の薄膜電子部品用セラミック基板。
- 上記ガラス層を構成するガラスは、屈伏点が７００℃以上である請求項１又は２に記載の薄膜電子部品用セラミック基板。
- 上記ガラス層を構成するガラスは、Ｓｉ、Ａｌ、Ｂ、Ｃａ及びＯを主成分とする請求項１乃至３のうちのいずれかに記載の薄膜電子部品用セラミック基板。
- 配線パターンを内部に備える請求項１乃至４のうちのいずれかに記載の薄膜電子部品用セラミック基板。
- 上記緻密ガラスセラミック混合層は、ポアを有さないものである請求項１乃至５のうちのいずれかに記載の薄膜電子部品用セラミック基板。
- 請求項１乃至６のうちのいずれに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
- 上記薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、該キャパシタ部は、対向する２層の該キャパシタ用導体層間に該キャパシタ用誘電体層が配置されるように、該キャパシタ用導体層と該キャパシタ用誘電体層とが交互に積層されてなる請求項７に記載の薄膜電子部品。
- 表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にガラス層を形成するガラス層形成工程と、
該ガラス層に加熱加圧処理を施し、該基部用セラミック基板の表面部にガラスが拡散されてなる緻密ガラスセラミック混合層を形成する加熱加圧処理工程と、
平坦に研磨しながら該緻密ガラスセラミック混合層及び該内部配線パターンを露出させる平坦化研磨工程と、をこの順に備え、
上記加熱加圧処理は、等方加圧により７００℃以上且つ１ＭＰａ以上で行い、
上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有されない、
又は、上記基部用セラミック基板の上記緻密ガラスセラミック混合層を除く残部には、ガラスが含有され、且つ、該残部に含有されるガラス量は、上記緻密ガラスセラミック混合層に含有されるガラス量より少ないことを特徴とする薄膜電子部品用セラミック基板の製造方法。
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