JPH05175353A - 半導体チップキャリアおよびその製造方法 - Google Patents
半導体チップキャリアおよびその製造方法Info
- Publication number
- JPH05175353A JPH05175353A JP34271891A JP34271891A JPH05175353A JP H05175353 A JPH05175353 A JP H05175353A JP 34271891 A JP34271891 A JP 34271891A JP 34271891 A JP34271891 A JP 34271891A JP H05175353 A JPH05175353 A JP H05175353A
- Authority
- JP
- Japan
- Prior art keywords
- film
- ceramic
- semiconductor chip
- chip carrier
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】チップキャリアは内部に導体２をもち、スルー
ホール導体によって半導体チップ１とモジュール基板１
３が接続される。チップキャリアの一方の表面には、セ
ラミックス表面の凹凸を緩和する平坦化膜５とスルーホ
ール導体の位置ずれを補正するための整合層４が形成さ
れ、コンデンサは下部電極６上に絶縁物７と誘電体膜８
を形成し、熱処理した後上部電極９を被着する。コンデ
ンサ形成後は表面に保護膜１０を被着する。絶縁物，誘
電体膜や保護膜等の一部には半導体チップとの接続のた
めのスルーホール導体が形成されている。 【効果】大幅に誤動作が少なくなり、薄膜の段切れを防
止することができる。
ホール導体によって半導体チップ１とモジュール基板１
３が接続される。チップキャリアの一方の表面には、セ
ラミックス表面の凹凸を緩和する平坦化膜５とスルーホ
ール導体の位置ずれを補正するための整合層４が形成さ
れ、コンデンサは下部電極６上に絶縁物７と誘電体膜８
を形成し、熱処理した後上部電極９を被着する。コンデ
ンサ形成後は表面に保護膜１０を被着する。絶縁物，誘
電体膜や保護膜等の一部には半導体チップとの接続のた
めのスルーホール導体が形成されている。 【効果】大幅に誤動作が少なくなり、薄膜の段切れを防
止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ等半導体チップ
を搭載するためのチップキャリアであって、ＬＳＩ等半
導体チップ動作時に生じる電源ノイズをＬＳＩ等半導体
チップを搭載する基板側の表面に形成されたコンデンサ
で吸収し、誤動作を減少せしめることを目的とした上記
ＬＳＩチップ等半導体装置を搭載用のチップキャリア及
びそれらの製造方法に関する。
を搭載するためのチップキャリアであって、ＬＳＩ等半
導体チップ動作時に生じる電源ノイズをＬＳＩ等半導体
チップを搭載する基板側の表面に形成されたコンデンサ
で吸収し、誤動作を減少せしめることを目的とした上記
ＬＳＩチップ等半導体装置を搭載用のチップキャリア及
びそれらの製造方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ等半導体チップを搭載する
ためのセラミックスあるいはプラスチックス基板は、微
細な半導体チップ内にある信号ラインや電源ラインを接
続外部回路に拡大接続すること、半導体チップの動作時
に生じる熱を吸収し、外部に放出すること、あるいは、
機械的強度を向上させ衝撃等による破壊から半導体チッ
プを保護する目的等に使用されている。
ためのセラミックスあるいはプラスチックス基板は、微
細な半導体チップ内にある信号ラインや電源ラインを接
続外部回路に拡大接続すること、半導体チップの動作時
に生じる熱を吸収し、外部に放出すること、あるいは、
機械的強度を向上させ衝撃等による破壊から半導体チッ
プを保護する目的等に使用されている。
【０００３】一方、計算機の演算速度が高速化すること
によりＬＳＩ等半導体チップの電源ラインからのノイズ
が、ＬＳＩ等半導体チップの誤動作の面から無視できな
くなりつつある。これらのノイズは、ＬＳＩ等半導体チ
ップに近い位置にコンデンサを置くことで低減できる。
例えば、ＬＳＩ等半導体チップ内の電源ラインの近くに
コンデンサを置くことがその特性上最も有利であるが、
この構造ではＬＳＩ等半導体チップサイズが大きくなる
ことやＬＳＩ等半導体チップの製造プロセスをより煩雑
にすることで好ましくない。この問題を改善するには、
ＬＳＩ等半導体チップを搭載すべきチップキャリア内に
コンデンサを搭載した構造がよい。チップキャリア内に
コンデンサが形成された例としては、特開平2−276287
号公報があげられる。ここで開示されているのはセラミ
ックス基板内部にコンデンサを埋め込んだ構造で、誘電
体及び電極等は基板内部に埋め込まれている。この構造
の欠点は、容量調整を目的とするトリミングが困難で
高精度のコンデンサが得られない。更にはコンデンサ
が形成されている位置が接続されるＬＳＩ等半導体チッ
プより遠くなるためノイズ削減効果が小さいこと等があ
げられる。
によりＬＳＩ等半導体チップの電源ラインからのノイズ
が、ＬＳＩ等半導体チップの誤動作の面から無視できな
くなりつつある。これらのノイズは、ＬＳＩ等半導体チ
ップに近い位置にコンデンサを置くことで低減できる。
例えば、ＬＳＩ等半導体チップ内の電源ラインの近くに
コンデンサを置くことがその特性上最も有利であるが、
この構造ではＬＳＩ等半導体チップサイズが大きくなる
ことやＬＳＩ等半導体チップの製造プロセスをより煩雑
にすることで好ましくない。この問題を改善するには、
ＬＳＩ等半導体チップを搭載すべきチップキャリア内に
コンデンサを搭載した構造がよい。チップキャリア内に
コンデンサが形成された例としては、特開平2−276287
号公報があげられる。ここで開示されているのはセラミ
ックス基板内部にコンデンサを埋め込んだ構造で、誘電
体及び電極等は基板内部に埋め込まれている。この構造
の欠点は、容量調整を目的とするトリミングが困難で
高精度のコンデンサが得られない。更にはコンデンサ
が形成されている位置が接続されるＬＳＩ等半導体チッ
プより遠くなるためノイズ削減効果が小さいこと等があ
げられる。
【０００４】セラミックス基板表面にコンデンサを形成
した例に、特開昭56−58295 号公報があげられる。これ
らは、セラミックス基板表面に下部電極，誘電体，上部
電極となるペースト材料を、スクリーン印刷法でパター
ン化したあと焼結して得る。ただし、この場合は厚膜の
ＣＲ回路又はチップコンデンサの例であり、本発明のよ
うにコンデンサ内部を貫通するようなスルーホール導体
が形成されておらず、また、コンデンサ上に半導体チッ
プが直接搭載されるような構造とは異なる。
した例に、特開昭56−58295 号公報があげられる。これ
らは、セラミックス基板表面に下部電極，誘電体，上部
電極となるペースト材料を、スクリーン印刷法でパター
ン化したあと焼結して得る。ただし、この場合は厚膜の
ＣＲ回路又はチップコンデンサの例であり、本発明のよ
うにコンデンサ内部を貫通するようなスルーホール導体
が形成されておらず、また、コンデンサ上に半導体チッ
プが直接搭載されるような構造とは異なる。
【０００５】一方、本発明なるＬＳＩ等半導体チップを
搭載するチップキャリアはＬＳＩ等半導体チップに組み
込まれた電源，信号等の各端子をその他の電子回路に拡
大接続するためのモジュール基板に中継するための基板
で、チップキャリア内には両主表面を電気的に貫通する
スルーホール導体が形成されている。しかし、セラミッ
クス基板表面に印刷法でコンデンサを得る前記特開昭56
−58295 号公報では、一方の電極を電気的に絶縁しなが
らコンデンサ内部を貫通するようなスルーホール導体を
形成することは、その精度からも期待できない。更に、
この方法で得たコンデンサ付きチップキャリアは表面の
段差が大きくなるため、その後のＬＳＩ等半導体チップ
接続に際しては、はんだ接続部分が長くなり、コンデン
サとLSI等半導体チップ間の距離が必然的に離れ、ノイ
ズ低減のためのコンデンサ挿入の効果が半減する。従っ
て、コンデンサの構造は、全ての製造プロセス終了後の
表面が平滑である無機又は有機の薄膜材料であることが
望ましい。しかし、薄膜コンデンサを焼結体であるセラ
ミックス表面上に直接構築していくことは困難である。
なぜならば、セラミックス材料は焼結体であるため、そ
の基板表面は結晶粒界やボイド等のため凹凸であること
や、また、スルーホールの位置がセラミックス焼結時の
収縮率のばらつきにより異なる等の問題がある。セラミ
ックス基板表面の凹凸はたとえ鏡面状に研磨しても、セ
ラミックス中に存在する結晶粒界やボイドのため表面に
１０μｍ程度の孔が残る。特に、スルーホール導体が同
時焼結されている本発明使用のセラミックス基板の場合
には、焼結状態が通常のセラミックス基板に比べて悪い
ため、表面状態が著しく荒れているようである。これら
を改善した基板は、セラミックスの表面をガラスでコー
ティングしたグレーズド基板がある。ただし、この場合
は本発明で実施されているようなスルーホール導体の設
置が考慮されていない。従って、この手法を本発明に適
用する場合には、スルーホール部分のガラス膜を除去
し、溝となった部分にめっき等で金属物質を埋め、導体
部分を補充してやる必要がある。ただし、この方法によ
って外観上理想的な基板ができたとしても、ガラス膜形
成時スルーホール導体が酸化やガラス膜の浸入によって
導体抵抗が増加するなど新たな欠点が生じている。
搭載するチップキャリアはＬＳＩ等半導体チップに組み
込まれた電源，信号等の各端子をその他の電子回路に拡
大接続するためのモジュール基板に中継するための基板
で、チップキャリア内には両主表面を電気的に貫通する
スルーホール導体が形成されている。しかし、セラミッ
クス基板表面に印刷法でコンデンサを得る前記特開昭56
−58295 号公報では、一方の電極を電気的に絶縁しなが
らコンデンサ内部を貫通するようなスルーホール導体を
形成することは、その精度からも期待できない。更に、
この方法で得たコンデンサ付きチップキャリアは表面の
段差が大きくなるため、その後のＬＳＩ等半導体チップ
接続に際しては、はんだ接続部分が長くなり、コンデン
サとLSI等半導体チップ間の距離が必然的に離れ、ノイ
ズ低減のためのコンデンサ挿入の効果が半減する。従っ
て、コンデンサの構造は、全ての製造プロセス終了後の
表面が平滑である無機又は有機の薄膜材料であることが
望ましい。しかし、薄膜コンデンサを焼結体であるセラ
ミックス表面上に直接構築していくことは困難である。
なぜならば、セラミックス材料は焼結体であるため、そ
の基板表面は結晶粒界やボイド等のため凹凸であること
や、また、スルーホールの位置がセラミックス焼結時の
収縮率のばらつきにより異なる等の問題がある。セラミ
ックス基板表面の凹凸はたとえ鏡面状に研磨しても、セ
ラミックス中に存在する結晶粒界やボイドのため表面に
１０μｍ程度の孔が残る。特に、スルーホール導体が同
時焼結されている本発明使用のセラミックス基板の場合
には、焼結状態が通常のセラミックス基板に比べて悪い
ため、表面状態が著しく荒れているようである。これら
を改善した基板は、セラミックスの表面をガラスでコー
ティングしたグレーズド基板がある。ただし、この場合
は本発明で実施されているようなスルーホール導体の設
置が考慮されていない。従って、この手法を本発明に適
用する場合には、スルーホール部分のガラス膜を除去
し、溝となった部分にめっき等で金属物質を埋め、導体
部分を補充してやる必要がある。ただし、この方法によ
って外観上理想的な基板ができたとしても、ガラス膜形
成時スルーホール導体が酸化やガラス膜の浸入によって
導体抵抗が増加するなど新たな欠点が生じている。
【０００６】次に、スルーホール導体を備えたセラミッ
クス基板の収縮率のばらつき、特に、本発明で最も重要
なセラミックス基板に作製するスルーホール導体の位置
に関する状況を本発明の図１で言及する。本発明はチッ
プキャリヤの表面にノイズ低減のためのコンデンサを搭
載することであり、このコンデンサ中には本来搭載すべ
きＬＳＩ等半導体装置の信号あるいは電源供給用の貫通
するスルーホール導体を配置することが要求される。従
って、コンデンサ中にあるスルーホール導体とセラミッ
クス基板の内部に形成されたスルーホール導体との位置
は合致すべきものである。しかし、これまでに述べてい
るようにセラミックス基板内部に形成されたスルーホー
ル導体の位置は、セラミックス焼結後の収縮率がばらつ
くことにより一定しない。従って、大きなセラミックス
基板ほど薄膜プロセスとの整合性が悪くなる。そこで、
本発明では、セラミックス基板の収縮率が多少ばらつい
てもその後の薄膜プロセスとの整合がとれるように、セ
ラミックス基板と薄膜プロセスとの間に整合層を形成す
ることにした。つまり、これまで述べたようにセラミッ
クス基板表面には平坦化のためのポリイミド系樹脂が
二，三層コーティングされる。整合層は、このポリイミ
ド系樹脂層を利用すればよい。先ず、セラミックス基板
表面にあるスルーホール部分にスルーホール導体本来の
径よりもやや大きな金属膜を形成し、この上をポリイミ
ド系樹脂でコーティングする。ついで、この樹脂にスル
ーホールを形成する。このスルーホールの位置は、セラ
ミックス基板表面に形成した金属膜の範囲内で、かつ、
薄膜プロセスにあるスルーホール位置に近い部分とす
る。ただし、一層ではセラミックス基板表面にあるスル
ーホール位置と薄膜プロセスで用いるスルーホール位置
とが合致しないので、これを繰り返して、徐々に薄膜プ
ロセスにあるスルーホール位置に近付けることが重要で
ある。
クス基板の収縮率のばらつき、特に、本発明で最も重要
なセラミックス基板に作製するスルーホール導体の位置
に関する状況を本発明の図１で言及する。本発明はチッ
プキャリヤの表面にノイズ低減のためのコンデンサを搭
載することであり、このコンデンサ中には本来搭載すべ
きＬＳＩ等半導体装置の信号あるいは電源供給用の貫通
するスルーホール導体を配置することが要求される。従
って、コンデンサ中にあるスルーホール導体とセラミッ
クス基板の内部に形成されたスルーホール導体との位置
は合致すべきものである。しかし、これまでに述べてい
るようにセラミックス基板内部に形成されたスルーホー
ル導体の位置は、セラミックス焼結後の収縮率がばらつ
くことにより一定しない。従って、大きなセラミックス
基板ほど薄膜プロセスとの整合性が悪くなる。そこで、
本発明では、セラミックス基板の収縮率が多少ばらつい
てもその後の薄膜プロセスとの整合がとれるように、セ
ラミックス基板と薄膜プロセスとの間に整合層を形成す
ることにした。つまり、これまで述べたようにセラミッ
クス基板表面には平坦化のためのポリイミド系樹脂が
二，三層コーティングされる。整合層は、このポリイミ
ド系樹脂層を利用すればよい。先ず、セラミックス基板
表面にあるスルーホール部分にスルーホール導体本来の
径よりもやや大きな金属膜を形成し、この上をポリイミ
ド系樹脂でコーティングする。ついで、この樹脂にスル
ーホールを形成する。このスルーホールの位置は、セラ
ミックス基板表面に形成した金属膜の範囲内で、かつ、
薄膜プロセスにあるスルーホール位置に近い部分とす
る。ただし、一層ではセラミックス基板表面にあるスル
ーホール位置と薄膜プロセスで用いるスルーホール位置
とが合致しないので、これを繰り返して、徐々に薄膜プ
ロセスにあるスルーホール位置に近付けることが重要で
ある。
【０００７】一方、コンデンサ用誘電材料にはＳｉ
Ｏ2，ＴｉＯ2，Ｔａ2Ｏ5，Ａｌ2Ｏ3とそれらの複合酸化
物あるいはＭｎＯ2等との二層膜や強誘電体のＢａＴｉ
Ｏ3，ＳｒＴｉＯ3 等の無機薄膜、さらにはポリイミド
系及びスチロール系の有機薄膜等が挙げられる。これら
の中で無機薄膜の形成方法としては、(１)特開昭61−24
7065 号公報や特開昭49−111149 号公報で開示されてい
るように、スパッタリング法等でセラミックス表面に金
属膜を形成し、この膜の一部を陽極酸化や熱酸化で誘電
体膜を得る方法と、(２)特公昭51−13213 号や特開平2
−65111号公報で開示しているように酸素を添加したプ
ラズマ中ＲＦスパッタリング法で直接Ｔａ2Ｏ5やＢａＴ
ｉＯ3 膜を得る方法あるいは(３)ＣＶＤやゾル−ゲル法
等があげられる。(１)は、下部電極として作用するＴ
ｉ、Ｔａの表面を陽極酸化して誘電体膜とするものであ
るが、陽極酸化後の残部、つまり、電極としてのＴｉや
Ｔａは高抵抗の材料であるため導体抵抗が高くなり、高
い周波数領域で使用することを目的とする本発明のコン
デンサには不具合が生じている。また、(２)及び(３)は
良導体のＡｌを下地電極とし、この電極上にＲＦスパッ
タリング、ＣＶＤあるいはゾル−ゲル法等で、直接、Ｔ
ａ2Ｏ5膜等を得る方法であり、本発明に最も近い構造で
あるが、誘電体膜として得られる膜の全てが、必ずしも
目的とする化学量論比のＴａ2Ｏ5等の酸化物になってい
るとはいえず、酸素量の少ないＴａＯやＴa2Ｏあるいは
ＴａＯ2 等が混在したり、粒界やピンホールの存在によ
り耐圧にばらつきが生じる欠点があった。これらの欠点
は、誘電体膜形成後に熱処理して安定化することにより
取り除くことも考えられるが、下地電極のＡｌが誘電体
膜中に拡散するという問題が生じ、必ずしも耐圧ばらつ
き制御の効果が得られていなかった。
Ｏ2，ＴｉＯ2，Ｔａ2Ｏ5，Ａｌ2Ｏ3とそれらの複合酸化
物あるいはＭｎＯ2等との二層膜や強誘電体のＢａＴｉ
Ｏ3，ＳｒＴｉＯ3 等の無機薄膜、さらにはポリイミド
系及びスチロール系の有機薄膜等が挙げられる。これら
の中で無機薄膜の形成方法としては、(１)特開昭61−24
7065 号公報や特開昭49−111149 号公報で開示されてい
るように、スパッタリング法等でセラミックス表面に金
属膜を形成し、この膜の一部を陽極酸化や熱酸化で誘電
体膜を得る方法と、(２)特公昭51−13213 号や特開平2
−65111号公報で開示しているように酸素を添加したプ
ラズマ中ＲＦスパッタリング法で直接Ｔａ2Ｏ5やＢａＴ
ｉＯ3 膜を得る方法あるいは(３)ＣＶＤやゾル−ゲル法
等があげられる。(１)は、下部電極として作用するＴ
ｉ、Ｔａの表面を陽極酸化して誘電体膜とするものであ
るが、陽極酸化後の残部、つまり、電極としてのＴｉや
Ｔａは高抵抗の材料であるため導体抵抗が高くなり、高
い周波数領域で使用することを目的とする本発明のコン
デンサには不具合が生じている。また、(２)及び(３)は
良導体のＡｌを下地電極とし、この電極上にＲＦスパッ
タリング、ＣＶＤあるいはゾル−ゲル法等で、直接、Ｔ
ａ2Ｏ5膜等を得る方法であり、本発明に最も近い構造で
あるが、誘電体膜として得られる膜の全てが、必ずしも
目的とする化学量論比のＴａ2Ｏ5等の酸化物になってい
るとはいえず、酸素量の少ないＴａＯやＴa2Ｏあるいは
ＴａＯ2 等が混在したり、粒界やピンホールの存在によ
り耐圧にばらつきが生じる欠点があった。これらの欠点
は、誘電体膜形成後に熱処理して安定化することにより
取り除くことも考えられるが、下地電極のＡｌが誘電体
膜中に拡散するという問題が生じ、必ずしも耐圧ばらつ
き制御の効果が得られていなかった。
【０００８】
【発明が解決しようとする課題】ＬＳＩ等半導体チップ
を搭載するセラミックス製のチップキャリアの表面に形
成する本発明のコンデンサは、固有抵抗の小さな金属薄
膜で形成され、かつ、この材料は誘電体膜安定化のため
の熱処理によって成分の一部が誘電体膜中に拡散あるい
は反応しない材料を見出す必要がある。また、誘電体膜
はＴａ2Ｏ5，ＴｉＯ2，ＳｉＯ2，Ａｌ2Ｏ5，ＢａＴｉＯ
3，ＳｒＴｉＯ3等の金属酸化物薄膜あるいは有機物のポ
リイミド系薄膜であっても良いが、化学的にあるいは熱
的に不安定成分を残さないような物質であることが必要
がある。更に、薄膜コンデンサを搭載するセラミックス
の表面の粗さは、短絡や断線を防ぐ意味から、最大でも
１μｍ以内の平滑度を保証する必要があること、及び、
この表面に形成する薄膜パターンの製造プロセスとの整
合を図っていくことが必要となる。
を搭載するセラミックス製のチップキャリアの表面に形
成する本発明のコンデンサは、固有抵抗の小さな金属薄
膜で形成され、かつ、この材料は誘電体膜安定化のため
の熱処理によって成分の一部が誘電体膜中に拡散あるい
は反応しない材料を見出す必要がある。また、誘電体膜
はＴａ2Ｏ5，ＴｉＯ2，ＳｉＯ2，Ａｌ2Ｏ5，ＢａＴｉＯ
3，ＳｒＴｉＯ3等の金属酸化物薄膜あるいは有機物のポ
リイミド系薄膜であっても良いが、化学的にあるいは熱
的に不安定成分を残さないような物質であることが必要
がある。更に、薄膜コンデンサを搭載するセラミックス
の表面の粗さは、短絡や断線を防ぐ意味から、最大でも
１μｍ以内の平滑度を保証する必要があること、及び、
この表面に形成する薄膜パターンの製造プロセスとの整
合を図っていくことが必要となる。
【０００９】
【課題を解決するための手段】平滑なセラミックス表面
を得る第一の方法は、前記グレーズド化のほかに、近
年、半導体装置製造の分野で使用されているポリイミド
系の有機薄膜がある。この樹脂は耐熱温度が３５０℃以
上と高く、硬化後エッチング等の加工も容易であること
から、スルーホール溝等パターンニングが容易で、か
つ、チップ等の接続のためのはんだ付け作業で受ける温
度に対して絶縁特性劣化等の問題を受けにくいという利
点がある。しかし、この樹脂であっても前記したように
セラミックスの表面には、結晶粒界やボイドに起因する
空隙が存在するためこれらを埋め、かつ、平坦化するに
は前記ポリイミド系樹脂を厚く塗布する必要がある。た
だし、この場合は、その後ポリイミド系樹脂上に形成す
る前記誘電体膜等との熱膨張係数差や水分の浸入による
膜の膨潤を考慮する必要がある。ポリイミド系樹脂が誘
電体膜に比べ充分厚い場合、誘電体膜に破壊が生じ、所
望の特性が得られないという問題も見られる。従って、
前記ポリイミド系樹脂をできるだけ薄く仕上げる必要が
ある。ここではセラミックス表面の凹凸が０.１μｍ に
なるまで繰返しポリイミド系樹脂を塗布し、その後セラ
ミックスの表面からポリイミド系樹脂が１〜３μｍにな
るようにエッチングする手段を用いることにした。
を得る第一の方法は、前記グレーズド化のほかに、近
年、半導体装置製造の分野で使用されているポリイミド
系の有機薄膜がある。この樹脂は耐熱温度が３５０℃以
上と高く、硬化後エッチング等の加工も容易であること
から、スルーホール溝等パターンニングが容易で、か
つ、チップ等の接続のためのはんだ付け作業で受ける温
度に対して絶縁特性劣化等の問題を受けにくいという利
点がある。しかし、この樹脂であっても前記したように
セラミックスの表面には、結晶粒界やボイドに起因する
空隙が存在するためこれらを埋め、かつ、平坦化するに
は前記ポリイミド系樹脂を厚く塗布する必要がある。た
だし、この場合は、その後ポリイミド系樹脂上に形成す
る前記誘電体膜等との熱膨張係数差や水分の浸入による
膜の膨潤を考慮する必要がある。ポリイミド系樹脂が誘
電体膜に比べ充分厚い場合、誘電体膜に破壊が生じ、所
望の特性が得られないという問題も見られる。従って、
前記ポリイミド系樹脂をできるだけ薄く仕上げる必要が
ある。ここではセラミックス表面の凹凸が０.１μｍ に
なるまで繰返しポリイミド系樹脂を塗布し、その後セラ
ミックスの表面からポリイミド系樹脂が１〜３μｍにな
るようにエッチングする手段を用いることにした。
【００１０】第二の平坦化法は、セラミックス表面をガ
ラス膜で覆う方法があげられる。ただし、この方法の欠
点は、セラミックス表面にガラス膜を焼結する際、スル
ーホール中に埋め込まれたＭｏやＷが酸化するという点
である。そこで、ここではＡｌ，Ｔｉ，Ｔａ，Ｃｒ，Ａ
ｕあるいはＣｕ等の金属膜でＭｏやＷ導体部とその近く
のセラミックス部分を覆った後、全面にガラス膜を塗布
し焼結する。その後、ガラス膜が所望の厚さになるまで
研磨し、ＭｏやＷ導体部を覆ったＡｌ，Ｔｉ，Ｔａ，Ｃ
ｒあるいはＣｕ等の金属膜をエッチング除去し、その部
分をめっき膜で覆う方法を用いている。
ラス膜で覆う方法があげられる。ただし、この方法の欠
点は、セラミックス表面にガラス膜を焼結する際、スル
ーホール中に埋め込まれたＭｏやＷが酸化するという点
である。そこで、ここではＡｌ，Ｔｉ，Ｔａ，Ｃｒ，Ａ
ｕあるいはＣｕ等の金属膜でＭｏやＷ導体部とその近く
のセラミックス部分を覆った後、全面にガラス膜を塗布
し焼結する。その後、ガラス膜が所望の厚さになるまで
研磨し、ＭｏやＷ導体部を覆ったＡｌ，Ｔｉ，Ｔａ，Ｃ
ｒあるいはＣｕ等の金属膜をエッチング除去し、その部
分をめっき膜で覆う方法を用いている。
【００１１】セラミックス表面の平坦化のための第三の
方法は、セラミックスの表面を半導体表面のパッシベー
ション材に用いられているリンガラスで覆う方法であ
る。リンガラスは比較的低温で、かつ、簡便なＣＶＤ法
で形成でき、流動性が良好であるため、セラミックスの
表面等に存在する粒界層やボイド等の空隙部を埋めるに
好適な材料である。ただし、リンガラスは耐水性あるい
は耐薬品性に乏しいため、リンガラスの表面にＳｉＯ2
あるいはＳｉ3Ｎ4等の薄膜で覆う必要がある。
方法は、セラミックスの表面を半導体表面のパッシベー
ション材に用いられているリンガラスで覆う方法であ
る。リンガラスは比較的低温で、かつ、簡便なＣＶＤ法
で形成でき、流動性が良好であるため、セラミックスの
表面等に存在する粒界層やボイド等の空隙部を埋めるに
好適な材料である。ただし、リンガラスは耐水性あるい
は耐薬品性に乏しいため、リンガラスの表面にＳｉＯ2
あるいはＳｉ3Ｎ4等の薄膜で覆う必要がある。
【００１２】一方、誘電体材料についてみると金属箔の
陽極酸化，酸化物の直接スパッタ、あるいはＣＶＤ，ゾ
ル・ゲル法等で得たＴａ2Ｏ5，ＴｉＯ2，ＳｉＯ2，Ａｌ
2Ｏ3，ＢａＴｉＯ3，ＳｒＴｉＯ3等の誘電体膜は、熱酸
化して得られる金属酸化物に比べ酸素の割合が少ない成
分が混在する確立が高い。例えば、Ｔａ2Ｏ5中に低抵抗
のＴａＯ2 が微量混在した場合には誘電体特性が変化
し、絶縁特性が低下する等の問題が生じている。これら
は熱処理によって改善できるが、一方、熱処理によって
誘電体膜中へ下地電極金属が拡散するという問題が生じ
る。例えば、Ｔａ2Ｏ5の下地電極にＡｌを用いた試料で
は、ＡｌがＴａ2Ｏ5中に拡散して所定の絶縁特性が得ら
れないという問題が見られた。この下地電極金属の拡散
の防止は、電極と誘電体膜間に拡散を防止できるような
物質を挿入することで達成できる。ここでは、Ａｌ，Ｔ
ｉ，Ｓｉの酸化物を挿入することで対処した。例えば、
電極がＡｌで誘電体膜がＴａ2Ｏ5の組合せの場合、Ａｌ
表面層を熱処理等で酸化して、この上にＴａ2Ｏ5膜を形
成するか、ＡｌとＴａ膜を形成した後、Ｔａ膜の全てと
Ａｌの一部を陽極酸化して、その後熱処理する方法等で
ある。更には、Ａｌ表面上にＴｉＯ2あるいはＳｉＯ2等
拡散防止のための絶縁膜を直接形成した後、Ｔａ2Ｏ5膜
を形成し、これを熱処理する方法でも達成できる。
陽極酸化，酸化物の直接スパッタ、あるいはＣＶＤ，ゾ
ル・ゲル法等で得たＴａ2Ｏ5，ＴｉＯ2，ＳｉＯ2，Ａｌ
2Ｏ3，ＢａＴｉＯ3，ＳｒＴｉＯ3等の誘電体膜は、熱酸
化して得られる金属酸化物に比べ酸素の割合が少ない成
分が混在する確立が高い。例えば、Ｔａ2Ｏ5中に低抵抗
のＴａＯ2 が微量混在した場合には誘電体特性が変化
し、絶縁特性が低下する等の問題が生じている。これら
は熱処理によって改善できるが、一方、熱処理によって
誘電体膜中へ下地電極金属が拡散するという問題が生じ
る。例えば、Ｔａ2Ｏ5の下地電極にＡｌを用いた試料で
は、ＡｌがＴａ2Ｏ5中に拡散して所定の絶縁特性が得ら
れないという問題が見られた。この下地電極金属の拡散
の防止は、電極と誘電体膜間に拡散を防止できるような
物質を挿入することで達成できる。ここでは、Ａｌ，Ｔ
ｉ，Ｓｉの酸化物を挿入することで対処した。例えば、
電極がＡｌで誘電体膜がＴａ2Ｏ5の組合せの場合、Ａｌ
表面層を熱処理等で酸化して、この上にＴａ2Ｏ5膜を形
成するか、ＡｌとＴａ膜を形成した後、Ｔａ膜の全てと
Ａｌの一部を陽極酸化して、その後熱処理する方法等で
ある。更には、Ａｌ表面上にＴｉＯ2あるいはＳｉＯ2等
拡散防止のための絶縁膜を直接形成した後、Ｔａ2Ｏ5膜
を形成し、これを熱処理する方法でも達成できる。
【００１３】
【作用】本発明によれば、セラミックス製チップキャリ
アの表面を低粘度で流動性の高いポリイミド系樹脂又は
リンガラスを塗布して埋めるか、あるいは部分グレーズ
して平坦化し、かつ、下部電極表面上にＴｉＯ2，Ｓｉ
Ｏ2，Ａｌ2Ｏ5等の酸化膜を介し誘電体膜を形成した後
熱処理して電極金属の誘電体膜への拡散を防止すること
によって信頼性の高いコンデンサの搭載された半導体搭
載用マイクロチップキャリアを作製できる。
アの表面を低粘度で流動性の高いポリイミド系樹脂又は
リンガラスを塗布して埋めるか、あるいは部分グレーズ
して平坦化し、かつ、下部電極表面上にＴｉＯ2，Ｓｉ
Ｏ2，Ａｌ2Ｏ5等の酸化膜を介し誘電体膜を形成した後
熱処理して電極金属の誘電体膜への拡散を防止すること
によって信頼性の高いコンデンサの搭載された半導体搭
載用マイクロチップキャリアを作製できる。
【００１４】
【実施例】〈実施例１〉次に、本発明の実施例を図面に
よって説明する。図１は、ＬＳＩ等半導体チップ１が搭
載された本発明のチップキャリアの断面構造である。内
部にＭｏやＷ等のスルーホール導体２が配線されたセラ
ミックス焼結体３の導体表面２.１ とセラミックス表面
の一部に、Ａｌ又はＣｕあるいはＮｉを主成分とする整
合層４が形成されている。この整合層は、セラミックス
の収縮率のばらつきを保証する目的で形成されるもの
で、その後、ホトリソ工程をスムーズにするために露出
する導体の表面及びセラミックスの一部にかかるように
形成する。この膜を形成することによって、この部分の
凹凸を緩和でき、その後のホトリソプロセスをスムーズ
に展開する効果をもつ。この整合層はＡｌ等金属膜を導
体層を含むセラミックス焼結体全面に被着した後不要部
分を除去するか、導体層を含むセミックス表面の一部で
金属膜が必要な部分以外をホトレジストで覆いＮｉ，Ｃ
ｕ，Ａｕ等のめっき膜を積むことで形成できる。つま
り、整合層は導体層の表面形状の５〜３０％大きな薄膜
の層であれば良い。その後、整合層を含むセミックス表
面に平坦化のためのポリイミド系樹脂５を回転塗布し、
この樹脂の粘度が最も低下する温度、４０〜８０℃付近
で０.５〜１ 時間保持し、所望の温度まで昇温・保持し
て硬化させる。ついで、導体層部分のポリイミド系樹脂
をエッチングしてスルーホールを形成し、この導体部分
にＮｉ，Ｃｕ，Ａｕ等めっき導体２.２ で埋める。セラ
ミックス表面の平坦化と薄膜プロセスのマッチングに関
しては、この工程を繰り返すことで達成される。ここで
は、平坦化のための有機膜にポリイミド系樹脂を用いて
いるが、はんだ付け温度(３５０℃)に耐えられればその
他の樹脂でも良い。下部電極６は０.３〜２μｍ のＣｒ
・Ｎｉ／Ａｕ，Ｔｉ／Ｐｔ／Ａｕ，Ｔｉ／Ｐｄ／Ａｕ，
Ｃｒ／Ｃｕ／ＡｕあるいはＡｌやＡｌ・Ｓｉ等が選ばれ
るが、ＡｌやＡｌ・Ｓｉの場合誘電体膜の安定化処理の
際、Ａｌが誘電体膜中に拡散し絶縁特性を低下させる原
因ともなるため、その表面を熱酸化してＡｌ2Ｏ3にして
用いるかＴｉＯ2，ＳｉＯ2，Ａｌ2Ｏ3等の別種の絶縁物
７を被着した上に誘電体膜８を形成する。誘電体膜はＴ
ａ2Ｏ5，ＴｉＯ2，ＳiＯ2，Ａl2Ｏ3，ＢaＴiＯ3,ＳｒＴ
ｉＯ3 が選ばれるが、誘電体膜の製法によっては膜中に
酸素不足、つまり、酸素と金属成分の化学量論比が所望
の酸化物成分と異なる酸素不足の物質あるいは欠陥が混
在している場合が多く、絶縁特性不良となるため、これ
らを熱処理によって改善することが多い。例えば、スパ
ッタリングやＣＶＤあるいはゾル・ゲル法等によって得
たＴａ2Ｏ5誘電体膜には酸素量の少ないＴａＯ，ＴａＯ
2 あるいはＴａ2Ｏ やピンホールが存在するようであ
る。従って、これらを所望のＴａ2Ｏ5に近付けるために
は酸化雰囲気中で熱処理する必要がある。なお、９は上
部電極、１０は保護膜、１１ははんだ電極、１２ははん
だ、１３はモジュール基板である。また、本発明で用い
たセラミックス基板は、主にムライトであるがアルミナ
であってもガラス基板であってもよい。
よって説明する。図１は、ＬＳＩ等半導体チップ１が搭
載された本発明のチップキャリアの断面構造である。内
部にＭｏやＷ等のスルーホール導体２が配線されたセラ
ミックス焼結体３の導体表面２.１ とセラミックス表面
の一部に、Ａｌ又はＣｕあるいはＮｉを主成分とする整
合層４が形成されている。この整合層は、セラミックス
の収縮率のばらつきを保証する目的で形成されるもの
で、その後、ホトリソ工程をスムーズにするために露出
する導体の表面及びセラミックスの一部にかかるように
形成する。この膜を形成することによって、この部分の
凹凸を緩和でき、その後のホトリソプロセスをスムーズ
に展開する効果をもつ。この整合層はＡｌ等金属膜を導
体層を含むセラミックス焼結体全面に被着した後不要部
分を除去するか、導体層を含むセミックス表面の一部で
金属膜が必要な部分以外をホトレジストで覆いＮｉ，Ｃ
ｕ，Ａｕ等のめっき膜を積むことで形成できる。つま
り、整合層は導体層の表面形状の５〜３０％大きな薄膜
の層であれば良い。その後、整合層を含むセミックス表
面に平坦化のためのポリイミド系樹脂５を回転塗布し、
この樹脂の粘度が最も低下する温度、４０〜８０℃付近
で０.５〜１ 時間保持し、所望の温度まで昇温・保持し
て硬化させる。ついで、導体層部分のポリイミド系樹脂
をエッチングしてスルーホールを形成し、この導体部分
にＮｉ，Ｃｕ，Ａｕ等めっき導体２.２ で埋める。セラ
ミックス表面の平坦化と薄膜プロセスのマッチングに関
しては、この工程を繰り返すことで達成される。ここで
は、平坦化のための有機膜にポリイミド系樹脂を用いて
いるが、はんだ付け温度(３５０℃)に耐えられればその
他の樹脂でも良い。下部電極６は０.３〜２μｍ のＣｒ
・Ｎｉ／Ａｕ，Ｔｉ／Ｐｔ／Ａｕ，Ｔｉ／Ｐｄ／Ａｕ，
Ｃｒ／Ｃｕ／ＡｕあるいはＡｌやＡｌ・Ｓｉ等が選ばれ
るが、ＡｌやＡｌ・Ｓｉの場合誘電体膜の安定化処理の
際、Ａｌが誘電体膜中に拡散し絶縁特性を低下させる原
因ともなるため、その表面を熱酸化してＡｌ2Ｏ3にして
用いるかＴｉＯ2，ＳｉＯ2，Ａｌ2Ｏ3等の別種の絶縁物
７を被着した上に誘電体膜８を形成する。誘電体膜はＴ
ａ2Ｏ5，ＴｉＯ2，ＳiＯ2，Ａl2Ｏ3，ＢaＴiＯ3,ＳｒＴ
ｉＯ3 が選ばれるが、誘電体膜の製法によっては膜中に
酸素不足、つまり、酸素と金属成分の化学量論比が所望
の酸化物成分と異なる酸素不足の物質あるいは欠陥が混
在している場合が多く、絶縁特性不良となるため、これ
らを熱処理によって改善することが多い。例えば、スパ
ッタリングやＣＶＤあるいはゾル・ゲル法等によって得
たＴａ2Ｏ5誘電体膜には酸素量の少ないＴａＯ，ＴａＯ
2 あるいはＴａ2Ｏ やピンホールが存在するようであ
る。従って、これらを所望のＴａ2Ｏ5に近付けるために
は酸化雰囲気中で熱処理する必要がある。なお、９は上
部電極、１０は保護膜、１１ははんだ電極、１２ははん
だ、１３はモジュール基板である。また、本発明で用い
たセラミックス基板は、主にムライトであるがアルミナ
であってもガラス基板であってもよい。
【００１５】図２は各種製法によって得られるＴａ2Ｏ5
膜のＴａとＯの比と、それらを熱処理した場合の改善効
果を調べた図である。ＴａとＯの比(理論値０.４）は薄
膜の製法によってかなり異なる。例えば、β−Ｔａを熱
酸化して得たＴａ2Ｏ5膜は理論値に近い値を示してい
る。ただし、この方法では５００℃付近の高温を要する
ためＴａ2Ｏ5膜以外の電極や配線材料が酸化されるなど
プロセス上の不整合があり本発明では使用されない。一
方、スパッタリング法で得たＴａ2Ｏ5膜は、薄膜作製時
の酸素の添加量にもよるが、Ｔａ／Ｏ比が理論値より大
きく酸素不足の状態を示している。この現象はその他の
方法で得られるＴａ2Ｏ5膜、例えば、陽極酸化法、ＣＶ
Ｄ法やゾル・ゲル法であっても同様であった。また、Ｃ
ＶＤ法やゾル・ゲル法等で得たＴａ2Ｏ5膜には、それぞ
れの出発原料が有機金属であるためにＴａ2Ｏ5膜中にカ
ーボンが残留し絶縁特性不良の問題もある。この問題を
改善するには被膜形成後に熱処理して安定化する必要が
ある。図中に、それぞれの製法で得たＴａ2Ｏ5膜の熱処
理後のＴａ／Ｏ比も併記したが、この処理によって熱処
理後Ｔａ／Ｏ比が小さくなり理論値に近くなることが分
かる。つまり、いずれの方法によって得たＴａ2Ｏ5膜で
あっても、２００〜３００℃の熱処理工程を加えること
によってＴａ／Ｏ比が理論値に近づく。図３は、図２で
示したそれぞれの方法で得た被膜の絶縁耐圧を調べた結
果である。Ｔａ／Ｏ比の大きなＴａ2Ｏ5膜の絶縁耐圧
は、比較的低い電圧で破壊するのに対し、Ｔａ／Ｏ比が
理論値に近いＴａ2Ｏ5膜は絶縁耐圧も高く、かつ、その
値は揃っている。このことは、Ｔａ／Ｏ比の大きなＴａ
2Ｏ5膜中ではＴａＯ，ＴａＯ2，Ｔａ2Ｏ等酸素濃度の低
い物質の混在が予想される。しかし、これらの被膜であ
っても２００〜３００℃の熱処理工程を加えることでＴ
ａ／Ｏ比が理論値に近くなり、かつ、絶縁耐圧も熱酸化
膜に近い値になるため、熱処理による改善が可能である
ことが分かるであろう。ただし、電極が形成された誘電
体膜を熱処理する場合は電極材料の誘電体膜中への拡散
という問題が生じるため工夫が必要である。
膜のＴａとＯの比と、それらを熱処理した場合の改善効
果を調べた図である。ＴａとＯの比(理論値０.４）は薄
膜の製法によってかなり異なる。例えば、β−Ｔａを熱
酸化して得たＴａ2Ｏ5膜は理論値に近い値を示してい
る。ただし、この方法では５００℃付近の高温を要する
ためＴａ2Ｏ5膜以外の電極や配線材料が酸化されるなど
プロセス上の不整合があり本発明では使用されない。一
方、スパッタリング法で得たＴａ2Ｏ5膜は、薄膜作製時
の酸素の添加量にもよるが、Ｔａ／Ｏ比が理論値より大
きく酸素不足の状態を示している。この現象はその他の
方法で得られるＴａ2Ｏ5膜、例えば、陽極酸化法、ＣＶ
Ｄ法やゾル・ゲル法であっても同様であった。また、Ｃ
ＶＤ法やゾル・ゲル法等で得たＴａ2Ｏ5膜には、それぞ
れの出発原料が有機金属であるためにＴａ2Ｏ5膜中にカ
ーボンが残留し絶縁特性不良の問題もある。この問題を
改善するには被膜形成後に熱処理して安定化する必要が
ある。図中に、それぞれの製法で得たＴａ2Ｏ5膜の熱処
理後のＴａ／Ｏ比も併記したが、この処理によって熱処
理後Ｔａ／Ｏ比が小さくなり理論値に近くなることが分
かる。つまり、いずれの方法によって得たＴａ2Ｏ5膜で
あっても、２００〜３００℃の熱処理工程を加えること
によってＴａ／Ｏ比が理論値に近づく。図３は、図２で
示したそれぞれの方法で得た被膜の絶縁耐圧を調べた結
果である。Ｔａ／Ｏ比の大きなＴａ2Ｏ5膜の絶縁耐圧
は、比較的低い電圧で破壊するのに対し、Ｔａ／Ｏ比が
理論値に近いＴａ2Ｏ5膜は絶縁耐圧も高く、かつ、その
値は揃っている。このことは、Ｔａ／Ｏ比の大きなＴａ
2Ｏ5膜中ではＴａＯ，ＴａＯ2，Ｔａ2Ｏ等酸素濃度の低
い物質の混在が予想される。しかし、これらの被膜であ
っても２００〜３００℃の熱処理工程を加えることでＴ
ａ／Ｏ比が理論値に近くなり、かつ、絶縁耐圧も熱酸化
膜に近い値になるため、熱処理による改善が可能である
ことが分かるであろう。ただし、電極が形成された誘電
体膜を熱処理する場合は電極材料の誘電体膜中への拡散
という問題が生じるため工夫が必要である。
【００１６】図４はＴａ及びＴｉを陽極酸化してＴａ2
Ｏ5，ＴｉＯ2 等の酸化物に変え、誘電体膜に適用した
例である。平坦化のためのポリイミド系樹脂４の表面上
に固有抵抗の小さなＡｌの下部電極６、ついで、陽極酸
化可能なＴａあるいはＴｉ等誘電体用金属膜を形成し、
この被膜をホトエッチングして所望の形状にした後、燐
酸，クエン酸，蓚酸等の水溶液中で陽極酸化し誘電体膜
８とする。陽極酸化は、ＴａあるいはＴｉ等金属膜の全
て、更には、Ａｌ下部電極表面に達するまで行う。ここ
で形成されるＴａあるいはＴｉ等の酸化物、すなわち、
Ｔａ2Ｏ5あるいはＴｉＯ2 等は誘電体膜として作用し、
Ａｌ膜上の絶縁膜７のＡｌ2Ｏ3は誘電体膜中の不安定物
質、つまり、酸素不足の低級酸化物を酸化改善し絶縁特
性を向上させるための熱処理時にＡｌの拡散防止膜とし
て作用する。誘電体膜のＴａ2Ｏ5あるいはＴｉＯ2 及び
絶縁膜のＡｌ2Ｏ3は、図５で示した方法で形成する。な
お、ここではＴａについてのみ説明するがＴｉ等その他
の陽極酸化可能な金属を用いた場合であっても同様であ
る。燐酸，クエン酸，蓚酸等の水溶液中に浸漬したＴａ
と電極板間に１〜１０ｍＡ／cm2 の電流を流し、Ｔａ膜
の全てを酸化するとともに電極材料のＡｌの一部も合わ
せて酸化する。Ｔａ膜の全てが酸化されたかどうかは、
電圧の上昇曲線の違いを監視することで確認できる。Ｔ
ａとＡｌとは陽極酸化処理における酸化速度が異なる。
つまり、一定電流のもと金属膜を酸化処理を行うとき、
電圧は直線的に上昇する。この電圧は、形成された酸化
膜の厚さに対応する。例えば、通常のＴａの陽極酸化の
場合、全ての膜が酸化されたとき、電圧が飽和し電流が
低下する。しかし、本発明ではＴａの下にＡｌ膜がある
ため電圧は飽和せず、Ｔａ膜の酸化が終了した時点で次
にＡｌの酸化反応が進行する。この場合、Ａｌの酸化速
度はＴａに比べて小さいので電圧の上昇曲線が図のよう
に変化し折れ曲がる。従って、この電圧が変化する部分
を監視することで、例えば、折れ曲がった時点で定電圧
に切り替えればＴａ膜のみが酸化され、更に、電圧が折
れ曲がった後も定電流を印加し続ければＡｌ膜まで酸化
が進行する。本発明ではＡｌ膜の一部も酸化し、これを
安定化処理時のバリアとして用いることによって絶縁特
性の高い誘電体膜を得ることができる。
Ｏ5，ＴｉＯ2 等の酸化物に変え、誘電体膜に適用した
例である。平坦化のためのポリイミド系樹脂４の表面上
に固有抵抗の小さなＡｌの下部電極６、ついで、陽極酸
化可能なＴａあるいはＴｉ等誘電体用金属膜を形成し、
この被膜をホトエッチングして所望の形状にした後、燐
酸，クエン酸，蓚酸等の水溶液中で陽極酸化し誘電体膜
８とする。陽極酸化は、ＴａあるいはＴｉ等金属膜の全
て、更には、Ａｌ下部電極表面に達するまで行う。ここ
で形成されるＴａあるいはＴｉ等の酸化物、すなわち、
Ｔａ2Ｏ5あるいはＴｉＯ2 等は誘電体膜として作用し、
Ａｌ膜上の絶縁膜７のＡｌ2Ｏ3は誘電体膜中の不安定物
質、つまり、酸素不足の低級酸化物を酸化改善し絶縁特
性を向上させるための熱処理時にＡｌの拡散防止膜とし
て作用する。誘電体膜のＴａ2Ｏ5あるいはＴｉＯ2 及び
絶縁膜のＡｌ2Ｏ3は、図５で示した方法で形成する。な
お、ここではＴａについてのみ説明するがＴｉ等その他
の陽極酸化可能な金属を用いた場合であっても同様であ
る。燐酸，クエン酸，蓚酸等の水溶液中に浸漬したＴａ
と電極板間に１〜１０ｍＡ／cm2 の電流を流し、Ｔａ膜
の全てを酸化するとともに電極材料のＡｌの一部も合わ
せて酸化する。Ｔａ膜の全てが酸化されたかどうかは、
電圧の上昇曲線の違いを監視することで確認できる。Ｔ
ａとＡｌとは陽極酸化処理における酸化速度が異なる。
つまり、一定電流のもと金属膜を酸化処理を行うとき、
電圧は直線的に上昇する。この電圧は、形成された酸化
膜の厚さに対応する。例えば、通常のＴａの陽極酸化の
場合、全ての膜が酸化されたとき、電圧が飽和し電流が
低下する。しかし、本発明ではＴａの下にＡｌ膜がある
ため電圧は飽和せず、Ｔａ膜の酸化が終了した時点で次
にＡｌの酸化反応が進行する。この場合、Ａｌの酸化速
度はＴａに比べて小さいので電圧の上昇曲線が図のよう
に変化し折れ曲がる。従って、この電圧が変化する部分
を監視することで、例えば、折れ曲がった時点で定電圧
に切り替えればＴａ膜のみが酸化され、更に、電圧が折
れ曲がった後も定電流を印加し続ければＡｌ膜まで酸化
が進行する。本発明ではＡｌ膜の一部も酸化し、これを
安定化処理時のバリアとして用いることによって絶縁特
性の高い誘電体膜を得ることができる。
【００１７】一方、前述した構造はＡｌ膜を熱酸化する
方法でも作製できる。ポリイミド系樹脂等で平坦化した
セラミックス表面に下地電極のＡｌ膜を形成し、これを
熱処理してＡｌ表面の一部を酸化物Ａｌ2Ｏ3とする。こ
の表面にスパッタリング法でβ−Ｔａ膜を形成して陽極
酸化して誘電体膜のＴａ2Ｏ5膜を得るか、スパッタリン
グ法，又はＣＶＤ法、あるいはゾル・ゲル法で直接Ｔａ
2Ｏ5膜を得、これを熱処理したのち上部電極を形成す
る。更には、下部電極のＡｌ上にＴiＯ2，ＳiＯ2，Ｓｒ
ＴｉＯ3 等別種の酸化物を形成し、この表面に誘電体膜
Ｔａ2Ｏ5膜等を形成する方法でもよい。
方法でも作製できる。ポリイミド系樹脂等で平坦化した
セラミックス表面に下地電極のＡｌ膜を形成し、これを
熱処理してＡｌ表面の一部を酸化物Ａｌ2Ｏ3とする。こ
の表面にスパッタリング法でβ−Ｔａ膜を形成して陽極
酸化して誘電体膜のＴａ2Ｏ5膜を得るか、スパッタリン
グ法，又はＣＶＤ法、あるいはゾル・ゲル法で直接Ｔａ
2Ｏ5膜を得、これを熱処理したのち上部電極を形成す
る。更には、下部電極のＡｌ上にＴiＯ2，ＳiＯ2，Ｓｒ
ＴｉＯ3 等別種の酸化物を形成し、この表面に誘電体膜
Ｔａ2Ｏ5膜等を形成する方法でもよい。
【００１８】〈実施例２〉セラミックス基板の平坦化に
関しては、次の方法でも効果がある。図６は、その一例
である。つまり、内部にスルーホール導体が形成された
セラミックス表面１にＣＶＤ法でリンガラス膜(ＰＳ
Ｇ：Ｐ2Ｏ5−ＳｉＯ2）５−１を形成し、更にその表面
にＣＶＤ法でＳｉＯ2膜５−２を形成する。ＰＳＧは比
較的低温(５００℃以下）で形成でき、かつ、粘度が低
いため、セラミックスの表面に存在するボイドや粒界を
埋めるに好適な材料である。しかし、耐薬品性に乏しい
という欠点があるため、この表面にはＣＶＤ法等でＳｉ
Ｏ2 膜又はＳｉ3Ｎ4膜を積み上げている。従って、この
第二の実施例の場合にはセラミックス基板上にＰＳＧを
形成して平坦化し、この表面にＳｉＯ2 膜あるいはＳｉ
3Ｎ4膜を塗布する。スルーホール形成は、このＳｉＯ2
膜あるいはＳｉ3Ｎ4膜上からホトエッチング法で形成す
る。なお、この方法は平坦化に対するものであって薄膜
プロセスとの整合性はとれてないので、その後、ポリイ
ミド系樹脂での位置調整プロセスが必要なことは明白で
ある。
関しては、次の方法でも効果がある。図６は、その一例
である。つまり、内部にスルーホール導体が形成された
セラミックス表面１にＣＶＤ法でリンガラス膜(ＰＳ
Ｇ：Ｐ2Ｏ5−ＳｉＯ2）５−１を形成し、更にその表面
にＣＶＤ法でＳｉＯ2膜５−２を形成する。ＰＳＧは比
較的低温(５００℃以下）で形成でき、かつ、粘度が低
いため、セラミックスの表面に存在するボイドや粒界を
埋めるに好適な材料である。しかし、耐薬品性に乏しい
という欠点があるため、この表面にはＣＶＤ法等でＳｉ
Ｏ2 膜又はＳｉ3Ｎ4膜を積み上げている。従って、この
第二の実施例の場合にはセラミックス基板上にＰＳＧを
形成して平坦化し、この表面にＳｉＯ2 膜あるいはＳｉ
3Ｎ4膜を塗布する。スルーホール形成は、このＳｉＯ2
膜あるいはＳｉ3Ｎ4膜上からホトエッチング法で形成す
る。なお、この方法は平坦化に対するものであって薄膜
プロセスとの整合性はとれてないので、その後、ポリイ
ミド系樹脂での位置調整プロセスが必要なことは明白で
ある。
【００１９】〈実施例３〉セラミックス基板の平坦化の
ためのもう一方の方法を図７で説明する。これは、セラ
ミックス表面にスクリーン印刷法で選択的にガラス膜を
覆う方法で、スルーホール導体が形成されたセラミック
ス基板の表面に、比較的低温で軟化するＰｂＯ−ＳｉＯ
2 系ガラス粉を塗布５−３し、これを焼成してガラス膜
５−３′を得る方法である。ただし、このガラス膜焼成
時の酸化雰囲気でＷやＭｏの導体が酸化されたり、導体
領域にガラス膜が侵入し抵抗が増大するなど導体として
不適となる場合が多いため、本発明ではスルーホール導
体表面とその近くのセラミックス表面にめっきあるいは
真空蒸着法で酸化防止膜１４としての金属膜を形成して
導体部分の酸化やガラスの浸入を防ぐ。スルーホール導
体表面に被着する金属薄膜は、スルーホール導体の面積
より５〜３０％大きく形成することが好ましく、Ｃｒ，
Ｆｅ，Ｃｏ，Ｎｉ，Ａｌ等を用いるとよい。この理由
は、金属によってガラス膜がスルーホール導体部分に濡
れ拡がることを防ぎ、この金属薄膜がガラス焼成後エッ
チング等で簡便に除去できるためである。ガラス焼成後
はスルーホール導体部分に化学めっき法等でＮｉ膜等を
埋め込んでガラス膜とスルーホール導体部分の溝を調整
する。しかし、この方法では、平坦化が可能であるが、
依然薄膜プロセスとの整合性が寸法精度の面で困難なた
め、ポリイミド系樹脂での位置調整プロセスが必要なこ
とは明白である。
ためのもう一方の方法を図７で説明する。これは、セラ
ミックス表面にスクリーン印刷法で選択的にガラス膜を
覆う方法で、スルーホール導体が形成されたセラミック
ス基板の表面に、比較的低温で軟化するＰｂＯ−ＳｉＯ
2 系ガラス粉を塗布５−３し、これを焼成してガラス膜
５−３′を得る方法である。ただし、このガラス膜焼成
時の酸化雰囲気でＷやＭｏの導体が酸化されたり、導体
領域にガラス膜が侵入し抵抗が増大するなど導体として
不適となる場合が多いため、本発明ではスルーホール導
体表面とその近くのセラミックス表面にめっきあるいは
真空蒸着法で酸化防止膜１４としての金属膜を形成して
導体部分の酸化やガラスの浸入を防ぐ。スルーホール導
体表面に被着する金属薄膜は、スルーホール導体の面積
より５〜３０％大きく形成することが好ましく、Ｃｒ，
Ｆｅ，Ｃｏ，Ｎｉ，Ａｌ等を用いるとよい。この理由
は、金属によってガラス膜がスルーホール導体部分に濡
れ拡がることを防ぎ、この金属薄膜がガラス焼成後エッ
チング等で簡便に除去できるためである。ガラス焼成後
はスルーホール導体部分に化学めっき法等でＮｉ膜等を
埋め込んでガラス膜とスルーホール導体部分の溝を調整
する。しかし、この方法では、平坦化が可能であるが、
依然薄膜プロセスとの整合性が寸法精度の面で困難なた
め、ポリイミド系樹脂での位置調整プロセスが必要なこ
とは明白である。
【００２０】また、セラミックス焼結時に収縮率のばら
つきによって生じるスルーホール導体と、それらの表面
に薄膜プロセスで形成されるコンデンサ内部のスルーホ
ール導体の位置との不整合はスルーホール導体径より１
０％程度大きな金属膜の整合層を被着し、これにポリイ
ミド系樹脂をコーティングし、スルーホール導体を形成
することを繰り返すことで解決できる。
つきによって生じるスルーホール導体と、それらの表面
に薄膜プロセスで形成されるコンデンサ内部のスルーホ
ール導体の位置との不整合はスルーホール導体径より１
０％程度大きな金属膜の整合層を被着し、これにポリイ
ミド系樹脂をコーティングし、スルーホール導体を形成
することを繰り返すことで解決できる。
【００２１】
【発明の効果】半導体チップに最も近いチップキャリア
表面にコンデンサを挿入することによって、電源ライン
からのノイズを大幅に除去でき半導体装置の誤動作を少
なくできた。なお、セラミックス基板上の凹凸はポリイ
ミド系樹脂やガラス膜又はリンガラス等によって覆うこ
とで緩和することができる。また、熱安定化のため誘電
体膜の下に絶縁物を敷くことによって耐電圧や信頼性向
上に効果がある。
表面にコンデンサを挿入することによって、電源ライン
からのノイズを大幅に除去でき半導体装置の誤動作を少
なくできた。なお、セラミックス基板上の凹凸はポリイ
ミド系樹脂やガラス膜又はリンガラス等によって覆うこ
とで緩和することができる。また、熱安定化のため誘電
体膜の下に絶縁物を敷くことによって耐電圧や信頼性向
上に効果がある。
【図１】本発明の実施例を示す断面図。
【図２】本発明の効果を示す説明図。
【図３】本発明の効果を示す説明図。
【図４】本発明の実施例を示す断面図。
【図５】本発明の実施例を示す断面図。
【図６】本発明の実施例を示す断面図。
【図７】本発明の実施例を示す断面図。
１…半導体チップ、２…スルーホール導体、５…平坦化
膜、６…下部電極、７…絶縁膜、８…誘電体膜、８…上
部電極、１０…保護膜。
膜、６…下部電極、７…絶縁膜、８…誘電体膜、８…上
部電極、１０…保護膜。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/00 Ｂ 7220−4Ｍ 27/04 Ｃ 8427−4Ｍ (72)発明者 荻原 覚 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 篠原 浩一 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (5)
- 【請求項１】半導体チップとモジュール基板とがセラミ
ックスチップキャリア内に形成されたスルーホール導体
を介し、ろう材によって互いに接続された半導体装置の
前記セラミックスチップキャリアにおいて、半導体チッ
プを搭載する側のセラミックスの表面にセラミックス表
面を平坦化する領域と前記セラミックスチップキャリア
内に形成されたスルーホール導体の位置ずれを補正する
整合領域と電源ノイズを除去するためのコンデンサ領域
及びコンデンサの保護領域が形成され、前記各領域内に
は半導体チップとモジュール基板とを電気的に接続する
ためのスルーホール導体が形成されていることを特徴と
する半導体チップキャリア。 - 【請求項２】半導体チップが搭載されるセラミックスチ
ップキャリアにおいて、前記半導体チップが搭載される
側のセラミックスの表面にはポリイミド系有機樹脂，Ｐ
ｂＯ−ＳｉＯ2 ガラスあるいはＰ2Ｏ5−ＳｉＯ2ガラス
とＳｉＯ2又はＳｉ3Ｎ4から選ばれた平坦化領域とセラ
ミックス内に形成されたスルーホール導体の位置ずれを
補正する複数のＡｌ，Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−
Ａｕから選ばれた金属膜とポリイミド系樹脂が複数組み
合わされた整合領域とコンデンサ領域及びコンデンサを
保護する領域が形成され、半導体チップが前記各領域内
に形成されたスルーホール導体を介して、コンデンサの
表面に接続されていることを特徴とする半導体チップキ
ャリア。 - 【請求項３】請求項２において、前記ポリイミド系有機
樹脂によって平坦化されたセラミックス表面上に形成さ
れるコンデンサは、Ａｌ，Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐ
ｔ−Ａｕから選ばれた良導体金属薄膜からなる下部電極
と前記電極金属の拡散を防止し絶縁特性を保証するため
のＴｉＯ2，ＳｉＯ2，Ａｌ2Ｏ3から選ばれた厚さが０.
１〜１μｍの絶縁膜，ＳｉＯ2，ＴｉＯ2，Ｔａ2Ｏ5，Ａ
ｌ2Ｏ3，ＢａＴｉＯ3，ＳｒＴｉＯ3 あるいはそれらの
複合酸化物又は二層膜から選ばれた誘電体膜，上部電極
及びコンデンサの保護膜からなり、コンデンサ中には、
セラミックス内に配置されたスルーホール導体表面とそ
の後接続される半導体チップの接続端子との相対する位
置にスルーホール導体が形成されている半導体チップキ
ャリア。 - 【請求項４】請求項２において、前記セラミックスチッ
プキャリヤのセラミックス表面を平坦化し、セラミック
ス内のスルーホールの位置ずれを補正する場合に、セラ
ミックス表面に露出するスルーホール表面とセラミック
ス表面の一部をスルーホール径より５〜１０％大きなＡ
ｌ，Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−Ａｕから選ばれた
金属膜で覆った後、ポリイミド系有機樹脂等を塗布・硬
化し、Ａｌ，Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−Ａｕから
選ばれた金属膜で覆ったスルーホール部分に相当するポ
リイミド系有機樹脂の一部をエッチング除去し、めっき
等でＮｉ又はＡｕ等の金属を埋め込む第一の工程と、ポ
リイミド系有機樹脂で覆われ、一部にＮｉ又はＡｕ等の
金属が埋め込まれた前記チップキャリヤの表面上のＮｉ
又はＡｕ等の金属が埋め込まれたスルーホール部分とポ
リイミド系有機樹脂の一部をスルーホール径より５〜１
０％大きなＡｌ，Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−Ａｕ
から選ばれた金属膜で覆い、ポリイミド系有機樹脂等を
塗布・硬化し、Ａｌ，Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−
Ａｕから選ばれた金属膜で覆ったスルーホール部分に相
当するポリイミド系有機樹脂の一部をエッチング除去
し、めっき等でＮｉ又はＡｕ等の金属を埋め込む第二の
工程を繰返すことで、セラミックスの表面を平坦化しス
ルーホールの位置を補正する半導体チップキャリアの製
造方法。 - 【請求項５】請求項２において、前記セラミックスチッ
プキャリヤのセラミックス表面を平坦化し、セラミック
ス内のスルーホールの位置ずれを補正する方法において
セラミックス表面を平坦化膜にＰｂＯ−ＳｉＯ２ガラス
あるいはＰ2Ｏ5−ＳｉＯ2ガラスとＳｉＯ2又はＳｉ3Ｎ4
から選ばれた材料で平坦化する場合は、スルーホールに
位置する部分を除くセラミックスチップキャリヤ全面に
前記ガラス材を塗布・焼成してガラス膜を形成した後、
ガラス膜のないスルーホール部分にめっき等でＮｉ又は
Ａｕ等の金属を埋め込む第一の工程，Ｎｉ又はＡｕ等の
金属が埋め込まれたスルーホール導体表面とガラス膜の
一部にスルーホール径より５〜１０％大きなＡｌ，Ｎｉ
−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−Ａｕから選ばれた金属膜で
覆い、ポリイミド系有機樹脂等を塗布・硬化し、Ａｌ，
Ｎｉ−Ｃｒ−Ａｕ，Ｔｉ−Ｐｔ−Ａｕから選ばれた金属
膜で覆ったスルーホール部分に相当するポリイミド系有
機樹脂の一部をエッチング除去し、めっき等でＮｉ又は
Ａｕ等の金属を埋め込む第二の工程を繰返すことで、セ
ラミックスの表面を平坦化しスルーホールの位置を補正
する半導体チップキャリアの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34271891A JPH05175353A (ja) | 1991-12-25 | 1991-12-25 | 半導体チップキャリアおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34271891A JPH05175353A (ja) | 1991-12-25 | 1991-12-25 | 半導体チップキャリアおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175353A true JPH05175353A (ja) | 1993-07-13 |
Family
ID=18355954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34271891A Pending JPH05175353A (ja) | 1991-12-25 | 1991-12-25 | 半導体チップキャリアおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033195A (ja) * | 2003-06-20 | 2005-02-03 | Ngk Spark Plug Co Ltd | コンデンサ及びコンデンサの製造方法 |
| JP2005033176A (ja) * | 2003-06-20 | 2005-02-03 | Ngk Spark Plug Co Ltd | コンデンサ及びコンデンサの製造方法 |
| JP2006140312A (ja) * | 2004-11-12 | 2006-06-01 | Shinko Electric Ind Co Ltd | 薄膜キャパシタおよびその製造方法 |
| JP4502564B2 (ja) * | 1999-12-24 | 2010-07-14 | 富士通株式会社 | フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材 |
-
1991
- 1991-12-25 JP JP34271891A patent/JPH05175353A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4502564B2 (ja) * | 1999-12-24 | 2010-07-14 | 富士通株式会社 | フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材 |
| JP2005033195A (ja) * | 2003-06-20 | 2005-02-03 | Ngk Spark Plug Co Ltd | コンデンサ及びコンデンサの製造方法 |
| JP2005033176A (ja) * | 2003-06-20 | 2005-02-03 | Ngk Spark Plug Co Ltd | コンデンサ及びコンデンサの製造方法 |
| JP2006140312A (ja) * | 2004-11-12 | 2006-06-01 | Shinko Electric Ind Co Ltd | 薄膜キャパシタおよびその製造方法 |
| JP4510595B2 (ja) * | 2004-11-12 | 2010-07-28 | 新光電気工業株式会社 | 薄膜キャパシタおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4481283A (en) | Method of manufacturing an integrated capacitor and device obtained by this method | |
| JP5455352B2 (ja) | 薄膜ｍｉｍキャパシタ及びその製造方法 | |
| US5685968A (en) | Ceramic substrate with thin-film capacitor and method of producing the same | |
| EP1876610A1 (en) | Thin film capacitor and method for manufacturing same | |
| JP4556422B2 (ja) | 電子部品およびその製造方法 | |
| EP1551041B1 (en) | Method of making thin film capacitors on ceramic substrate | |
| US5088003A (en) | Laminated silicon oxide film capacitors and method for their production | |
| JP2008034417A (ja) | キャパシタの製造方法 | |
| US7773364B2 (en) | Method of manufacturing capacitor | |
| JPH05175353A (ja) | 半導体チップキャリアおよびその製造方法 | |
| US7348069B2 (en) | Ceramic substrate for thin-film electronic components, method for producing the substrate, and thin-film electronic component employing the substrate | |
| US6503609B1 (en) | Passive ceramic component | |
| JPH0878636A (ja) | キャパシタを有する半導体装置の製造方法 | |
| JP2989975B2 (ja) | 窒化アルミニウム質基板の製造方法 | |
| JP2007280998A (ja) | 薄膜コンデンサ | |
| JP2001250885A (ja) | キャパシタ内蔵回路基板及びそれを用いた半導体装置 | |
| JP4690000B2 (ja) | 薄膜電子部品用セラミック基板及びこれを用いた薄膜電子部品 | |
| JPH0745786A (ja) | 複合集積回路部品 | |
| JP2001168406A (ja) | 積層型圧電セラミック電子部品及びその製造方法 | |
| JP4624754B2 (ja) | 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 | |
| JP3597874B2 (ja) | 複合集積回路部品の製造方法 | |
| JPH11126977A (ja) | 配線板の製造方法 | |
| JP2000340744A (ja) | キャパシタおよびその製造方法 | |
| JP2005093736A (ja) | 薄膜キャパシタ用セラミック基板及びその製造方法並びにこれを用いた薄膜キャパシタ | |
| KR19990023783A (ko) | 다층배선판 및 그 제조방법 |