JP4684829B2 - テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション - Google Patents

Description

本発明は、一般に、集積回路テストに関し、特に、パターンまたはベクターの形態でのテスト・データの生成および適用、テスト中回路内の走査チェーンに関する。

集積回路がより大きいレベルの回路密度で生産されるとともに、テストコストおよびチップ領域諸経費を最小限にする一方で、非常に高い障害検出率を保証する効果的なテスト手法が不可欠となっている。しかしながら、回路の複雑さが増加し続けるとともに、いくつかのタイプの障害モデルの高い障害検出率を従来のテスト例で達成することがより困難になっている。この困難はいくつかの理由によって生じる。第一に、大規模集積回は、チップ・ピンでテスト・データ転送ボトルネックを作成する、非常に高いが更に高くなっているｌｏｇｉｃ−ｔｏ−ｐｉｎ比率を有する。第二に、大規模回路には、その後、外部テスト装置に格納されるに違いない法外に大量のテスト・データが要求される。第三に、大規模な回路にテスト・データを適用するには、ますます長いテスト適用時間を必要とする。そして、第四に、現在の外部テスト装置は、演算の速度でそのような大規模回路をテストすることができない。

集積回路は、現在、多くの試験性構造化設計の（ＤＦＴ）技術を使用して、テストされる。これらの技術は、すべてあるいはいくつかの状態変数（フリップフロップとラッチのような記憶素子）を直接制御可能で観察可能にする一般的な概念に基づいている。これが調整される場合、組み合わせ障害のテストが関係する限り、回路は組み合せネットワークとして扱うことができる。最もしばしば用いられているＤＦＴ方法論は、走査チェーンに基づいている。米国特許４，５０３，５３７号において示されるように、テストの間、一つ以上のシフトレジスタへ記憶素子がすべて（又はほとんど全部）接続されると仮定する。テスト用に設計された回路は２つの演算モードを持っており、標準形およびテスト、又は走査モードである。標準形において、記憶素子はそれら正則関数を実行する。走査モードにおいて、記憶素子は、走査チェーンと呼ばれる多くのシフトレジスタを形成するために接続される走査セルになる。これら走査チェーンは、１セットのテストパターンを回路へシフトし、回路からシフトアウト、又はテストパターンをテスト、応答するために使用される。

走査設計方法論は、その単純自動テストパターン生成（ＡＴＰＧ）およびシリコン・デバッギング能力によって、広範囲に採用されている。今日、ＡＴＰＧソフトウェア・ツールは、非常に効率的であり、縮退障害、遷移障害、経路遅延障害、及び、ブリッジング障害を含む障害モデルのいくつかのタイプに対してほとんど完全な障害検出率を保証するテストセット（テストパターンのコレクション）を生成することが可能である。典型的に、回路の特定の潜在的欠陥がＡＴＰＧツールによって目標とされる場合、例えば、２から５％の少数の走査セルだけが、特定障害（決定論的に特定されたセル）を検知すると明示されなければならない。走査チェーン中の残りの走査セルはランダムな２進法の値（任意に特定されたセル）で満たされる。より補足の障害を検知しがちな完全にパターンが特定されるこの方法は、テスター上に格納することができる。

ランダムで十分な要求によって、しかしながら、テストパターンは非常に過度に特定される。これらの大規模なテストパターンは、格納するための広範囲なテスター・メモリと、テスターからテスト中回路に適用するための相当な時間とを必要とする。図１は、走査チェーンによってディジタル回路をテストするための従来システム１８を示す図である。外部の自動試験装置又はテスター（ＡＴＥ）２０は、回路内の走査チェーン２６によって走査モードにおけるＣＵＴ２４に十分に特定されたテストパターン２２のセットを一つずつ適用する。その後、回路は入力としてテストパターンを使用して標準形において実行され、テストパターンに対するテスト応答は走査チェーンに格納される。走査モードで再び回路で、応答は、その後、障害無し基準応答２８と応答とを比較するテスター２０へと、さらに一つずつ経路が定められる。大規模な回路については、このアプローチが、大規模なテストセット・サイズおよび長いテスト適用時間のために実行不可能になる。大規模な設計において、テスト・データのボリュームが単一のロジック・ゲート当たり１キロビットを超えることが報告されている。このアプローチの重要な制限は、複雑な回路をテストするために、高価で大容量メモリを必要とするテスターおよび長いテスト時間を必要とするということである。

米国特許４，５０３，５３７号において示されるように、時間と記憶装置のこれらの制限は、組み込みの自己テスト（ＢＩＳＴ）構成の採用によりある程度まで克服することができる。ＢＩＳＴにおいて、付加的なオンチップ回路は、テストパターンを生成し、テスト応答を評価し、テストを制御するために含まれている。従来のロジックＢＩＳＴの中で、擬似乱数的なパターンがテストパターンとして使用される場合、もしテストポイントがランダムなパターンの耐性の障害に取り組むために使用されれば、縮退障害の９５−９６％の範囲は達成することができる。平均においては、１〜２つのテストポイントがゲート１０００個ごとに必要になるかもしれない。ＢＩＳＴの中で、観察可能な出力及び符号レジスタに広げる応答全てを知らなければならない。未知の値は符号を悪くし、したがって追加のテスト・ロジックによって制限されなければならない。たとえ偽似乱数のテストパターンが縮退障害のかなりの割合をカバーするように見えても、決定論的なパターンは、残りのランダムパターン耐性障害を目的とする、これらのパターンを補わなければならない。非常にしばしば、ＢＩＳＴに追加のパターンを格納するのに必要なテスター・メモリは、上述された決定論的なアプローチにおいて要求されたメモリの５０％を超過する。ＢＩＳＴの別の制限は、遷移または経路の遅延障害のような他のタイプの障害が、擬似ランダムパターンによって、効率的に扱われないということである。回路及びＢＩＳＴに固有の制限の複雑さのため、不可能でないにしても、テスト困難な障害を十分にカバーする特定されたテストパターンのセットを提供することは非常に困難である。

重み付けされた偽似乱数のテストは、ランダムパターン耐性障害の問題に取り組むために使用される別の方法である。原理において、このアプローチは、入力ビットの可能性にバイアスをかけることにより偽似乱数のテストパターン・ゼネレータを拡張し、テスト困難な障害に必要となるテストがより発生するようにする。一般的に、しかしながら、回路は、非常に多数の重みのセットを要求するかもしれないし、また、各重みセットについては、多くのランダムなパターンを適用しなければならない。さらに、重みが加えられた偽似乱数のテストは、まだほんの少しの障害リストを範囲外としておく。したがって、テスト・データのボリュームは十分に特定された決定論的なテストパターンに比較で通常縮小されるが、結果として生じるテスト適用時間は増加する。さらに、重みが加えられた偽似乱数のテストは、まだ障害リストのほんの少しに覆いを取らせられておいておく。重みが加えられたランダム・パターン・テスト・システムおよび関連する方法の詳細は、米国特許４，６８７，９８８号、４，８０１，８７０号、５，３９４，４０５号、５，４１４，７１６号、及び、５，６１２，９６３号を含む多くの引用例で見つけることができる。重みが加えられたランダムパターンは、テスター上のテスト・データを圧縮する解決として、第１に使用されていた。生成ハードウェアは複雑すぎるので、チップにそれを置くことができないように見える。従って、多量のテスト・データは生成されたオフチップであり、テスト中回路に比較的遅いテスター・チャネルを通り抜けなければならない。効果的に、テスト適用時間は、従来の決定論的なアプローチを使用するＡＴＰＧパターンによって消費されたそれよりはるかに長くなりえる。

テスト中回路に送信する前にテスト・データを圧縮するいくつかの方法が提案されている。それらは、テスト立方体（つまり、テスト中回路の走査チェーン内にそれら格納されるようなテストパターン・ビットの配置）は、多数の未特定の（どちらでもかまわない）位置を頻繁に特色とする観察に基づく。線形のフィードバック・シフトレジスタ（ＬＦＳＲ）の自生として知られている１つの方法は、ヨーロッパのテスト会の議議事録ｐｐ．２３７−２４２（１９９１）のＢ．Ｋｏｅｎｅｍａｎｎの「走査設計用ＬＦＳＲコード化テストパターン」中で最初に提案された。固定多項式を備えたｎ−ビットＬＦＳＲを考慮すると、その出力シーケンスは、初期のシードによって完全に決定される。したがって、フィードバック方程式の適用は、再帰的にシード変数のみに依存する線形方程式のシステムを提供する。これらの方程式は、ＬＦＳＲ出力シーケンスの連続の位置に関係している。従って、実際のテストパターンに対応するシードは線形方程式の系の解により決定することができる。そこでは、各方程式は、テストパターンにおいて特定された位置のうちの１つを表わす。ＬＦＳＲに結果として生ずるシードをロードし続いてそれを計測することは、所望のテストパターンを生み出す。しかしながら、このアプローチの損失は、テスト立方体の内容をエンコードするシードがほぼＬＦＳＲのサイズに制限されたということである。テスト立方体がＬＦＳＲの中の段数より多くの特定された位置を持っている場合、テスト立方体は容易にシードでエンコードすることができない。このアプローチの別の損失はそれが必要とする時間である。テスターは、シードからのテストパターンを生成するＬＦＳＲと同時にシードでＬＦＳＲを満たすことができない。これらの行為の各々は相互に排他的な時に行われなければならない。すなわち、種子がＬＦＳＲに連続的にロードされる場合、走査チェーンは作動し、また、走査チェーンがロードされたとき、テスターはＬＦＳＲにシードを転送することができない。

別の圧縮方法は、ＩＥＥＥ Ｔｒａｎｓ． Ｏｎ Ｃｏｍｐｕｔｅｒｓ，ｖｏｌ．Ｃ−４４，ｐｐ．２２３−２３３（１９９５）のＳ．Ｈｅｌｌｅｂｒａｎｄらの「多数の多項式の線形のフィードバック・シフトレジスタの自生に基づいた走査による回路用組み込みのテスト」にて提案されるような多数の多項式ＬＦＳＲ（ＭＰ−ＬＦＳＲ）の自生に基づいている。この方法において、テスト立方体の連鎖状のグループは、シードおよび多項式識別子を特定する多くのビットでエンコードされる。ＭＰ−ＬＦＳＲの内容は各テスト・グループのためにロードされ、グループ内の各テスト立方体のデコンプレッション中に保存されていなければならない。デコンプレッサーの実装は、１グループのテストパターンのデコンプレッション中にＭＰ−ＬＦＳＲの内容に上書きすることを回避するために余分な記憶素子を加えることを伴っている。同様の技術が、ＩＣＣＡＤ議事録ｐｐ．８８−９４（１９９５）のＳ．Ｈｅｌｌｅｂｒａｎｄらの「決定論的なＢＩＳＴスキームのためのパターン生成」でも議論されている。ＭＰ−ＬＦＳＲの自生は、ＶＬＳＩテスト・シンポジウム議事録ｐｐ．４２６−４３３（１９９５）のＪ．Ｒａｊ ｓｋｉらの「可変長シードＬＦＳＲを使用するテスト・データのデコンプレッション」、及び、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｃｏｍｐｕｔｅｒｓ，ｖｏｌ．Ｃ−４７，ｐｐ．１１８８−１２００（１９９８）のＪ．Ｒａｊｓｋｉの「境界走査による多数走査設計のためのテスト・データ・デコンプレッション」にて記述されるような可変長シードの概念の採用によりさらに機能拡張された。この技術は、多くの特定された位置を多分に変化することによるテスト立方体に対しても、テストパターン符号化効率の著しい改良の可能性を持っている。境界走査によってデコンプレッサー構成にシードをロードするために、同じドキュメントは、多数の走査チェーンおよび機構を備えた回路のためにデコンプレッション技術を提案する。このスキームは符号化能力を著しく改善するが、まだ上記の２つの欠点を被る。シードをロードし、テストパターンをそこから生成するためのシード長制限および相互に排他的回数である。

上記自生方法は、このように次の制限を被る。第一に、自生可能な符号化は、ＬＦＳＲの長さによって制限されている。一般的に、ＬＦＳＲの長さより特定された位置を有するテスト立方体をエンコードすることは非常に困難である。第二に、シードとテストパターン生成をそこからロードすることは２つの別のオーバーラップしない位相において行われる。これはテスター時間の不十分な利用に帰着する。テスト適用時間およびテスト・データ・ボリュームを縮小する異なる試みは、ＦＴＣＳ−２９の議事録のｐｐ．２６０−２６７（１９９９）のＩ．Ｈａｍｚａｏｇｌｕらの「十分な走査埋め込みコアのためのテスト適用時間縮小」にて記述される。このいわゆる並列直列フル走査スキームは、走査チェーンを多数のパーティションに分割し、一つの走査入力よって各走査チェーンにて同じテストパターンでシフトする。明らかに、与えられたテストパターンは、同じ入力によってロードされた異なるチェーンにて、対応するセル上で矛盾している値を含んではならない。部分的に特定されたテスト立方体はそのような演算を許可するかもしれないが、このスキームの性能は強く走査チェーン構成に依存する。つまり、使用される走査チェーンの数、および走査チェーンへの記憶素子の割当てである。大規模な回路において、そのようなマッピングが恐らくどんな所望の形式も仮定しない。また、したがって、解決は容易に量れるものではない。更に、このスキームを使用するテスターは、多くのテスターに共通でない特徴となる、異なる走査チェーンの長さのテストパターンを扱うことができなければならない。

本発明に係るテスト中回路において走査チェーンにテストパターンを適用する方法は、ビットの圧縮したテストパターンを提供し、上記圧縮したテストパターンが提供される際、ビットの解凍されたテストパターンへ上記圧縮したテストパターンを解凍し、上記テスト中回路の走査チェーンに上記解凍されたテストパターンを適用することを有する。所望ならば、該方法は、上記圧縮したテストパターンが提供される際、上記テスト中回路の走査チェーンに上記解凍されたテストパターンを適用することを更に有しても良い。

上記方法は、また、上記圧縮したテストパターンを提供し、上記圧縮したテストパターンを解凍し、上記解凍されたパターンを適用することが同期して実行されることを有する。これら行為は同じクロックレートで実行されても良い。代わりに、上記圧縮したテストパターンは、より低いクロックレートで提供され、上記圧縮したテストパターンは、より高いクロックレートで同期して解凍され適用されても良い。また他に、上記圧縮したパターンは、より高いクロックレートで提供され解凍され、上記解凍されたパターンは、より低いクロックレートで同期して適用されても良い。

上記圧縮したテストパターンを解凍することは、同時間に提供されている圧縮したテストパターン・ビットの数より多数の解凍されたテストパターン・ビットを生成することを有しても良い。一方法として、上記圧縮したテストパターン・ビットが提供される入力の数より解凍されたテストパターン・ビットに多くの出力を提供することによって、より多くのビットが生成されても良い。他の方法として、上記圧縮したテストパターン・ビットが提供されるクロックレートより高いクロックレートで上記解凍されたテストパターン・ビットを生成することによって、より多くのビットが生成されても良い。

圧縮したテストパターンを解凍することは、圧縮したテストパターンを論理上２ビット以上組み合わせることにより、上記解凍されたパターンの各ビットを生成しても良い。この論理上以上組み合わせることは、ＸＯＲ演算、ＸＮＯＲ演算、又はそれら２つの演算の組み合せによって上記ビットを組み合せることを有しても良い。

本発明の一実施例において、上記提供することと解凍することとは、テスト中回路内で発生する。本発明の他の実施例において、上記提供することと解凍することとは、テスト中回路の走査チェーンに解凍されたテストパターンを適用するテスター内で発生する。

本発明に係る回路は、回路論理のテストのためにデコンプレッサー、回路論理および走査チェーンを有しても良い。上記圧縮したテストパターンが受信される際、上記デコンプレッサーは、ビットの圧縮したテストパターンを受信し、かつビットの解凍されたテストパターンへテストパターンを解凍するために適用される。上記走査チェーンはデコンプレッサーに連結され、解凍されたテストパターンを受信するために適用される。デコンプレッサーは、圧縮したテストパターンを受信するために適用された線形有限状態マシンを有しても良い。

本発明に係るテスターは、記憶装置、デコンプレッサーおよび１以上のテスター・チャネルを有しても良い。上記記憶装置は、ビットの圧縮したテストパターンの１セットを格納するために適用される。上記デコンプレッサーは、上記記憶装置に連結され、上記記憶装置から提供されるビットの圧縮したテストパターンを受信し、上記圧縮したテストパターンが受信される際、ビットの解凍されたテストパターンへテストパターンを解凍するために適用される。テスター・チャネルは、上記デコンプレッサーに連結され、解凍されたテストパターンを受信し、かつ回路下位テストに解凍されたテストパターンを適用するために適用される。

本発明のこれら及び他の態様及び特徴は、添付の図面を参照して以下に記述される。

ここに示され記述されるようなテストパターンを圧縮する方法は、コンピュータ判読可能な媒体上に格納され、汎用計算機上で行なわれたソフトウェアにおいて実装される。例えば、本発明は、コンピュータ支援設計ツールにおいて実行することができる。明瞭とするため、発明に密接に関係のあるソフトウェアのそれらの態様だけが記述される。技術にて周知の製品詳細は、省略される。同様の理由により、コンピューターハードウェアは一層に詳細に記述されない。任意の特定の計算機言語、プログラムあるいはコンピュータに発明が制限されていないことはしたがって理解されるべきである。

図２は、走査チェーンによってディジタル回路をテストするための発明に係るシステム３０のブロック図である。該システムは、外部の自動テスト装置（ＡＴＥ）のようなテスター２１、およびそのすべてあるいは部分としてテスト中回路（ＣＵＴ）２４を含んでいる回路３４を含んでいる。テスター２１は、記憶装置からビットの圧縮したテストパターン３２の１セット、つまり、一度に１つのパターンを、ＩＣのような回路３４への入力チャネル４０を介して提供する。

記述される圧縮したパターンは、従来の圧縮されていないテストパターンよりはるかに少ないビットを含んでいる。圧縮したパターンは、決定論的に特定されたビットを再生にのみ十分な情報を含んでいる必要がある。従って、圧縮したパターンは典型的に従来のテストパターンのサイズの２％から５％で、従来のパターンより記憶装置に対して非常に少ないテスター・メモリを必要とする。重要なこととして、圧縮したテストパターンは、ＣＵＴ２４へのテスターから送信する非常により少ない時間を必要とする。

上記従来の自生技術とは異なり、割込みのないＣＵＴ２４内のチェーン２６を走査するために、圧縮したテストパターン３２は、テスター２１から連続的に提供される。圧縮したテストパターンがテスター２１によって、回路３４内のデコンプレッサー３６の入力チャネルに備えられとともに、デコンプレッサーは、圧縮したパターンをビットの解凍されたパターンへと解凍する。解凍されたテストパターンは、走査チェーン２６に適用される。圧縮したテストパターンが回路３４に提供されている際に、好ましくはこの適用が行われる、が、そのようである必要はない。ＣＵＴ２４内の回路論理が、走査チェーン２６中の解凍されたテストパターンで計測された後、そのパターンに対するテスト応答は走査チェーンにおいて取り込まれ、そこに格納された圧縮した障害無し基準応答４１との比較のためにテスター２１に送信される。

典型的な構成において、デコンプレッサー３６は走査チェーン２６ごとに出力があり、デコンプレッサーへの入力チャネルより多くの走査チェーンがある。しかしながら、記述されるように、他の構成においても、デコンプレッサー出力が入力チャネルより少ないか等しいようにすることが可能である。デコンプレッサーは、それが同じ時限中に受け取る圧縮したパターン・ビットの数よりその出力で与えられた時限において多くの解凍されたビットを生成する。これはデコンプレッションの行為であり、それによってデコンプレッサー３６は与えられた時限においてそれに提供されるより多いビットの数を生成する。

テスターに応答を送るためのテスト応答および時間のデータ・ボリュームを縮小するために、回路３４は、走査チェーン２６から読み取られるテスト応答を圧縮するための手段を含むことができる。そのような圧縮を提供するための１つの構成は１以上の空間圧縮器３８である。そして、圧縮器３８によって生み出された圧縮したテスト応答は、圧縮した基準応答４０と一つずつ比較される。基準応答が実際の応答と一致しない場合、障害が検知される。図３は、テスト応答の圧縮のために使用することができる別の構成を示す図である。マルチ入力符号レジスタ（ＭＩＳＲ）−４２は、多数のテストパターン応答を圧縮してその後、テスターに送られる符号に詰め込む。それは基準符号４４と比較される。上記の方法におけるテスト応答の圧縮は望ましいが、現在のデコンプレッション方法およびシステムに必要でない。

回路への圧縮したテストパターン、解凍されたテストパターンへのそのデコンプレッション、及び、走査チェーンへの解凍されたテストパターンの適用の提供は、同期して連続的に事実上同時に実行される。しかしながら、各行為が生じる率は変えることができる。所望ならば、行為はすべて同じクロックレートで同期して実行することができる。又は、行為は異なるクロックレートで実行することができる。行為が同じクロックレートで実行される場合、又は圧縮したテストパターンがより高いクロックレートで提供され解凍される場合、図２のように、デコンプレッサー３６および関連する走査チェーンの出力の数は、デコンプレッサーの入力チャネルの数を超過するだろう。この第１のケースにおいて、デコンプレッションは、入力チャネルより多くのデコンプレッサー出力の提供により達成される。圧縮したテストパターンがより低いクロックレートで提供され、より高いクロックレートで走査チェーンに解凍され適用される場合、出力および関連する走査チェーンの数は入力チャネルの数より同じ、より少い、又はより大きい。この第２のケースにおいて、デコンプレッションは、圧縮したテストパターン・ビットが提供されるクロックレートより高いクロックレートで、解凍されたテストパターン・ビットを生成することにより達成される。

図４Ａは、圧縮したパターンがより高いクロックレートで提供され解凍される第１のケースの実施例を例示し、また、解凍されたパターンは、より低いクロックレートで走査チェーンに同期して適用される。テスター２１は、クロック０（ＣＯ）によって設定された高い率で、デコンプレッサー３６の入力チャネル３７へテスター・チャネル４０を介して、圧縮したパターンのビットを提供する。デコンプレッサーは、テスターと同じ率でクロック１（Ｃ１）によって計測され、出力３９でその率で解凍されたパターンのビットを生成する。しかしながら、解凍されたビットは、走査チェーンへビットを計測するクロック２（Ｃ２）によって設定されたより低い率で走査チェーン２６に適用される、率の差は、図４Ａ中の典型的なタイミング図において例示される（実際の差ははるかに大きくなりえる）。それらの差によって、デコンプレッサーの他出力毎に走査チェーンに書き込まれる。示されるような、テスター、デコンプレッサーおよび走査チェーンを計測するという１つの利点は、テスターがＣＵＴ２４にテストパターンを提供するために走査チェーンの数より少ないチャネルを必要とすることである。より高いクロックレートＣ０でテスターを計測することによって、回路３４に圧縮したテストパターンを適用するのに必要な時間は、著しく縮小される。別の利点は、テスト・モード中に消えたパワーを制御する低消費電力適用にある。これは、ビットが走査チェーンへシフトされるクロックレートＣ２を減少させることにより行うことができる。

図４Ｂは、圧縮したテストパターンは、より低いクロックレートで提供され、より高いクロックレートで同期して解凍され、適用される第２のケースの実施例を例示する。ここで、テスター２１は、クロック０（ＣＯ）によって設定されたより低い率でチャネル４０を介して、デコンプレッサー３６の入力チャネル３７に圧縮したパターンのビットを提供する。デコンプレッサーはより高い率でクロック１（Ｃ１）によって計測される。解凍されたビットは、クロック１と同じ率でクロック２（Ｃ２）によってその出力３９を介して走査チェーン２６に適用される。率のこの差は、図４Ｂ中の典型的なタイミング図において例示される（実際の差ははるかに大きくなりえる）。差のために、ビットが変わる前に、デコンプレッサー３６はテスター２１から同じビットを２度読み取る。しかしながら、記述されるように、デコンプレッサーはステート・マシンを含んでいる。また、その内部状態が変わるので、その出力は各クロック・サイクルを変更する。図４Ｂの中で示されるようなテスター、デコンプレッサーおよび走査チェーンを計測するという１つの利点は、多くのチャネルを持っているがそれらの後の僅かなメモリでテスター２１を利用することができるということである。クロック・サイクル毎により多くのテスター・チャネル上にビットを提供することによって、メモリ力の不足は克服され、また、圧縮したテストパターンの適用のために要求された時間が縮小される。

図５は、本発明に係るデコンプレッサーのブロック図である。好ましい実施例において、所望ならば、デコンプレッサー３６は、そのタップ４８を介して、移相器５０接続された線形有限状態マシン（ＬＦＳＭ）４６を有する。移相器を介してＬＦＳＭは、ＣＵＴ２４における多数の走査チェーンの入力に多分に直線的に独立したテストパターンを提供する。ＬＦＳＭは、変換を維持している多くのｍ−シーケンスの適用により得ることができる線形のフィードバック・シフトレジスタ、セル・オートマトンあるいは変形されたＬＦＳＲの標準形に構築することができる。ＬＦＳＭの出力は、所定の時間に多数の走査チェーン２６の各々内に存在する解凍されたパターン・ビットは、パターンにおいてオーバーラップしない（位相外である）ことを保証する移相器に適用される。

ここに記述された連続フローデコンプレッションの概念は、テストパターン生成中に任意に満たされた残りのビットによって、決定論的なテストパターンは、典型的には決定論的に特定されているビットの２〜５％の間にのみあるという上述した事実に基づいている（部分的に特定されたビット位置を備えたテストパターンはテスト立方体と呼ばれる。（その例はテーブル２に現われる））。外部的に格納されなければならないテスト・データ・ボリュームが著しく縮小されるように、部分的に特定されたテスト立方体が圧縮される。テスト立方体中の特定されたビットの数がより少ないほど、圧縮したパターンへ情報をエンコードする能力はよりよい。圧縮したパターンへテスト立方体をエンコードする能力は、仮想走査チェーンとしてテスターによって調べられるテスト中回路を駆動する少数のデコンプレッサー入力チャネルを持つことにより開発される。しかしながら、実際のＣＵＴ２４は、多数の実在の走査チェーンへその記憶素子を接続する。これらの状況の下では、走査チャネルおよびテスト・データの格納に対する十分に小さなメモリをほとんど持たない、安価なテスターさえ、回路を外部的に駆動することができる。

図６は、図５のデコンプレッサーの第一実施例をより詳細に示す図である。ＬＦＳＭは原始多項式ｈ（ｘ）＝ｘ８＋ｘ４＋ｘ３＋ｘ２＋１を実装する８ステージ・タイプ１ＬＦＳＲ５２で具体化される。多くのＸＯＲゲートで具体化された移相器５０は夫々８ビット長の８個の走査チェーン２６を駆動する。移相器の構成は、その出力チャネルＣＯからＣ７の間で相互の離隔距離が少なくとも８ビットであるような方法で選択され、また、出力チャネルはすべて次の形式がある３個の入力（タップ）ＸＯＲ機能によって駆動される。

ＣｉはＩ番目の出力チャネルであり、Ｓｋは、ＬＦＳＲのｋ番目のステージを示す。ＬＦＳＲは、クロック・サイクル毎に、その２個の入力チャネル３７ａ、３７ｂおよび入力インジェクター４８ａ、４８ｂ（ＸＯＲゲート）を介して、レジスタの第２および第６のステージへ与えられると仮定する。チャネル３７ａ上で受信した入力変数「ａ」（圧縮したテストパターン・ビット）は、偶数の添字（ａ０、ａ２、ａ４、．．）によってラベル付けされ、また、チャネル３７ａ上で受信した変数「ａ」は、奇数の偶数の添字（ａ１、ａ２、ａ５、．．）によってラベル付けされる。ブールとしてこれらの外部変数を扱うと、走査セルはすべて概念的に、テスター２１によってＬＦＳＲ５２に注入された入力変数の線形関数である記号表現で満たすことができる。フィードバック多項式（移相器５０）を与えられると、ＬＦＳＲだけがテスト・データによって供給される４つのクロック・サイクルの追加の初期期間と同様にインジェクター４８ａ、ｂの位置にて、図６中の走査チェーン２６内の各走査セルの内容は論理上決定することができる。図７は、図６中で識別される走査チェーンＣ７、Ｃｌ（Ｃ６）に対応する図６の中で０〜７と番号付けられた走査チェーンで、図６中の６４個の走査セルのための式を与えている。図７の中の各走査チェーンの式は、情報がチェーンへシフトされる順にリストされる。つまり、一番上の式は、データが１番目にシフトしたことを示す。

図６中のデコンプレッサー３６が、テーブル２の次の部分的に特定されたテスト立方体に基づいたテストパターンを生成すると仮定する（ここに、８つの走査チェーンの内容は、走査チェーンへ最初にシフトされる情報を表わす左端のカラムによって水平に示される）。

ｘｘｘｘｘｘｘｘ 走査チェーン０
ｘｘｘｘｘｘｘｘ 走査チェーン１
ｘｘｘｘ１１ｘｘ 走査チェーン２
ｘｘ０ｘｘｘ１ｘ 走査チェーン３
ｘｘｘｘ０ｘｘｌ 走査チェーン４
ｘｘ０ｘ０ｘｘｘ 走査チェーン５
ｘｘ１ｘ１ｘｘｘ 走査チェーン６
ｘｘｘｘｘｘｘｘ 走査チェーン７

テーブル２

変数ｘは、「どちらでもかまわない」条件を示す。対応する圧縮したテストパターンは、ガウス‐ジョルダン消去法技術のような多くの周知の技術のいずれかを使用する図７から次の１０個の方程式の系の解により決定することができる。選択された方程式は、決定論的に特定されたビットに相当する。

残りの変数が０の値を仮定している一方、シード変数ａ０、ａ１、ａ２、ａ３とａｌ３は１の値と等しいことを立証することができる。このシードは、続いて次の形式で十分に特定されたテストパターンを生成する（初期の特定された位置に下線が引かれる）。

見て分かるように、（圧縮したパターン・ビットの数で割られた走査セルの数として定義された）達成された圧縮比は、

である。

図８Ａ−Ｄは、図５のＬＦＳＭ４６のための様々な実施例を例示する。図８Ａは、タイプＩ ＬＦＳＲ６０である。図８Ｂは、タイプＩＩ ＬＦＳＲ６２である。図８Ｃは、変形されたＬＦＳＲ６４である。また、図８Ｄは、セル・オートマトン６６である。それらはすべて原始多項式を実装する。セル・オートマトン６６を除いて、各場合において、ＬＦＳＭは、シフトレジスタ構成において接続している多くの記憶素子を含んでいる。さらに、ＬＦＳＭの次のステートを一意に決定する様々なメモリセル間にいくつかのフィードバック結合がある。フィードバック結合は、目的記憶素子の近くのＸＯＲゲートの形態にてインジェクターの導入によって設計に同化する。入力チャネル３７は、入力インジェクター４８ａ、ｂによってＬＦＳＭに圧縮したパターンのビットを提供する。インジェクターは、ビットのそれらのソースが入力チャネルである以外のＬＦＳＭの内では、同様に他のフィードバック結合として扱われる。入力チャネル３７は、符号化効率を改善するために異なるＬＦＳＭインジェクター４８を駆動する多数のファンアウを持っても良い。

図９は、再度時間を測るＬＦＳＲ６８の形態にて３２ビットのＬＦＳＭの最良の実施例を示す。一旦入力変数がＬＦＳＭに注入されると、入力変数が最適に配信されるように、インジェクターは等しく間隔を置かれる。実際、ＬＦＳＭのサイズは、回路において、符号化の所望の圧縮比、そしてテスト中回路のある構造の特性上において、実在の走査チェーンの数に依存する、
図１０は、ＸＯＲゲートではなく多くのＸＮＯＲゲートで構築された移相器５０の他の実施例を例示する。移相器はＸＮＯＲとＸＯＲのゲートから組合せで同様に構成することができる。

図１１は、デコンプレッサーに圧縮したテストパターンを適用するためのパラレルに連続するコンバージョンの使用を例示する。デコンプレッサー３６への入力チャネル３７が、テスター２１のチャネル４０の数より数においてより少ない場合、入力でデコンプレッサーにレジスタ７０のような並列に連続するコンバーターを提供することは有利かもしれない。ビットの次のセットがテスター２１からのレジスタに適用される前にレジスタの内容がシフトされるそのように、レジスタ７０は計測される。テストパターンの連続フローはこのように維持されている。

図１２は、回路３４に提供するのではなく、デコンプレッサー３６を含んでいる実施例中のテスター２１のブロック図である。テスターはテストパターンを内部に解凍し、ＣＵＴ２４に解凍されたテストパターンを送信する。そのようなテスターは、テスト時間を重要とするのではなく、それが各テスト中回路にデコンプレッサーを加えなということが好ましいという点で利点を有する。圧縮したテストパターン（完全なテストパターンではなく）を単に格納するので、記憶装置の条件はさらに縮小される。さらに、上記のテスター実施例の変形において、圧縮器３８も、回路３４ではなくテスター２１に含むことができる。そして、回路は、テスターに対する圧縮されていないテスト応答を返す。これはさらに回路デザインを単純化する。

テストパターンを解凍する処理は、図５を参照してより詳細に記述される。ＬＦＳＭ４６は初期のオールゼロステートからその演算を始める。ｎ−ビットＬＦＳＭおよびｍ入力インジェクターを想定すると、実際のテストパターンに対応するビットを生成し始める前に、
（外１）

クロック・サイクルは、ＬＦＳＭを初期化するために使用しても良い。ＬＦＳＭの初期化及びクロックＣＯ及びＣｌが同じ率で実行していると仮定した後、新しいビットは、移相器５０によるすべてのクロック・サイクル毎に、並列に各走査チェーン２６にロードされる。この時に、テスト中回路３４は走査モードで操作され、解凍されたテストパターンがＯｓと１ｓ内で走査チェーンに２６を満たす（そしてそこに格納されたどんな前のテスト応答もシフトする）。残りの位置がＬＦＳＭによって生成されたランダムなビットで満たされている一方、走査チェーン中の少数のビット位置はしたがって、決定論的に特定された値を得る。テストパターンがシフトされるクロック・サイクル数は、最長の走査チェーン中のセルの数と少なくとも同じくらいの数で、回路内の最長の走査チェーンの長さによって決定される。最長の走査チェーンが全テストパターンを得るまで、走査変更信号はしたがってすべての走査チェーンに対して高位に保持される。シフトされる最初の数ビットが情報消失なしで上書きされるように、回路中のより短い走査チェーンは左に寄せられる。

ＬＦＳＭからのパターンは直線的に依存するかもしれない。言いかえれば、著しく関連している多数の走査チェーンの二次元構成内の様々なビット位置を決定することは可能である。相互に依存性のある形式を有する位置によって、駆動されたゲートへの障害励起に必要な刺激を提供することが多くの場合可能でないように、これは試験性問題を起こす。従って、走査チェーン内の様々なビット位置間の線形の依存性を縮小するために、（多くのＸＯＲゲートかＸＮＯＲゲートのような）移相器５０は、ＬＦＳＭのタップ（出力）で使用されるかもしれない。ＸＯＲロジックはＸＯＲゲートのサイズに依存する２レベルかマルチレベルでありえる。ＣＵＴ２４中のすべての走査チェーンは、ＬＦＳＭからのタップ−４８の部分集合をＸＯＲすることによって得られる信号によって駆動される。テスト立方体の符号化効率がさらに維持されているように、これらのタップが決定される。さらに、ＬＦＳＭの中のメモリセルがすべてファンアウト信号のほぼ等しい数を持ち、伝搬遅延が適切に最適化されるように、タップは方法で選択されている。一旦、解凍されたテストパターンは、テスト・モード中に走査チェーンに完全にロードされると、ＣＵＴ２４は演算の標準モードに切り替えられる。その後、ＣＵＴは、走査チェーン中のテストパターンによって提供される励振下その通常動作を実行する。ＣＵＴのテスト応答は走査チェーンにおいて取り込まれる。取り込む間、新しい初期化サイクルが次のテストパターンのロードのために始める前に、ＬＦＳＭはオールゼロステートにリセットされる。

典型的な実施例において本発明の原理について例証し記述することによって、そのような原理から外れずに構成と詳細において、例示される実施例を変更できることは当業者にとって明白である。例示される実施例がこれらの原理を教授するように意図され、本発明の範囲に対する制限であるようには意図されないことが理解されるべきである。我々は、したがって、次の請求項およびそれらの均等物の範囲および精神内で生ずる全てを本発明として要求する。

走査チェーンによってディジタル回路をテストするための従来のシステムのブロック図である。 走査チェーンによってディジタル回路をテストするための本発明に係るテスト・システムのブロック図である。 走査チェーンによってディジタル回路をテストするための本発明に係るシステムの第二実施例のブロック図である。 システムの構成要素間で可能となる異なる可能なタイミング関係を例示するタイミング図を含む、本発明に係るテスト・システムのブロックブロック図である。 システムの構成要素間で可能となる異なる可能なタイミング関係を例示するタイミング図を含む、本発明に係るテスト・システムのブロックブロック図である。 線形有限状態機械（ＬＦＳＭ）及び移相器を含む、本発明に係るデコンプレッサーのブロック図である。 走査チェーンに連結された図５のデコンプレッサーの最初の実施例をより詳細に示す。 図５の走査チェーンに各走査セルに格納されたビット用の論理式を示す。 図５のＬＦＳＭの他の実施例を例示する。 図５のＬＦＳＭの他の実施例を例示する。 図５のＬＦＳＭの他の実施例を例示する。 図５のＬＦＳＭの他の実施例を例示する。 ３２ビットのＬＦＳＭの最良の実施例を例示する。 図５の移相器の他の実施例を例示する。 デコンプレッサーに圧縮したテストパターンを適用するための並列から直列への変換の使用を例示する。 走査チェーンによってディジタル回路をテストするための本発明に係るテスターのブロック図である。

Claims (17)

1. システムであって、
   レジスタと線形のフィードバック・シフトレジスタ（ＬＦＳＲ）を有するデコンプレッサーとを有する集積回路、
   該集積回路の外部に位置する自動テスト装置、を有し、
   前記レジスタは、圧縮テストパターンデータを前記自動テスト装置の出力からロードし、該圧縮テストパターンデータを前記ＬＦＳＲの入力ロジックゲートへ出力し、
   前記ＬＦＳＲの入力ロジックゲートは、前記圧縮テストパターンデータを受信し、該圧縮テストパターンデータを前記ＬＦＳＲ内に格納されたデータと論理的に結合する、システム。
2. 前記レジスタは、前記圧縮テストパターンデータの複数のビットが前記ＬＦＳＲの入力ロジックゲートへ出力される前に、前記自動テスト装置の複数の出力から該圧縮テストパターンデータの複数のビットを並列に受信する、請求項１記載のシステム。
3. 前記デコンプレッサーは、前記ＬＦＳＲの出力と結合された入力を有する位相シフターを更に有し、該位相シフターは、該位相シフターから出力された前記テストパターンのビットの位相を互いにずらす、請求項１記載のシステム。
4. 前記集積回路は、走査チェーンを更に有し、
   前記デコンプレッサーは、前記ＬＦＳＲと前記走査チェーンとの間に結合された位相シフターを更に有し、
   該位相シフターは、該位相シフターから出力された前記テストパターンのビットの位相を互いにずらす、請求項１のシステム。
5. 前記レジスタは、前記自動テスト装置の複数の出力から前記圧縮テストパターンデータを並列に受信し、該圧縮テストパターンを前記ＬＦＳＲ内へシフトする、請求項１記載のシステム。
6. 集積回路であって、
   レジスタ、
   位相シフターと、前記レジスタの出力と該位相シフターの入力との間に結合された線形のフィードバック・シフトレジスタ（ＬＦＳＲ）とを有するデコンプレッサー、を有し、
   前記レジスタは、圧縮テストパターンのビットをロードし、該圧縮テストパターンのビットを前記デコンプレッサーの前記ＬＦＳＲへ入力し、
   前記デコンプレッサーは、前記圧縮テストパターンデータのビットを解凍し、解凍されたテストパターンのビットにする、集積回路。
7. 前記レジスタは、当該集積回路の外部に位置する自動テスト装置（ＡＴＥ）と結合される、請求項６記載の集積回路。
8. 前記位相シフターと結合された走査チェーンを更に有する、請求項６記載の集積回路。
9. 前記位相シフターはＸＯＲゲートのみで形成される、請求項６記載の集積回路。
10. 前記レジスタは、当該集積回路の外部に位置する自動テスト装置（ＡＴＥ）と結合され、
    前記レジスタは、該ＡＴＥから前記圧縮テストパターンをロードし、該圧縮テストパターンを前記ＬＦＳＲへ出力する、請求項６記載の集積回路。
11. 前記レジスタはシフトレジスタである、請求項６記載の集積回路。
12. 方法であって、
    集積回路内にあるレジスタに圧縮テストパターンのビットをロードする段階、
    前記レジスタから線形のフィードバック・シフトレジスタ（ＬＦＳＲ）を有するデコンプレッサーへ前記圧縮テストパターンのビットを転送する段階及び
    前記圧縮テストパターンのビットを前記デコンプレッサーで解凍する段階を有し、
    該解凍する段階は、前記圧縮テストパターンのビットを前記デコンプレッサー内に格納されたビットと論理的に結合する段階を有する、方法。
13. 前記デコンプレッサーは、位相シフターを更に有する、請求項１２記載の方法。
14. 前記解凍する段階は、前記圧縮テストパターンのビットが前記レジスタから前記デコンプレッサーへ転送されるときに前記デコンプレッサー内で行われる、請求項１２記載の方法。
15. 前記ロードする段階は、外部の自動テスト装置（ＡＴＥ）から前記レジスタへ前記圧縮テストパターンのビットをロードする段階を有する、請求項１２記載の方法。
16. 走査チェーンに前記圧縮テストパターンのビットをロードする段階を更に有する、請求項１２記載の方法。
17. 前記ロードする段階は、前記圧縮テストパターンのビットを前記レジスタに並列にロードする段階を有し、
    前記転送する段階は、前記圧縮テストパターンのビットを前記レジスタから前記デコンプレッサーにシリアルにシフトする段階を有する、請求項１２記載の方法。

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