JP4682937B2

JP4682937B2 - 起動制御回路

Info

Publication number: JP4682937B2
Application number: JP2006185543A
Authority: JP
Inventors: 克典米倉; 栄岡崎
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2006-07-05
Filing date: 2006-07-05
Publication date: 2011-05-11
Anticipated expiration: 2026-07-05
Also published as: JP2008015749A

Description

本発明は、ＣＰＵによって複数の機器の作動が制御される装置の起動制御方法及び起動制御回路に関する。

コンピュータシステムにおいて、ＣＰＵ（中央処理装置）の異常による誤動作を防止するフェイルセーフ手段としては、例えばウォッチドッグタイマを用いた監視システム（ウォッチドッグシステム）などがある。

ウォッチドッグシステムでは、通常、ＣＰＵがウォッチドッグパルスを出力するようにしており、このウォッチドッグパルスを常時監視し、ウォッチドッグパルスが出力されない時間が一定時間を越えたときに、ＣＰＵに異常が生じたと判断し、リセットパルスを出力することにより、ＣＰＵをリセットさせる。

このようなウォッチドッグシステムにおいては、ＣＰＵが設けられている装置異状によってＣＰＵが誤動作したときに、リセット状態を継続するか、ＣＰＵの動作を停止させることにより、ＣＰＵの再起動と暴走が繰り返されてしまうのを防止する提案がなされている（例えば、特許文献１、特許文献２参照。）。

ところで、ＣＰＵの処理能力の向上に伴って、電子写真プロセス等を適用して記録紙等に画像を形成する画像形成装置などの各種の装置においては、単一のコントローラで、各種の処理を実行することにより低コスト化等が図られている。

例えば、プリント機能、コピー機能に加えてファクシミリ機能を備えた所謂複合機では、ＣＰＵが設けられているメイン基板に、所定の入出力インターフェイスを介して、プリント機能、コピー機能、ファックス機能を担う各モジュールを接続し、メイン基板に設けているＣＰＵによって各モジュールの作動を制御するようにしている。

このようなコントローラにおいても、ウォッチドッグタイマなどのウォッチドッグシステムが設けられており、ＣＰＵを常時監視するようにされている。
特開平１１−１２００３４号公報特開２００２−２５９１６４号公報

しかしながら、単一のＣＰＵで各種の処理を行うようにした場合、ＣＰＵの負荷が大きく、特に装置の作動を開始するためにＣＰＵが立ち上がるときに大きな負荷がかかる。このときに、ＣＰＵが正常に起動して、ＣＰＵによって制御される各モジュールが立ち上がるまでに時間に時間を要することがあり、このために、ＣＰＵが正常に起動されないと、ウォッチドッグタイマでは、回避しきれずに、装置が正常に立ち上がらないという問題が生じる。

本発明は上記事実に鑑みてなされたものであり、１つのＣＰＵによって多数の機器の作動を制御するときに、簡単な構成で確実な起動を可能とする装置の起動制御回路を提供することを目的とする。

上記目的を達成するための本発明の起動制御回路は、画像形成装置のＣＰＵの起動及び再起動を制御する起動制御回路であって、前記ＣＰＵは、画像形成装置の特定の機能を担う複数のモジュールと入出力ポートを介して接続されて、前記複数のモジュール各々を動作可能とする立ち上げ処理を行うと共に、立ち上げ処理の終了した複数のモジュール各々の作動を制御するものであり、前記複数のモジュールと接続されて、ＣＰＵの起動後又は再起動後に前記複数のモジュールの各々が正常に立ち上がり且つ動作可能な状態になった場合にオン状態となるモジュール動作信号を出力する入出力ポートと、ＣＰＵの起動又は再起動から計測を開始し、計測開始から予め設定された時間が経過したときに、リセット信号を出力するタイマ回路と、前記モジュール動作信号がオフ状態の場合には、前記タイマ回路から出力されたリセット信号をオン状態にすると共に、前記モジュール動作信号がオン状態の場合には、前記タイマ回路から出力されたリセット信号をオフ状態にするゲートと、前記ゲートから入力されるリセット信号がオン状態の場合には、前記ＣＰＵをリセットして再起動するリセット指示信号を前記ＣＰＵに出力すると共に、前記ゲートから入力されるリセット信号がオフ状態の場合又は電源スイッチがオンにされた場合には、前記ＣＰＵのリセットを禁止するリセット解除信号を前記ＣＰＵに出力するリセット回路と、を含むことを特徴とする。

この発明によれば、ＣＰＵが設けられている装置の電源スイッチがオンされるとＣＰＵが起動を開始して、モジュールを立ち上げる。また、モジュールが立ち上がることにより、リセット回路によるＣＰＵのリセットを禁止する。

ここで、予め設定した設定時間が経過しても、モジュールが立ち上がらないときには、リセット回路がＣＰＵをリセットして再起動させる。このときに、タイマ回路も合わせてリセットすることにより、モジュールが立ち上がらないときには、ＣＰＵの再起動を繰り返す。

これにより、ＣＰＵを確実に起動して、装置が作動可能となる状態とすることができる。

このような本発明が適用される起動制御回路は、前記リセット回路による前記ＣＰＵの再起動回数が設定可能であっても良く、また、前記タイマ回路の前記設定時間が設定可能であっても良い。

この発明によれば、リセット回路によるＣＰＵの再起動回数を制限可能とすることにより、装置故障等によってＣＰＵが起動できないときに、不要にＣＰＵの再起動を繰り返してしまうのを抑えることができる。

また、入出力ポートに接続されるモジュールによって立ち上がりに要する時間が異なることがあり、このときに、設定時間の設定を可能とすることにより、適切なタイミングでＣＰＵの再起動を行うことができる。

このような本発明においては、前記入出力ポートが、入出力用の集積回路を含むときに、該集積回路から前記モジュールの立ち上がり完了信号が出力されたときに、前記ゲート手段が、前記リセット回路の作動を禁止するものであっても良い。

この発明によれば、入出力ポートを、ＡＳＩＣ等の集積回路を用いて形成しているときに、モジュールが立ち上がって動作可能となったときに、立ち上がりの完了信号が出力されるようにする。

これにより、簡単にかつ的確にモジュールの立ち上がりが完了したか否かに基づいてリセット回路の作動／作動禁止の切り換えを行うことができる。

以上説明したように本発明によれば、ＣＰＵが起動してモジュールの立ち上げ処理を行うときに、予め設定している設定時間以内にモジュールが立ち上がらなかったときに、ＣＰＵの再起動を行うことにより、装置を起動するときに、的確なタイミングでＣＰＵを再起動可能として、確実に立ち上げることができるという優れた効果が得られる。

以下に、図面を参照しながら本発明の実施の形態の一例を詳細に説明する。図１には、本実施の形態に適用した画像形成装置の一例として適用した複写機１０の概略構成を示している。

この複写機１０は、コピー機能、プリント機能を備えており、複写機１０には、コピー制御、プリント制御等を含む装置全体の作動制御を行うコントローラ１２が形成されたメイン基板１４を備えている。

コントローラ１２は、ＣＰＵ１６、ＲＯＭ１８及びＲＡＭ２０がバス２２に接続されている。ＲＯＭ１８には、複写機１０の作動制御等に適用する各種の制御プログラムが記憶されており、ＣＰＵ１６は、ＲＯＭ１８に記憶されている制御プログラムを読み込んで実行することにより、複写機１０の作動制御等の各種の処理を行う。また、ＲＡＭ２０は、ＣＰＵ１６が各種の処理を実行するときのワークエリア等として用いられる。

なお、ＲＯＭ１８は、ＲＯＭコントローラを介して接続され、ＲＡＭ２０は、ＤＲＡＭコントローラ（何れも図示省略）を介して接続されており、ＲＯＭコントローラによってＲＯＭ１８からのプログラムデータの読み出しが制御されると共に、ＤＲＡＭコントローラによってＲＡＭ２０へのデータの書込み及びＲＡＭ２０からのデータの読み出しが制御される。

また、バス２２には、ＨＤＤ２４が接続しており、複写機１０では、ＨＤＤ２４に各種のデータを記憶し保存可能となっていると共に、ＨＤＤ２４に記憶しているデータに対する処理が可能となっている。

さらに、コントローラ１２には、ネットワークインターフェイス（ネットワークＩ／Ｆ）２６が設けられており、複写機１０では、ネットワークを介したデータの入出力が可能となっている。

一方、メイン基板１４には、汎用入出力ポート（ＧＩＯ）２８（以下、入出力ポート２８とする）が設けられている。この入出力ポート２８には、ＣＰＵ１６によって作動が制御されるモジュールとして画像読取を行うスキャナ部３０及び、印刷処理を行う印刷出力部３２が接続されている。また、入出力ポート２８には、各種の情報の入力及び表示を行うユーザーインターフェイス部（ＵＩ部）３４が接続されている。

コントローラ１２のＣＰＵ１６では、入出力ポート２８を介してスキャナ部３０、印刷出力部３２及びＵＩ部３４が接続されることにより、スキャナ部３０、印刷出力部３２及びＵＩ部３４のそれぞれの作動を制御する。

なお、メイン基板１４には、一般的構成のウォッチドッグシステム（図示省略）が設けられており、ＣＰＵ１６の動作異常が発生するとリセット処理を行い、装置の正常作動が維持されるようになっている。また、このような複写機１０の基本的構成は、公知の任意の構成を適用することができる。

このように構成されている複写機１０では、図示しない電源スイッチがオンされると、ＣＰＵ１６が起動を開始し、ＲＯＭ１８に記憶されている制御プログラムを読み込んで、スキャナ部３０、印刷出力部３２及びＵＩ部３４のそれぞれを立ち上げる。これにより、スキャナ部３０、印刷出力部３２及びＵＩ部３４のそれぞれが正常に立ち上げられることにより、複写機１０が作動可能状態となる。

複写機１０では、作動可能状態で、例えば、ネットワークＩ／Ｆ２６を介して印刷データ（印刷ジョブ）が入力されることにより、ＣＰＵ１６は、入力された印刷データに対して所定の処理を行い、印刷出力部３２へ出力する。これにより、複写機１０では、入力された印刷データに基づいた印刷処理がなされる。

また、複写機１０では、スキャナ部３０に原稿が装填されて、ＵＩ部３４を介して複写処理の指示が入力されると、ＣＰＵ１６が、スキャナ部３０の作動を制御して、原稿の画像データの読み込みを行い、読み込んだ画像データに対して所定の画像処理を施して印刷出力部３２へ出力する。これにより、原稿に記録された画像に応じた印刷出力（画像複写）がなされる。

ところで、メイン基板１４には、起動制御回路４０が設けられている。図２には、起動制御回路４０の概略構成を示している。起動制御回路４０は、リセット回路４２、ゲート４４及びプルアップ抵抗４６を備えると共に、メイン基板１４に設けられているタイマ回路４８を含んで構成されている。

リセット回路４２は、出力信号Resetを、ＣＰＵ１６のリセット端子へ出力する。ここで、リセット回路４２は、図３に示されるように、通常、出力信号Resetとしてリセット解除信号を出力するが、入力信号ＲＳＴｓがオフ（例えば、Ｌレベル）することにより、リセット信号（例えば、Ｌレベルの信号）を出力する。

ＣＰＵ１６は、リセット回路４２の出力信号Resetがリセット（Ｌレベル）されることにより、再起動される。これにより、リセット回路４２によってＣＰＵ１６のリセット（再起動）が可能となっている。なお、複写機１０の電源スイッチがオンされたときには、リセット回路４２が出力信号Resetとしてリセット解除信号を出力すると共に、ＣＰＵ１６が起動される。

図２に示されるように、タイマ回路４８には、リセット回路４２の出力信号Resetが入力されるようになっており、タイマ回路４８は、出力信号Resetとしてリセット信号が入力されると、リセット／スタートして経過時間の計測を開始する。これにより、タイマ回路４８の出力信号ＲＳＴがオン（例えば、Ｈレベル）する。

また、図３に示されるように、タイマ回路４８では、リセット／スターとされた後、予め設定されている時間（設定時間ｔｓ）が経過すると、出力信号ＲＳＴをオフ（例えば、Ｌレベル）する。このようなタイマ回路４８は、メイン基板１４上の既存のタイマ回路を用いることができる。

図２に示されるように、タイマ回路４８の出力信号ＲＳＴは、ゲート４４へ入力される。また、ゲート４４には、入出力ポート２８から、入出力ポート２８に接続されているモジュール（スキャナ部３０、印刷出力部３２及びＵＩ部３４）の動作信号ＧＩＯが入力される。

図３に示されるように、この動作信号ＧＩＯは、各モジュールが正常に立ち上がり、動作可能な状態となった時にオン（例えば、Ｈレベル）される。なお、このような動作信号ＧＩＯの出力は、ＡＳＩＣ等を用いて各モジュールが接続される入出力ポート２８を形成し、各モジュールからＡＳＩＣに立ち上がり終了信号や、動作可能状態を示す動作信号が入力されるようにし、ＳＡＩＣが各モジュールから入力された信号に基づいて出力するなどの任意の構成を適用することができる。

ゲート４４は、入出力ポート２８から入力される動作信号ＧＩＯがオフ状態であると、タイマ回路４８から入力される出力信号ＲＳＴをスルーする。また、ゲート４４は、動作信号ＧＩＯがオンすると、出力信号ＲＳＴのスルーを停止する。

図２に示されるように、ゲート４４の出力側は、リセット回路４２の入力側に接続している。また、ゲート４４の出力側には、プルアップ抵抗４６が接続している。

図３に示されるように、リセット回路４２には、ゲート４４がオフすることにより、プルアップ抵抗４６を介して電圧Ｖｃが印加される。このときの電圧は、ＨレベルとＬレベルの中間（以下、ＨＩ−Ｚレベルとする）となる。リセット回路４２は、入力信号ＲＳＴｓがＨＩ−Ｚレベルとなると、作動を停止して、出力信号Resetとしてリセット解除信号を出力し続ける。

また、リセット回路４２では、ゲート４４が接続されることにより、ゲート４４がオンしている間は、タイマ回路４８の出力信号ＲＳＴが入力される。すなわち、リセット回路４２には、入力信号ＲＳＴｓとして、タイマ回路４８の出力信号ＲＳＴ及び動作信号ＧＩＯに応じた信号が入力されるようになっている。

ここで、動作信号ＧＩＯがオフしていると、タイマ回路４８の計測時間が設定時間ｔｓに達すると、リセット回路４２には、入力信号ＲＳＴｓとしてリセット信号（Ｌレベルの出力信号ＲＳＴ）が入力される。これにより、リセット回路４２が、出力信号Resetとしてリセット指示信号を出力し、このリセット指示信号によってＣＰＵ１６及びタイマ回路４８がリセットされる。

一方、タイマ回路４８の設定時間ｔｓは、ＣＰＵ１６が起動し、入出力ポート２８に接続されているスキャナ部３０、印刷出力部３２及びＵＩ部３４のそれぞれが、このＣＰＵ１６によって立ち上げられて動作可能となるまでの時間（例えば、ｔｓ＝３０sec）としている。

これにより、ＣＰＵ１６が起動すると共に、入出力ポート２８を介して接続されているモジュール（スキャナ部３０、印刷出力部３２及びＵＩ部３４）のそれぞれが、正常に立ち上げ処理を終了すると、入出力ポート２８からゲート４４へ出力される動作信号ＧＩＯがオンして、ゲート４４がオフされ、リセット回路４２の作動が停止される。

すなわち、起動制御回路４０では、入出力ポート２８を介して接続されているスキャナ部３０、印刷出力部３２及びＵＩ部３４が正常に立ち上がることにより、ＣＰＵ１６のリセットを停止するが、ＣＰＵ１６に起動異常が発生し、タイマ回路４８に設定されている時間（設定時間ｔｓ）が経過したときに、スキャナ部３０、印刷出力部３２及びＵＩ部３４が正常に立ち上がっていないときには、ＣＰＵ１６をリセットして再起動するようにしている。

複写機１０の立ち上がり時間は、入出力ポート２８に接続されるモジュールによって異なることから、複写機１０では、ＵＩ部３４からの入力操作によって設定時間ｔｓの設定が可能となっている。また、ハードウェアの故障等によってＣＰＵ１６の起動異常が生じたときには、ＣＰＵ１６のリセットを繰り返しても、装置の立ち上げが終了しないことがある。

ここから、複写機１０では、ＵＩ部３４からの入力操作によって起動制御回路４０によるＣＰＵ１６の再起動回数（リセット回数）Ｎの設定が可能となっている。

図４には、このように構成されている起動制御回路４０の処理の流れをフローチャートとして示しており、以下で、図３乃至図５を参照しながら、本実施の形態に適用した起動制御回路４０によるＣＰＵ１６の起動制御を説明する。

図４には、起動制御回路４０の作動処理の流れを示しており、複写機１０の図示しない電源スイッチがオンされると、リセット回路４２からリセット信号が出力される（ステップ１００）と共に、ＣＰＵ１６が起動され（ステップ１０２）、タイマ回路４８がリセット／スタートされる（ステップ１０４、図３及び図５参照）。

これにより、ＣＰＵ１６が起動を開始すると、このＣＰＵ１６によって、入出力ポート２８に接続されているスキャナ部３０、印刷出力部３２及びＵＩ部３４のそれぞれの立ち上げ処理が開始される。なお、リセット回路４２では、電源スイッチがオンされることにより、起動回数のカウント値ｎをリセット（クリア）する（ｎ＝０）。

一方、ＣＰＵ１６の起動が開始されると、ステップ１０６では、タイマ回路４８の計測時間ｔが、設定時間ｔｓに達してか否かが確認され、ステップ１０８では、ステップ１０８では、入出力ポート２８から出力される動作信号ＧＩＯがオンしたか否かを確認する。

ここで、ＣＰＵ１６が正常に起動して、入出力ポート２８に接続されているスキャナ部３０、印刷出力部３２及びＵＩ部３４の立ち上げ処理が完了し、タイマ回路４８の計測時間ｔが設定時間ｔｓに達する前（ステップ１０６で否定判定されている状態）に、入出力ポート２８から出力される動作信号ＧＩＯがオンすると、ステップ１０８で肯定判定される。

動作信号ＧＩＯがオンされることにより、ゲート４４がオフされて（ステップ１１０）、リセット回路４２の入力信号ＲＳＴｓがＨＩ−Ｚレベルとなることにより、リセット回路４２が停止して（ステップ１１２）、リセット解除信号を出力した状態に保持され、ＣＰＵ１６の起動が完了される（図３参照）。

これに対して、図５に示されるように、ＣＰＵ１６の起動異常が発生し、スキャナ部３０、印刷出力部３２ないしＵＩ部３４の立ち上げ処理が完了しないと入出力ポート２８から出力される動作信号ＧＩＯがオフ状態となる（ステップ１０８で否定判定状態）。

図４に示されるように、この状態で、タイマ回路４８の計測時間ｔが設定時間ｔｓに達してステップ１０６で肯定判定される。これにより、図５に示されるように、タイマ回路４２が、リセット信号を出力し、ゲート４４がオン状態となっていることから、このリセット信号が、リセット回路４２に入力される。

リセット回路４２では、入力信号ＲＳＴｓとしてタイマ回路４８から出力されるリセット信号が入力されると、リセット回数のカウント値ｎをカウントアップする（ステップ１１４）し、次に、ＣＰＵ１６の再起動回数が、設定回数（設定値Ｎ）に達しているか否かを確認する（ステップ１１６）。なお、ここでは、再起動回数ではなく、電源投入時を含めたＣＰＵ１６の起動回数をカウントし、起動回数が設定値に達したか否かを判断している。

これにより、カウント値ｎが設定値Ｎに達していなければ（ｎ＜Ｎ）、ステップ１１６で否定判定して、出力信号Resetとしてリセット指示信号を出力する（ステップ１１８）。

起動制御回路４０では、リセット回路４２からリセット信号が出力されると、ＣＰＵ１６が再起動される（ステップ１０２）と共に、タイマ回路４８がリセット／スタートされる（ステップ１０４）。

このようにして再起動されたＣＰＵ１６が正常に起動されて、スキャナ部３０、印刷出力部３２及びＵＩ部３４が立ち上げることにより起動処理が終了する。また、リセット回数のカウント値ｎが設定値Ｎに達してしまうと、再起動が困難であるとして、ステップ１１６で否定判定して、起動処理を終了する。なお、ＣＰＵ１６が正常に起動していない状態で起動処理を終了する時には、アラームを発するなどしてユーザーに報知する。

このように、ＣＰＵ１６が起動を開始したときに、予め設定している設定時間ｔｓが経過しても、ＣＰＵ１６が起動されることにより立ち上げられるスキャナ部３０、印刷出力部３２及びＵＩ部３４の何れか１つでも正常に立ち上がっていないと判断されるときに、ＣＰＵ１６の再起動を行うことにより、ＣＰＵ１６の処理負荷によってＣＰＵ１６が正常に起動しなかったときに、的確にＣＰＵ１６を再起動して、装置の立ち上げ処理を行うことができる。

また、ＣＰＵ１６の再起動を繰り返しても正常に起動されないときには、ハードウェアの故障などが起因した起動不良であると判断できるので、このときには、再起動を行わないことにより、複写機１０を立ち上げることができない状態で、不必要にＣＰＵ１６の再起動を繰り返してしまうのを防止することができる。

なお、以上説明した本実施の形態は、本発明の構成を限定するものではない。例えば、本実施の形態では、ＣＰＵ１６によって立ち上げ制御及び作動制御が行われるモジュールとして、スキャナ部３０、印刷出力部３２及びＵＩ部３４を備えた複写機１０を例に説明したが、これに限らず、さらにファクシミリ通信モジュールを備えた複合機であっても良く、また、スキャナ部３０が省かれたプリンタ（印刷出力装置）などの任意の構成の画像形成装置を適用することができる。

また、本実施の形態では、画像形成装置の一種である複写機１０を例に説明したが本発明はこれに限らず、１つのＣＰＵによって複数のモジュールの立ち上げ処理及び作動制御処理を行う任意の構成の処理装置に適用することができる。

本実施の形態に係る複写機の概略構成図である。本実施の形態に適用した起動制御回路の概略構成図である。ＣＰＵが正常に起動されるときの起動制御回路のタイミングチャートである。起動制御回路の処理の概略を示す流れ図である。ＣＰＵが再起動されて正常起動されるときの起動制御回路のタイミングチャートである。

符号の説明

１０複写機
１２コントローラ
１４メイン基板
１６ＣＰＵ
２８入出力ポート
３０スキャナ部（モジュール）
３２印刷出力部（モジュール）
３４ＵＩ部（モジュール）
４０起動制御回路
４２リセット回路
４４ゲート（ゲート手段）
４６プルアップ抵抗（ゲート手段）
４８タイマ回路

Claims

画像形成装置のＣＰＵの起動及び再起動を制御する起動制御回路であって、
前記ＣＰＵは、画像形成装置の特定の機能を担う複数のモジュールと入出力ポートを介して接続されて、前記複数のモジュール各々を動作可能とする立ち上げ処理を行うと共に、立ち上げ処理の終了した複数のモジュール各々の作動を制御するものであり、
前記複数のモジュールと接続されて、ＣＰＵの起動後又は再起動後に前記複数のモジュールの各々が正常に立ち上がり且つ動作可能な状態になった場合にオン状態となるモジュール動作信号を出力する入出力ポートと、
ＣＰＵの起動又は再起動から計測を開始し、計測開始から予め設定された時間が経過したときに、リセット信号を出力するタイマ回路と、
前記モジュール動作信号がオフ状態の場合には、前記タイマ回路から出力されたリセット信号をオン状態にすると共に、前記モジュール動作信号がオン状態の場合には、前記タイマ回路から出力されたリセット信号をオフ状態にするゲートと、
前記ゲートから入力されるリセット信号がオン状態の場合には、前記ＣＰＵをリセットして再起動するリセット指示信号を前記ＣＰＵに出力すると共に、前記ゲートから入力されるリセット信号がオフ状態の場合又は電源スイッチがオンにされた場合には、前記ＣＰＵのリセットを禁止するリセット解除信号を前記ＣＰＵに出力するリセット回路と、
を含む起動制御回路。
前記リセット回路による前記ＣＰＵの再起動回数が設定可能である、請求項１に記載の起動制御回路。
前記タイマ回路の前記設定時間が設定可能である、請求項１又は請求項２に記載の起動制御装置。