JPH09120368A - Ｃｐｕ監視装置 - Google Patents
Ｃｐｕ監視装置Info
- Publication number
- JPH09120368A JPH09120368A JP7277859A JP27785995A JPH09120368A JP H09120368 A JPH09120368 A JP H09120368A JP 7277859 A JP7277859 A JP 7277859A JP 27785995 A JP27785995 A JP 27785995A JP H09120368 A JPH09120368 A JP H09120368A
- Authority
- JP
- Japan
- Prior art keywords
- program
- cpu
- reset signal
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 プログラムの１つに異常が起きたときは、そ
のプログラムの重要度に応じてＣＰＵ１全体をリセット
するか、そのプログラムの実行だけを停止する。 【解決手段】 オートリセット回路２の異常判定部２ａ
では、プログラムラン信号ａ1 〜ａn に基づいて異常判
定を行う。重要度が高いプログラム１に異常が発生した
ときは、リセット信号出力部２ｂでは、信号ｂ1 ，ｃを
「０」にセットしてＣＰＵ１のＰＯＲＴ１，ＲＳＴ端子
に出力し、重要度の低いプログラム２に異常が発生した
ときは、信号ｂ2 を「０」にセットしてＰＯＴＲ２に出
力する。ＣＰＵ１は、このリセット信号に基づいてＣＰ
Ｕ１全体をリセットするか、異常プログラムの実行だけ
を停止する。
のプログラムの重要度に応じてＣＰＵ１全体をリセット
するか、そのプログラムの実行だけを停止する。 【解決手段】 オートリセット回路２の異常判定部２ａ
では、プログラムラン信号ａ1 〜ａn に基づいて異常判
定を行う。重要度が高いプログラム１に異常が発生した
ときは、リセット信号出力部２ｂでは、信号ｂ1 ，ｃを
「０」にセットしてＣＰＵ１のＰＯＲＴ１，ＲＳＴ端子
に出力し、重要度の低いプログラム２に異常が発生した
ときは、信号ｂ2 を「０」にセットしてＰＯＴＲ２に出
力する。ＣＰＵ１は、このリセット信号に基づいてＣＰ
Ｕ１全体をリセットするか、異常プログラムの実行だけ
を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを用いた制御装置、特に１つのＣＰＵで複数のプロ
グラムを実行している制御装置のＣＰＵ監視装置に関す
る。
ータを用いた制御装置、特に１つのＣＰＵで複数のプロ
グラムを実行している制御装置のＣＰＵ監視装置に関す
る。
【０００２】
【従来の技術】近年では、例えば、自動車用エンジン等
の制御装置にマイクロコンピュータを備え、マイクロコ
ンピュータによる制御により、燃費、出力、排気特性及
び運転性等を大巾に向上させている。かかる制御装置で
は、複数の制御プログラムを、例えば、ＲＯＭ等の所定
メモリエリアに制御系毎に記憶し、複数のプログラムを
実行させるようにしている。
の制御装置にマイクロコンピュータを備え、マイクロコ
ンピュータによる制御により、燃費、出力、排気特性及
び運転性等を大巾に向上させている。かかる制御装置で
は、複数の制御プログラムを、例えば、ＲＯＭ等の所定
メモリエリアに制御系毎に記憶し、複数のプログラムを
実行させるようにしている。
【０００３】また、このような制御装置には、フェイル
セーフ機能を有するようにＣＰＵ監視装置が設けられ、
マイクロコンピュータのＣＰＵに万が一異常が発生した
時には、ＣＰＵ監視装置がすぐにＣＰＵをリセットする
ようなっている。図11は、従来のＣＰＵ監視装置を示
す。この図において、ＣＰＵ11には、ＣＰＵ異常判定用
のプログラムラン信号出力ポートであるポートＰ−ＲＵ
Ｎとリセット信号入力端子であるＲＳＴ端子とが備えら
れ、ポートＰ−ＲＵＮとＲＳＴ端子とは、ＣＰＵ監視装
置としてのオートリセット回路12に接続されている。
セーフ機能を有するようにＣＰＵ監視装置が設けられ、
マイクロコンピュータのＣＰＵに万が一異常が発生した
時には、ＣＰＵ監視装置がすぐにＣＰＵをリセットする
ようなっている。図11は、従来のＣＰＵ監視装置を示
す。この図において、ＣＰＵ11には、ＣＰＵ異常判定用
のプログラムラン信号出力ポートであるポートＰ−ＲＵ
Ｎとリセット信号入力端子であるＲＳＴ端子とが備えら
れ、ポートＰ−ＲＵＮとＲＳＴ端子とは、ＣＰＵ監視装
置としてのオートリセット回路12に接続されている。
【０００４】かかる従来の装置の動作を図12のフローチ
ャートに基づいて説明する。スタートするとまずイニシ
ャライズが行われ（ｓ20）、次にプログラム１とプログ
ラム２とを一定周期毎に実行する（ｓ21、ｓ21）。プロ
グラム１が実行されると、ポートＰ−ＲＵＮの出力信号
はハイレベル「１」にセットされる。次にプログラム２
が実行されるとポートＰ−ＲＵＮの出力信号はローレベ
ル「０」にセットされる。
ャートに基づいて説明する。スタートするとまずイニシ
ャライズが行われ（ｓ20）、次にプログラム１とプログ
ラム２とを一定周期毎に実行する（ｓ21、ｓ21）。プロ
グラム１が実行されると、ポートＰ−ＲＵＮの出力信号
はハイレベル「１」にセットされる。次にプログラム２
が実行されるとポートＰ−ＲＵＮの出力信号はローレベ
ル「０」にセットされる。
【０００５】したがって、正常時、ＣＰＵ11からオート
リセット回路12に出力される信号ａは、図13に示すよう
に、一定周期のパルス信号となり、このパルス信号に基
づいてオートリセット回路12からＣＰＵ11のＲＳＴ端子
に出力される信号ｂが「１」にセットされる。信号ｂが
「１」のとき、ＣＰＵ11はリセットされず、プログラム
１，２がそのまま実行される。
リセット回路12に出力される信号ａは、図13に示すよう
に、一定周期のパルス信号となり、このパルス信号に基
づいてオートリセット回路12からＣＰＵ11のＲＳＴ端子
に出力される信号ｂが「１」にセットされる。信号ｂが
「１」のとき、ＣＰＵ11はリセットされず、プログラム
１，２がそのまま実行される。
【０００６】プログラムの実行中に、例えば、ＲＯＭ７
又はＲＡＭ８のビット不良等により、プログラムに異常
が発生したとき、プログラムが正常に実行されなくな
る。このようなときは、ポートＰ−ＲＵＮから出力され
るプログラムラン信号ａが、「０」又は「１」のまま反
転しなくなる。また、オートリセット回路12では、ポー
トＰ−ＲＵＮの出力信号ａが一定周期のパルス信号にな
らなかったときは、ＣＰＵ11に異常が発生したと判定
し、リセット信号ｂを「０」にセットしてＣＰＵ11のＲ
ＳＴ端子に出力する。
又はＲＡＭ８のビット不良等により、プログラムに異常
が発生したとき、プログラムが正常に実行されなくな
る。このようなときは、ポートＰ−ＲＵＮから出力され
るプログラムラン信号ａが、「０」又は「１」のまま反
転しなくなる。また、オートリセット回路12では、ポー
トＰ−ＲＵＮの出力信号ａが一定周期のパルス信号にな
らなかったときは、ＣＰＵ11に異常が発生したと判定
し、リセット信号ｂを「０」にセットしてＣＰＵ11のＲ
ＳＴ端子に出力する。
【０００７】リセット信号ｂが「０」のときは、ＣＰＵ
11全体がリセットされる。
11全体がリセットされる。
【０００８】
【発明が解決しようとする課題】ところで、制御用のプ
ログラムにも、重要度の高いプログラムと重要度の低い
プログラムとがある。例えば、エンジン制御に係るＥＮ
Ｇプログラムは自動車の走行に対して影響度が大きく、
重要度の高いプログラムであり、自動定速走行制御（Ａ
ＳＣＤ）プログラムは、自動車の走行に対して影響度が
比較的小さく、重要度の低いプログラムである。
ログラムにも、重要度の高いプログラムと重要度の低い
プログラムとがある。例えば、エンジン制御に係るＥＮ
Ｇプログラムは自動車の走行に対して影響度が大きく、
重要度の高いプログラムであり、自動定速走行制御（Ａ
ＳＣＤ）プログラムは、自動車の走行に対して影響度が
比較的小さく、重要度の低いプログラムである。
【０００９】従来のＣＰＵ監視装置では、プログラムの
重要度に関係なくＣＰＵ11全体をリセットしてしまうた
め、例えば、ＡＳＣＤプログラムのような自動車の走行
に対して重要度の低いプログラムに異常が発生したとき
もＣＰＵ11全体がリセットされ、重要度の高いＥＮＧプ
ログラムの実行も停止してしまう。したがって、このよ
うなときは、自動車の走行に影響を与えてしまうので、
ＡＳＣＤプログラムだけを実行しないようにした方がよ
い。
重要度に関係なくＣＰＵ11全体をリセットしてしまうた
め、例えば、ＡＳＣＤプログラムのような自動車の走行
に対して重要度の低いプログラムに異常が発生したとき
もＣＰＵ11全体がリセットされ、重要度の高いＥＮＧプ
ログラムの実行も停止してしまう。したがって、このよ
うなときは、自動車の走行に影響を与えてしまうので、
ＡＳＣＤプログラムだけを実行しないようにした方がよ
い。
【００１０】本発明はこのような従来の課題に鑑みてな
されたもので、１つのＣＰＵで複数のプログラムを実行
している時に、プログラムの１つに異常が起きた場合に
は、プログラムの重要度に応じてＣＰＵ全体をリセット
するか、そのプログラムの実行だけを停止することが可
能なＣＰＵ監視装置を提供することを目的とする。
されたもので、１つのＣＰＵで複数のプログラムを実行
している時に、プログラムの１つに異常が起きた場合に
は、プログラムの重要度に応じてＣＰＵ全体をリセット
するか、そのプログラムの実行だけを停止することが可
能なＣＰＵ監視装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかる装置は、複数のプログラムを実行させる１つ
のＣＰＵからプログラムラン信号を入力し、該プログラ
ムラン信号に基づいてプログラムの異常を監視し、該異
常が発生したときは、ＣＰＵにリセット信号を出力する
ＣＰＵ監視装置において、前記ＣＰＵは、各プログラム
に対応して個別にプログラムラン信号を出力するように
構成される一方、該ＣＰＵから出力される各プログラム
ラン信号に基づいて各プログラムの異常判定を行う異常
判定部と、該異常判定部により重要度の高いプログラム
が異常と判定されたときは、ＣＰＵ全体のリセット信号
をＣＰＵに出力し、重要度の低いプログラムが異常と判
定されたときは、異常プログラムのみのリセット信号を
ＣＰＵに出力するリセット信号出力部と、を備えて構成
されている。
明にかかる装置は、複数のプログラムを実行させる１つ
のＣＰＵからプログラムラン信号を入力し、該プログラ
ムラン信号に基づいてプログラムの異常を監視し、該異
常が発生したときは、ＣＰＵにリセット信号を出力する
ＣＰＵ監視装置において、前記ＣＰＵは、各プログラム
に対応して個別にプログラムラン信号を出力するように
構成される一方、該ＣＰＵから出力される各プログラム
ラン信号に基づいて各プログラムの異常判定を行う異常
判定部と、該異常判定部により重要度の高いプログラム
が異常と判定されたときは、ＣＰＵ全体のリセット信号
をＣＰＵに出力し、重要度の低いプログラムが異常と判
定されたときは、異常プログラムのみのリセット信号を
ＣＰＵに出力するリセット信号出力部と、を備えて構成
されている。
【００１２】かかる構成によれば、複数のプログラムが
正常に動作している時は、ＣＰＵから異常判定部へ、プ
ログラムラン信号が各プログラムに対応して個々に出力
されている。重要度の高いプログラムに異常が起きたと
きは、異常判定部では、当該プログラムラン信号に基づ
いて、重要度の高いプログラムが異常と判定する。この
ときは、リセット信号出力部により、ＣＰＵ全体のリセ
ット信号が選択されて出力される。ＣＰＵにこのリセッ
ト信号が入力されると、ＣＰＵ全体がリセットされる。
正常に動作している時は、ＣＰＵから異常判定部へ、プ
ログラムラン信号が各プログラムに対応して個々に出力
されている。重要度の高いプログラムに異常が起きたと
きは、異常判定部では、当該プログラムラン信号に基づ
いて、重要度の高いプログラムが異常と判定する。この
ときは、リセット信号出力部により、ＣＰＵ全体のリセ
ット信号が選択されて出力される。ＣＰＵにこのリセッ
ト信号が入力されると、ＣＰＵ全体がリセットされる。
【００１３】また、重要度の低いプログラムに異常が起
きたときは、異常判定部では、当該プログラムラン信号
に基づいて重要度の低いプログラムが異常と判定する。
このときは、リセット信号出力部からＣＰＵに、異常プ
ログラムに対応したリセット信号がＣＰＵに出力され
る。ＣＰＵにこのリセット信号が入力されると、異常プ
ログラムだけが実行されなくなる。
きたときは、異常判定部では、当該プログラムラン信号
に基づいて重要度の低いプログラムが異常と判定する。
このときは、リセット信号出力部からＣＰＵに、異常プ
ログラムに対応したリセット信号がＣＰＵに出力され
る。ＣＰＵにこのリセット信号が入力されると、異常プ
ログラムだけが実行されなくなる。
【００１４】請求項２の発明にかかる装置は、前記ＣＰ
Ｕには、プログラムラン信号を出力する各プログラム毎
のプログラムラン信号出力端子と、プログラムの異常時
に異常プログラムをリセットするリセット信号を入力す
る各プログラム毎のリセット信号入力端子と、ＣＰＵ全
体のリセット信号を入力するＣＰＵリセット信号入力端
子と、が備えられる一方、前記ＣＰＵの各プログラムラ
ン信号出力端子に対応したプログラムラン信号入力端子
と、ＣＰＵの各リセット信号入力端子に対応したリセッ
ト信号出力端子と、ＣＰＵリセット信号入力端子に対応
したＣＰＵリセット信号出力端子と、を備えている。
Ｕには、プログラムラン信号を出力する各プログラム毎
のプログラムラン信号出力端子と、プログラムの異常時
に異常プログラムをリセットするリセット信号を入力す
る各プログラム毎のリセット信号入力端子と、ＣＰＵ全
体のリセット信号を入力するＣＰＵリセット信号入力端
子と、が備えられる一方、前記ＣＰＵの各プログラムラ
ン信号出力端子に対応したプログラムラン信号入力端子
と、ＣＰＵの各リセット信号入力端子に対応したリセッ
ト信号出力端子と、ＣＰＵリセット信号入力端子に対応
したＣＰＵリセット信号出力端子と、を備えている。
【００１５】かかる構成によれば、ＣＰＵとＣＰＵ監視
装置とに、各プログラムに対応した入出力端子が備えら
れているので、プログラムに異常が発生したときは、異
常判定部によりそのプログラムの重要度を判定すること
が可能となり、重要度が低いと判定されたときは、異常
プログラムに対応したリセット信号を出力し、異常プロ
グラムだけをリセットすることが可能となる。
装置とに、各プログラムに対応した入出力端子が備えら
れているので、プログラムに異常が発生したときは、異
常判定部によりそのプログラムの重要度を判定すること
が可能となり、重要度が低いと判定されたときは、異常
プログラムに対応したリセット信号を出力し、異常プロ
グラムだけをリセットすることが可能となる。
【００１６】請求項３の発明にかかる装置は、前記ＣＰ
Ｕの夫々のプログラムによって制御される複数の制御対
象と、各プログラムに基づくＣＰＵの夫々の制御信号に
応じて前記対応する制御対象を駆動する複数の外部駆動
出力手段と、を備える一方、前記リセット信号出力部
は、重要度の高いプログラムが異常と判定されたとき
は、ＣＰＵ全体のリセット信号を出力すると共に、各プ
ログラムに対応する各外部駆動出力手段にも停止信号を
出力し、重要度の低いプログラムが異常と判定されたと
きは、異常プログラムのみのリセット信号を出力すると
共に、異常プログラムに対応した外部駆動出力手段に停
止信号を出力するように構成されている。
Ｕの夫々のプログラムによって制御される複数の制御対
象と、各プログラムに基づくＣＰＵの夫々の制御信号に
応じて前記対応する制御対象を駆動する複数の外部駆動
出力手段と、を備える一方、前記リセット信号出力部
は、重要度の高いプログラムが異常と判定されたとき
は、ＣＰＵ全体のリセット信号を出力すると共に、各プ
ログラムに対応する各外部駆動出力手段にも停止信号を
出力し、重要度の低いプログラムが異常と判定されたと
きは、異常プログラムのみのリセット信号を出力すると
共に、異常プログラムに対応した外部駆動出力手段に停
止信号を出力するように構成されている。
【００１７】かかる構成によれば、重要度の高いプログ
ラムに異常が発生したときは、異常判定部による異常判
定後、リセット信号出力部からＣＰＵに、ＣＰＵ全体の
リセット信号が出力されると共に、リセット信号出力部
から各外部駆動出力手段にも停止信号が出力される。一
方、需要度の低いプログラムに異常が起きたときは、異
常判定部による異常判定後、リセット信号出力部からＣ
ＰＵに異常プログラムに対応したリセット信号が出力さ
れ、リセット信号出力部から異常プログラムに対応した
外部駆動出力手段に停止信号が出力される。
ラムに異常が発生したときは、異常判定部による異常判
定後、リセット信号出力部からＣＰＵに、ＣＰＵ全体の
リセット信号が出力されると共に、リセット信号出力部
から各外部駆動出力手段にも停止信号が出力される。一
方、需要度の低いプログラムに異常が起きたときは、異
常判定部による異常判定後、リセット信号出力部からＣ
ＰＵに異常プログラムに対応したリセット信号が出力さ
れ、リセット信号出力部から異常プログラムに対応した
外部駆動出力手段に停止信号が出力される。
【００１８】したがって、異常が発生したときは、制御
対象の制御もすぐに停止し、迅速に対応することが可能
となる。
対象の制御もすぐに停止し、迅速に対応することが可能
となる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図10に基づいて説明する。まず、第１の実施の形態に
ついて説明する。このものは、ｎ系統のプログラムを実
行するＣＰＵを監視する装置に関するものである。
〜図10に基づいて説明する。まず、第１の実施の形態に
ついて説明する。このものは、ｎ系統のプログラムを実
行するＣＰＵを監視する装置に関するものである。
【００２０】本実施の形態を示す図１において、ＣＰＵ
１には、マスクされたＲＯＭ７、書き換え可能なＲＡＭ
８が接続されている。ＲＯＭ７の所定メモリエリアに
は、図２に示すように、ｎ（２≦ｎ）系統のプログラ
ム、例えば、燃料噴射、ノック制御、自己診断等のエン
ジン（ＥＮＧ）制御プログラム、自動変速（ＡＴ）制御
プログラム、アンチロックブレーキシステム（ＡＢＳ）
制御プログラム、ＡＳＣＤプログラム等が記憶されてい
る。
１には、マスクされたＲＯＭ７、書き換え可能なＲＡＭ
８が接続されている。ＲＯＭ７の所定メモリエリアに
は、図２に示すように、ｎ（２≦ｎ）系統のプログラ
ム、例えば、燃料噴射、ノック制御、自己診断等のエン
ジン（ＥＮＧ）制御プログラム、自動変速（ＡＴ）制御
プログラム、アンチロックブレーキシステム（ＡＢＳ）
制御プログラム、ＡＳＣＤプログラム等が記憶されてい
る。
【００２１】ここでＥＮＧ制御プログラムは、自動車の
走行に対して重要度の高いプログラムであり、ＡＴ制御
プログラム、ＡＢＳ制御プログラム、ＡＳＣＤプログラ
ム等は、前記ＥＮＧ制御プログラムと比べると自動車の
走行に対して重要度の低いプログラムであり、本実施の
形態では、ＥＮＧ制御プログラムをプログラム１、ＡＴ
制御プログラム、ＡＢＳ制御プログラム、ＡＳＣＤプロ
グラムを、夫々、プログラム２，３，４とする。
走行に対して重要度の高いプログラムであり、ＡＴ制御
プログラム、ＡＢＳ制御プログラム、ＡＳＣＤプログラ
ム等は、前記ＥＮＧ制御プログラムと比べると自動車の
走行に対して重要度の低いプログラムであり、本実施の
形態では、ＥＮＧ制御プログラムをプログラム１、ＡＴ
制御プログラム、ＡＢＳ制御プログラム、ＡＳＣＤプロ
グラムを、夫々、プログラム２，３，４とする。
【００２２】ＲＡＭ８には、図３に示すように、各プロ
グラムに係る制御データ等を記憶するメモリエリアが設
けられている。ＣＰＵ１は、図５のフローチャートに従
って、これらｎ系統のプログラム１〜ｎを実行する。ま
た、ＣＰＵ１は、夫々、ポートＰ−ＲＵＮ１〜ｎと、Ｒ
ＳＴ端子と、ＰＯＲＴ１〜ｎと、を備えている。ポート
Ｐ−ＲＵＮ１〜ｎは、プログラム毎にハイレベル「１」
のプログラムラン信号ａ1 〜ａn を出力するポートであ
り、ＰＯＲＴ１〜ｎは、プログラム毎にローレベル
「０」のリセット信号ｂ1 〜ｂn を入力するポートであ
り、夫々、プログラム１〜ｎ（２≦ｎ）に対応してい
る。また、ＲＳＴ端子はＣＰＵ１全体のローレベル
「０」のリセット信号ｃを入力する端子である。
グラムに係る制御データ等を記憶するメモリエリアが設
けられている。ＣＰＵ１は、図５のフローチャートに従
って、これらｎ系統のプログラム１〜ｎを実行する。ま
た、ＣＰＵ１は、夫々、ポートＰ−ＲＵＮ１〜ｎと、Ｒ
ＳＴ端子と、ＰＯＲＴ１〜ｎと、を備えている。ポート
Ｐ−ＲＵＮ１〜ｎは、プログラム毎にハイレベル「１」
のプログラムラン信号ａ1 〜ａn を出力するポートであ
り、ＰＯＲＴ１〜ｎは、プログラム毎にローレベル
「０」のリセット信号ｂ1 〜ｂn を入力するポートであ
り、夫々、プログラム１〜ｎ（２≦ｎ）に対応してい
る。また、ＲＳＴ端子はＣＰＵ１全体のローレベル
「０」のリセット信号ｃを入力する端子である。
【００２３】オートリセット回路２は、ＣＰＵ１のこれ
らの各ポート、端子に接続されている。また、異常判定
部２ａと、リセット信号出力部２ｂと、を備え、異常判
定部２ａは、ＣＰＵ１から出力されるプログラムラン信
号ａ1 〜ａn に基づいて異常判定を行い、リセット信号
出力部２ｂは、異常判定部２ａにより異常判定が行われ
たとき、ＣＰＵ１のＲＳＴ端子に、あるいはＰＯＲＴ１
〜ｎのうち異常プログラムに対応したポートにリセット
信号を出力する。
らの各ポート、端子に接続されている。また、異常判定
部２ａと、リセット信号出力部２ｂと、を備え、異常判
定部２ａは、ＣＰＵ１から出力されるプログラムラン信
号ａ1 〜ａn に基づいて異常判定を行い、リセット信号
出力部２ｂは、異常判定部２ａにより異常判定が行われ
たとき、ＣＰＵ１のＲＳＴ端子に、あるいはＰＯＲＴ１
〜ｎのうち異常プログラムに対応したポートにリセット
信号を出力する。
【００２４】次に動作を説明する。ＣＰＵ１は、まず、
図４のフローチャートに従ってイチシャライズルーチン
を実行する。即ち、ステップ０（図中では「Ｓ」と記し
てあり、以下同様とする）では、イニシャライズを行
う。これにより、ＲＡＭ８に記憶されたデータが全てク
リアされる。
図４のフローチャートに従ってイチシャライズルーチン
を実行する。即ち、ステップ０（図中では「Ｓ」と記し
てあり、以下同様とする）では、イニシャライズを行
う。これにより、ＲＡＭ８に記憶されたデータが全てク
リアされる。
【００２５】次に、ＣＰＵ１は、図５のフローチャート
に従って各プログラムを実行する。即ち、ステップ１で
は、ＲＯＭ７，ＲＡＭ８のチェックを行う。そして、ス
テップ２→３に進み、プログラム１を実行する。プログ
ラム１が正常に実行されたときは、ステップ４に進み、
図６に示すように、プログラムラン信号ａ1 を出力す
る。
に従って各プログラムを実行する。即ち、ステップ１で
は、ＲＯＭ７，ＲＡＭ８のチェックを行う。そして、ス
テップ２→３に進み、プログラム１を実行する。プログ
ラム１が正常に実行されたときは、ステップ４に進み、
図６に示すように、プログラムラン信号ａ1 を出力す
る。
【００２６】同様にして、ステップ５〜12が実行され、
各プログラム１〜ｎが正常に実行されたときは、各プロ
グラムが実行される毎に、プログラムラン信号ａ2 〜ａ
n が出力される。したがって、図６に示すように、各プ
ログラム１〜ｎが正常に実行されているときは、夫々、
Ｐ−ＲＵＮ１〜ｎから一定周期のプログラムラン信号ａ
1 〜ａnが出力される。
各プログラム１〜ｎが正常に実行されたときは、各プロ
グラムが実行される毎に、プログラムラン信号ａ2 〜ａ
n が出力される。したがって、図６に示すように、各プ
ログラム１〜ｎが正常に実行されているときは、夫々、
Ｐ−ＲＵＮ１〜ｎから一定周期のプログラムラン信号ａ
1 〜ａnが出力される。
【００２７】プログラムラン信号ａ1 〜ａn が一定周期
で出力されているときは、オートリセット回路２の異常
判定部２ａでは、各プログラム１〜ｎは正常と判定し、
リセット信号出力部２ｂでは、信号ｂ1 〜ｂn ，ｃを全
て「１」にセットして、夫々、ＣＰＵ１のＰＯＲＴ１〜
ｎ，ＲＳＴ端子に出力する。信号ｂ1 〜ｂn ，ｃが全て
「１」のときは、ＣＰＵ１はリセットされず、各プログ
ラムが、順次、実行される。
で出力されているときは、オートリセット回路２の異常
判定部２ａでは、各プログラム１〜ｎは正常と判定し、
リセット信号出力部２ｂでは、信号ｂ1 〜ｂn ，ｃを全
て「１」にセットして、夫々、ＣＰＵ１のＰＯＲＴ１〜
ｎ，ＲＳＴ端子に出力する。信号ｂ1 〜ｂn ，ｃが全て
「１」のときは、ＣＰＵ１はリセットされず、各プログ
ラムが、順次、実行される。
【００２８】次に、例えば、ＲＯＭ７又はＲＡＭ８のビ
ット不良等により、重要度の高いプログラム１に異常が
発生した場合、図７に示すように、ポートＰ−ＲＵＮ１
からプログラムラン信号ａ1 が出力されなくなる。プロ
グラムラン信号ａ1 が出力されなかったとき、オートリ
セット回路２の異常判定部２ａでは、一定周期経過した
ときにプログラム１に異常が発生したと判定する。前述
のように、プログラム１は自動車の走行に対して重要度
の高いＥＮＧ制御プログラムであるから、リセット信号
出力部２ｂでは、信号ｂ1 だけでなく，信号ｃも「０」
にセットし、夫々、ＰＯＲＴ１，ＲＳＴ端子に出力す
る。
ット不良等により、重要度の高いプログラム１に異常が
発生した場合、図７に示すように、ポートＰ−ＲＵＮ１
からプログラムラン信号ａ1 が出力されなくなる。プロ
グラムラン信号ａ1 が出力されなかったとき、オートリ
セット回路２の異常判定部２ａでは、一定周期経過した
ときにプログラム１に異常が発生したと判定する。前述
のように、プログラム１は自動車の走行に対して重要度
の高いＥＮＧ制御プログラムであるから、リセット信号
出力部２ｂでは、信号ｂ1 だけでなく，信号ｃも「０」
にセットし、夫々、ＰＯＲＴ１，ＲＳＴ端子に出力す
る。
【００２９】信号ｃが「０」のときは、ＣＰＵ１全体が
リセットされる。このときは、図４のフローチャートに
従ってイニシャライズルーチンを実行してから、図５の
フローチャートに示すルーチンを実行する。次に、同じ
ような原因により、例えば、重要度の低いプログラム２
に異常が発生した場合は、図８に示すように、Ｐ−ＲＵ
Ｎ２からプログラムラン信号ａ2 が出力されなくなる。
リセットされる。このときは、図４のフローチャートに
従ってイニシャライズルーチンを実行してから、図５の
フローチャートに示すルーチンを実行する。次に、同じ
ような原因により、例えば、重要度の低いプログラム２
に異常が発生した場合は、図８に示すように、Ｐ−ＲＵ
Ｎ２からプログラムラン信号ａ2 が出力されなくなる。
【００３０】プログラムラン信号ａ2 が出力されなかっ
たときは、オートリセット回路２の異常判定部２ａで
は、一定周期経過したときにプログラム２に異常が発生
したと判定する。前述のように、プログラム２はプログ
ラム１と比べると自動車の走行に対して重要度の低いＡ
Ｔ制御プログラムであるから、リセット信号出力部２ｂ
では、信号ｂ2 だけを「０」にセットしてＣＰＵ１のＰ
ＯＲＴ２に出力する。
たときは、オートリセット回路２の異常判定部２ａで
は、一定周期経過したときにプログラム２に異常が発生
したと判定する。前述のように、プログラム２はプログ
ラム１と比べると自動車の走行に対して重要度の低いＡ
Ｔ制御プログラムであるから、リセット信号出力部２ｂ
では、信号ｂ2 だけを「０」にセットしてＣＰＵ１のＰ
ＯＲＴ２に出力する。
【００３１】ＣＰＵ１では、信号ｂ2 が「０」のとき
は、ＣＰＵ１をリセットするが、図４のイニシャライズ
ルーチンを実行せずに図５のルーチンを実行する。従っ
て、このときは、ＲＡＭ８に記憶されたデータはイニシ
ャライズされずに記憶されている。ステップ１では、Ｒ
ＯＭ７，ＲＡＭ８のチェックが行われ、ＲＯＭ７，ＲＡ
Ｍ８の不具合部位が検出される。
は、ＣＰＵ１をリセットするが、図４のイニシャライズ
ルーチンを実行せずに図５のルーチンを実行する。従っ
て、このときは、ＲＡＭ８に記憶されたデータはイニシ
ャライズされずに記憶されている。ステップ１では、Ｒ
ＯＭ７，ＲＡＭ８のチェックが行われ、ＲＯＭ７，ＲＡ
Ｍ８の不具合部位が検出される。
【００３２】そして、ステップ２→３→４へと進み、プ
ログラム１が実行され、プログラムラン信号ａ1 が出力
される。プログラム２が異常のときは、信号ｂ2 が
「０」にセットされているので、ステップ５→８に進
み、プログラム２が実行されなくなる。尚、このとき、
ＰＯＲＴ２にリセット信号が入力されているので、プロ
グラムラン信号ａ2 が入力されなくても、そのまま、次
のプログラム３の実行へと進む。
ログラム１が実行され、プログラムラン信号ａ1 が出力
される。プログラム２が異常のときは、信号ｂ2 が
「０」にセットされているので、ステップ５→８に進
み、プログラム２が実行されなくなる。尚、このとき、
ＰＯＲＴ２にリセット信号が入力されているので、プロ
グラムラン信号ａ2 が入力されなくても、そのまま、次
のプログラム３の実行へと進む。
【００３３】かかる構成によれば、実行されているプロ
グラムのうち、自動車の走行に対して重要度の高いプロ
グラムに異常が発生したときは、ＣＰＵ１全体がリセッ
トされるので、迅速にプログラムの異常に対応すること
ができ、重要度の低いプログラムに異常が発生したとき
は、異常プログラムだけがリセットされるので、重要度
の高いプログラムは影響を受けることがなく、自動車の
走行に支障をきたすことがない。このようにプログラム
に異常が発生したとき、プログラムの重要度に応じて迅
速かつ臨機応変に対応することができる。
グラムのうち、自動車の走行に対して重要度の高いプロ
グラムに異常が発生したときは、ＣＰＵ１全体がリセッ
トされるので、迅速にプログラムの異常に対応すること
ができ、重要度の低いプログラムに異常が発生したとき
は、異常プログラムだけがリセットされるので、重要度
の高いプログラムは影響を受けることがなく、自動車の
走行に支障をきたすことがない。このようにプログラム
に異常が発生したとき、プログラムの重要度に応じて迅
速かつ臨機応変に対応することができる。
【００３４】尚、本実施の形態では自動車の制御装置に
ついて述べたが、これに限らず他の制御装置についても
適用出来る。次に、第２の実施の形態について説明す
る。このものは、プログラムに異常が発生したとき、Ｃ
ＰＵ全体又は異常プログラムの実行を停止させるだけで
なく、制御対象の制御も同時に停止するようにしたもの
である。
ついて述べたが、これに限らず他の制御装置についても
適用出来る。次に、第２の実施の形態について説明す
る。このものは、プログラムに異常が発生したとき、Ｃ
ＰＵ全体又は異常プログラムの実行を停止させるだけで
なく、制御対象の制御も同時に停止するようにしたもの
である。
【００３５】図９は、第２の実施の形態の構成を示すブ
ロック図である。第２の実施の形態では、例えば、重要
度の高いメインプログラムであるプログラム１と、重要
度の低いサブプログラムであるプログラム２と、を実行
するものとする。外部駆動出力手段である出力回路３、
４は、ＣＰＵ１に接続され、夫々、プログラム１、２に
基づいて制御対象である負荷５、６を駆動制御する。
ロック図である。第２の実施の形態では、例えば、重要
度の高いメインプログラムであるプログラム１と、重要
度の低いサブプログラムであるプログラム２と、を実行
するものとする。外部駆動出力手段である出力回路３、
４は、ＣＰＵ１に接続され、夫々、プログラム１、２に
基づいて制御対象である負荷５、６を駆動制御する。
【００３６】オートリセット回路２のリセット信号出力
部２ｂは、この出力回路３、４にも停止信号を出力す
る。次に動作を説明する。ＣＰＵ１は、図４及び図５の
フローチャートに基づいて第１の実施の形態と略同様の
動作をする。
部２ｂは、この出力回路３、４にも停止信号を出力す
る。次に動作を説明する。ＣＰＵ１は、図４及び図５の
フローチャートに基づいて第１の実施の形態と略同様の
動作をする。
【００３７】図10（Ａ）（Ｂ）に示すように、２つのプ
ログラムが正常に実行されている時は、プログラム１、
２が一定周期毎に実行され、プログラムラン信号ａ1 、
ａ2が、夫々、ポートＰ−ＲＵＮ１、２から出力され
る。オートリセット回路２のリセット信号出力部２ｂで
は、プログラムラン信号ａ 1 、ａ2 に基づいてプログラ
ム１，２は正常と判定し、信号ｂ1 、ｂ2 、ｃを全て
「１」にセットしてＣＰＵ１のＰＯＲＴ１，２に出力す
る。
ログラムが正常に実行されている時は、プログラム１、
２が一定周期毎に実行され、プログラムラン信号ａ1 、
ａ2が、夫々、ポートＰ−ＲＵＮ１、２から出力され
る。オートリセット回路２のリセット信号出力部２ｂで
は、プログラムラン信号ａ 1 、ａ2 に基づいてプログラ
ム１，２は正常と判定し、信号ｂ1 、ｂ2 、ｃを全て
「１」にセットしてＣＰＵ１のＰＯＲＴ１，２に出力す
る。
【００３８】ＣＰＵ１では、各プログラム１，２が実行
され、負荷５，６が、夫々、出力回路３，４により駆動
制御される。図10（Ａ）に示すように、メインプログラ
ムであるプログラム１に異常が発生したときは、ＣＰＵ
１のポートＰ−ＲＵＮ１からプログラムラン信号ａ1 が
出力されなくなるが、このときは、オートリセット回路
２のリセット信号出力部２ｂでは、信号ｂ1 、ｃを
「０」にセットするとともに、出力回路３、４にも停止
信号を出力する。これにより、ＣＰＵ１全体がリセット
されるとともに、負荷５、６の駆動も停止する。
され、負荷５，６が、夫々、出力回路３，４により駆動
制御される。図10（Ａ）に示すように、メインプログラ
ムであるプログラム１に異常が発生したときは、ＣＰＵ
１のポートＰ−ＲＵＮ１からプログラムラン信号ａ1 が
出力されなくなるが、このときは、オートリセット回路
２のリセット信号出力部２ｂでは、信号ｂ1 、ｃを
「０」にセットするとともに、出力回路３、４にも停止
信号を出力する。これにより、ＣＰＵ１全体がリセット
されるとともに、負荷５、６の駆動も停止する。
【００３９】一方、図10（Ｂ）に示すように、サブプロ
グラムであるプログラム２に異常が発生したときは、ポ
ートＰ−ＲＵＮ２からプログラムラン信号ａ2 が出力さ
れなくなるが、このときは、リセット信号出力部２ｂで
は、信号ｂ2 を「０」にセットするとともに、異常プロ
グラム２に対応した出力回路４にも停止信号を出力す
る。これにより、ＣＰＵ１では、プログラム２が実行さ
れなくなるとともに、負荷６の駆動も停止する。
グラムであるプログラム２に異常が発生したときは、ポ
ートＰ−ＲＵＮ２からプログラムラン信号ａ2 が出力さ
れなくなるが、このときは、リセット信号出力部２ｂで
は、信号ｂ2 を「０」にセットするとともに、異常プロ
グラム２に対応した出力回路４にも停止信号を出力す
る。これにより、ＣＰＵ１では、プログラム２が実行さ
れなくなるとともに、負荷６の駆動も停止する。
【００４０】かかる構成によれば、メインプログラムに
異常が発生したときは、ＣＰＵ１全体がリセットされる
とともに、負荷の駆動も全て停止し、サブプログラムに
事情が発生したときは、サブプログラムの実行、及び対
応する負荷の駆動も停止するので、プログラムの異常に
迅速に対応することができる。尚、サブプログラムの実
行が停止したときは、負荷を全く駆動しなくてもよい
し、別のポートで駆動するようにしてもよい。
異常が発生したときは、ＣＰＵ１全体がリセットされる
とともに、負荷の駆動も全て停止し、サブプログラムに
事情が発生したときは、サブプログラムの実行、及び対
応する負荷の駆動も停止するので、プログラムの異常に
迅速に対応することができる。尚、サブプログラムの実
行が停止したときは、負荷を全く駆動しなくてもよい
し、別のポートで駆動するようにしてもよい。
【００４１】
【発明の効果】以上説明したように、請求項１の発明に
かかる装置によれば、重要度の高いプログラムに異常が
発生したときは、ＣＰＵ全体がリセットされるので、迅
速に対応することができ、重要度の低いプログラムに異
常が発生したときは、その異常プログラムだけがリセッ
トされるので、ＣＰＵ全体の動作に支障をきたすことな
く、プログラムの制御内容に応じてリセットすることが
できる。このように、プログラムに異常が発生したと
き、プログラムの重要度に応じて迅速かつ臨機応変に対
応することができる。
かかる装置によれば、重要度の高いプログラムに異常が
発生したときは、ＣＰＵ全体がリセットされるので、迅
速に対応することができ、重要度の低いプログラムに異
常が発生したときは、その異常プログラムだけがリセッ
トされるので、ＣＰＵ全体の動作に支障をきたすことな
く、プログラムの制御内容に応じてリセットすることが
できる。このように、プログラムに異常が発生したと
き、プログラムの重要度に応じて迅速かつ臨機応変に対
応することができる。
【００４２】請求項２の発明にかかる装置によれば、Ｃ
ＰＵ及びＣＰＵ監視装置には、プログラム毎に入出力端
子を設けているので、１つのプログラムに異常が発生し
ても、その異常プログラムだけをリセットすることがで
きる。請求項３の発明にかかる装置によれば、ＣＰＵ全
体又は異常プログラムに対応したリセット信号が出力さ
れるときは、対応して制御対象の駆動も停止させること
ができる。
ＰＵ及びＣＰＵ監視装置には、プログラム毎に入出力端
子を設けているので、１つのプログラムに異常が発生し
ても、その異常プログラムだけをリセットすることがで
きる。請求項３の発明にかかる装置によれば、ＣＰＵ全
体又は異常プログラムに対応したリセット信号が出力さ
れるときは、対応して制御対象の駆動も停止させること
ができる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
ク図。
【図２】図１のＲＯＭのメモリ配置図。
【図３】図１のＲＡＭのメモリ配置図。
【図４】図１の動作を示すフローチャート。
【図５】図１の動作を示すフローチャート。
【図６】図１の動作を示す信号波形図。
【図７】同上信号波形図。
【図８】同上信号波形図。
【図９】本発明の第２の実施の形態の構成を示すブロッ
ク図。
ク図。
【図10】図８の動作を示す信号波形図。
【図11】従来の構成を示すブロック図。
【図12】図10の動作を示すフローチャート。
【図13】図10の動作を示す信号波形図。
１ ＣＰＵ ２ オートリセット回路 ２ａ 異常判定部 ２ｂ リセット信号出力部 ３、４ 外部駆動出力手段 ５、６ 制御対象 ７ ＲＯＭ ８ ＲＡＭ
Claims (3)
- 【請求項１】複数のプログラムを実行させる１つのＣＰ
Ｕからプログラムラン信号を入力し、該プログラムラン
信号に基づいてプログラムの異常を監視し、該異常が発
生したときは、ＣＰＵにリセット信号を出力するＣＰＵ
監視装置において、 前記ＣＰＵは、各プログラムに対応して個別にプログラ
ムラン信号を出力するように構成される一方、 該ＣＰＵから出力される各プログラムラン信号に基づい
て各プログラムの異常判定を行う異常判定部と、 該異常判定部により重要度の高いプログラムが異常と判
定されたときは、ＣＰＵ全体のリセット信号をＣＰＵに
出力し、重要度の低いプログラムが異常と判定されたと
きは、異常プログラムのみのリセット信号をＣＰＵに出
力するリセット信号出力部と、を備えて構成されたこと
を特徴とするＣＰＵ監視装置。 - 【請求項２】前記ＣＰＵには、プログラムラン信号を出
力する各プログラム毎のプログラムラン信号出力端子
と、プログラムの異常時に異常プログラムをリセットす
るリセット信号を入力する各プログラム毎のリセット信
号入力端子と、ＣＰＵ全体のリセット信号を入力するＣ
ＰＵリセット信号入力端子と、が備えられる一方、 前記ＣＰＵの各プログラムラン信号出力端子に対応した
プログラムラン信号入力端子と、ＣＰＵの各リセット信
号入力端子に対応したリセット信号出力端子と、ＣＰＵ
リセット信号入力端子に対応したＣＰＵリセット信号出
力端子と、を備えたことを特徴とする請求項１に記載の
ＣＰＵ監視装置。 - 【請求項３】前記ＣＰＵの夫々のプログラムによって制
御される複数の制御対象と、各プログラムに基づくＣＰ
Ｕの夫々の制御信号に応じて前記対応する制御対象を駆
動する複数の外部駆動出力手段と、を備える一方、 前記リセット信号出力部は、重要度の高いプログラムが
異常と判定されたときは、ＣＰＵ全体のリセット信号を
出力すると共に、各プログラムに対応する各外部駆動出
力手段にも停止信号を出力し、重要度の低いプログラム
が異常と判定されたときは、異常プログラムのみのリセ
ット信号を出力すると共に、異常プログラムに対応した
外部駆動出力手段に停止信号を出力するように構成され
たことを特徴とする請求項１又は請求項２に記載のＣＰ
Ｕ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277859A JPH09120368A (ja) | 1995-10-25 | 1995-10-25 | Ｃｐｕ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277859A JPH09120368A (ja) | 1995-10-25 | 1995-10-25 | Ｃｐｕ監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120368A true JPH09120368A (ja) | 1997-05-06 |
Family
ID=17589285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277859A Pending JPH09120368A (ja) | 1995-10-25 | 1995-10-25 | Ｃｐｕ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09120368A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249838A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | マルチプロセッサシステム及び監視制御方法 |
| JP2008015749A (ja) * | 2006-07-05 | 2008-01-24 | Fuji Xerox Co Ltd | 起動制御方法及び起動制御回路 |
| JP2008513900A (ja) * | 2004-09-25 | 2008-05-01 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | コンピュータシステム上でコンピュータプログラムを処理する方法 |
| JP2008513899A (ja) * | 2004-09-24 | 2008-05-01 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | コンピュータシステム上でコンピュータプログラムを処理する方法 |
| JP2012137920A (ja) * | 2010-12-27 | 2012-07-19 | Toyota Motor Corp | 電子制御装置、起動制御方法 |
-
1995
- 1995-10-25 JP JP7277859A patent/JPH09120368A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008513899A (ja) * | 2004-09-24 | 2008-05-01 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | コンピュータシステム上でコンピュータプログラムを処理する方法 |
| JP2008513900A (ja) * | 2004-09-25 | 2008-05-01 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | コンピュータシステム上でコンピュータプログラムを処理する方法 |
| US8316261B2 (en) | 2004-09-25 | 2012-11-20 | Robert Bosch Gmbh | Method for running a computer program on a computer system |
| JP2007249838A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | マルチプロセッサシステム及び監視制御方法 |
| JP2008015749A (ja) * | 2006-07-05 | 2008-01-24 | Fuji Xerox Co Ltd | 起動制御方法及び起動制御回路 |
| JP4682937B2 (ja) * | 2006-07-05 | 2011-05-11 | 富士ゼロックス株式会社 | 起動制御回路 |
| JP2012137920A (ja) * | 2010-12-27 | 2012-07-19 | Toyota Motor Corp | 電子制御装置、起動制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7912600B2 (en) | In-vehicle electronic control apparatus having monitoring control circuit | |
| US4881227A (en) | Arrangement for monitoring a computer system having two processors in a motor vehicle | |
| US8712635B2 (en) | In-vehicle electronic control apparatus having monitoring control circuit | |
| JPH05147477A (ja) | 自動車の制御装置 | |
| JPH11294252A (ja) | 電子制御装置 | |
| US6076172A (en) | Monitoting system for electronic control unit | |
| JPH0319571B2 (ja) | ||
| KR100998375B1 (ko) | 차량의 함수 유닛 제어 방법 및 장치 | |
| JP2000066963A (ja) | マイコン用メモリの診断装置 | |
| JP3817855B2 (ja) | 電子制御装置 | |
| JPH09120368A (ja) | Ｃｐｕ監視装置 | |
| JP5582748B2 (ja) | 車両用電子制御装置 | |
| JP4007038B2 (ja) | 車両用電子制御装置 | |
| US7269488B2 (en) | Method for controlling a component of a distributed safety-relevant system | |
| JPH06305376A (ja) | 車輌用制御装置 | |
| JP2002227662A (ja) | 電子制御装置 | |
| JPH1083355A (ja) | 車両用制御装置のメモリチェック機構 | |
| JPH0599061A (ja) | 自動車用制御装置 | |
| US20050049768A1 (en) | Vehicle electronic controller | |
| JPH0717337A (ja) | 電子制御ユニットの故障判定方法及び故障判定装置 | |
| JPH06139113A (ja) | ウオッチドッグタイマの故障検出装置 | |
| JPS6022202A (ja) | 制御システム | |
| KR100230020B1 (ko) | Eprom 진단방법 | |
| JPH04284165A (ja) | スタータ系における故障診断システム | |
| JPH0962534A (ja) | 電子計算機の自己診断方法 |