JP5035000B2 - ロボットの制御装置 - Google Patents
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その場合、後者のFPGAボードについては、使用するFPGAの種類やゲート数に応じて、電源が投入された時点からコンフィギュレーションデータのロードが完了するまでの時間が様々に異なる。また、CPUボード側についても、CPUの種類や動作クロック周波数、制御プログラムの相違などにより、電源が投入された時点からリセットが解除され、初期化処理が完了するまでの時間は異なる。
すなわち、CPUは、初期化処理が完了して無限待機状態に移行しても周辺回路はリセットされ続けているから、例えばCPUがノイズの影響により暴走してゲートアレイボード側の初期化を開始した場合でも、ゲートアレイボードにアクセスすることはできない。したがって、ゲートアレイのデータロードが完了していない段階で初期化が行われることがなく、動作異常に繋がる事態を回避できる。
以下、本発明の第1実施例について図1乃至図5を参照して説明する。図4は、ロボットシステムの構成を示す図,図5は、ロボットシステムの電気的構成を示す機能ブロック図である。ロボットシステムは、ロボット1および制御装置2を備えている。ロボット1は、例えば部品の組み立て用あるいは部品の検査用など、任意の構成のロボットである。制御装置2は、周辺機器として操作ペンダントを構成するティーチィングペンダント3およびプログラム入力用のパソコン4などが接続されている。
ユーザは、上記のティーチィングペンダント3を用いてロボット1の運転や設定などの各種の機能を実行可能であり、例えばキースイッチ12等を操作することで、予め記憶されている制御プログラムを呼び出して、ロボット1の起動や各種のパラメータの設定などを実行できる。また、ロボット1をマニュアル操作で動作させて各種の教示作業も実行可能であり、表示部21には、例えばメニュー画面、設定入力画面、状況表示画面など必要に応じて所望の画面が表示される。
また、FPGAボード35には、基板接続用のコネクタ39が配置されており、CPUボード31は、図1中右辺側に形成されている接続端子部40をコネクタ39に差し込むことで、FPGAボード35に対して垂直に接続されるようになっている。
また、チップセット33は、前述のようにリセット回路34によりリセット状態に維持される(図2(c)参照)。
FPGA36のコンフィギュレーションが完了すると(図2(f)参照)、FPGA36は、完了信号DONEをアクティブ(ハイ)にするが、CPUボード35側に対しては、それがFPGA36側の準備が完了したことを示すレディ信号として出力される(図2(g)参照)。
初期化が完了すると、CPUは、所定時間(例えば500ms)をタイマで計時する間、待機状態となる。その後、FPGAのコンフィギュレーションが完了しても(図3(e)参照)、CPUが待機状態にある間はFPGA側もそのまま待機することになる。そして、タイマが計時を完了すると、CPUは、FPGAボード側ハードウエア回路の初期化プログラムを実行する(図3(c)参照)。
すなわち、CPU32は、初期化処理が完了して無限待機状態に移行してもチップセット33はリセットされ続けているから、例えばCPU32がノイズの影響により暴走してFPGAボード35側の初期化を開始した場合でも、FPGAボード35にアクセスすることはできない。したがって、FPGA36のデータロードが完了していない段階で初期化が行われることがなく、動作異常に繋がる事態を回避できる。
図6は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、FPGAボード35A側に、2個のFPGA36A,36Bが搭載されている場合であり、これらのFPGA36A,36Bを、シリアルにコンフィギュレーションする場合(スレーブシリアルモード)を示す。
図7は本発明の第3実施例であり、FPGAボード35Bには3個のFPGA36A〜36Cが搭載されており、それらを同時にコンフィギュレーションする場合を示す。この場合、各FPGA36A〜36Cに対応して、フラッシュROM37及びダウンロード回路38も3組(A〜C)配置されている(スレーブシリアルモード)。そして、各FPGA36A〜36Cの完了信号DONEの出力端子は、3入力ANDゲート41の入力端子にそれぞれ接続されており、ANDゲート41の出力信号が、CPUボード31側にレディ信号として出力される。
この場合、FPGA36A〜36Cのコンフィギュレーションは同時に並行して行われるため、タイミングチャートは図2と同様になる。
図8は、本発明の第4実施例であり、第3実施例と異なる部分について説明する。第4実施例は、第3実施例と同様に、FPGAボード35Cに3個のFPGA36A〜36Cが搭載されるが、フラッシュROM37及びダウンロード回路42は1組だけ搭載されている。ダウンロード回路42は、FPGA36A〜36Cに対して、コンフィギュレーションデータを例えば8ビットのパラレルデータD0:D7により順次ロードするようになっている(スレーブパラレルモード)。
このように構成すれば、3個のFPGA36A〜36Cに対してフラッシュROM37が1つだけ用意される場合でも、コンフィギュレーションをより早く完了することができる。
CPUボードに搭載される周辺回路は、FPGAボード側との通信を行う機能を備えているものに限ることはない。また、LSIに限ることはなく、より小規模なハードウエア回路でも良い。
FPGAボード側より与えられるレディ信号は、CPUに対しても、直接出力するようにしても良い。
第2実施例において、2つのFPGA36A,36Bが出力するDONE信号を、第3実施例等と同様に、ANDゲートを介すことでレディ信号を出力しても良い。
また、第2〜第4実施例を、FPGAボード35に、4個以上のFPGA36が搭載されている場合に適用しても良い。
制御対象とするロボットは、垂直多関節型に限ることなく、水平多関節型や直角座標型、単軸型などでも良い。
Claims (4)
- ロボットの駆動制御を行うもので、
CPUと、このCPUを中心とする制御用の周辺回路とが搭載されるCPUボードと、
このCPUボードに接続され、ロードされるコンフィギュレーションデータに応じて回路機能を設定可能に構成されるゲートアレイが搭載されるゲートアレイボードとを備えるロボットの制御装置において、
前記ゲートアレイボードは、前記ロボットのサーボモータを駆動するサーボ制御部を構成しており、
前記CPUは、電源が投入されてパワーオンリセットが解除されると、自身の初期化処理を行なった後に無限待機状態となり、
前記ゲートアレイは、電源が投入された時点より前記コンフィギュレーションデータのロードを開始し、前記ロードが完了すると、前記CPUボード側にレディ信号を継続的に出力し、
前記CPUは、前記レディ信号が出力されたことを認識すると、前記無限待機状態を解除して、前記ゲートアレイボードに搭載されている回路の初期化処理を開始することを特徴とするロボットの制御装置。 - 前記周辺回路は、
前記CPUボードと前記ゲートアレイボードとの間における信号の送受信を行う機能を備え、
電源が投入されると、リセット回路がリセット信号を出力し続けることでリセット状態に維持され、
前記レディ信号が出力されて前記リセット回路に与えられることで前記リセット状態が解除されると、前記CPUに対してスタンバイ信号を出力し、
前記CPUは、前記無限待機状態において、前記スタンバイ信号が与えられると前記無限待機状態を解除することを特徴とする請求項1記載のロボットの制御装置。 - 前記レディ信号は、ハイアクティブ信号であることを特徴とする請求項1又は2記載のロボットの制御装置。
- 前記ゲートアレイボードには、前記ゲートアレイが複数搭載されており、
前記複数のゲートアレイは、自身のコンフィギュレーションデータのロードが完了するとそれぞれロード完了信号を出力し、
前記レディ信号は、前記複数のロード完了信号の論理積信号として出力されることを特徴とする請求項1乃至3の何れかに記載のロボットの制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008033197A JP5035000B2 (ja) | 2008-02-14 | 2008-02-14 | ロボットの制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008033197A JP5035000B2 (ja) | 2008-02-14 | 2008-02-14 | ロボットの制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009193321A JP2009193321A (ja) | 2009-08-27 |
JP5035000B2 true JP5035000B2 (ja) | 2012-09-26 |
Family
ID=41075278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008033197A Active JP5035000B2 (ja) | 2008-02-14 | 2008-02-14 | ロボットの制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5035000B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106355991A (zh) * | 2016-10-31 | 2017-01-25 | 成都乐创自动化技术股份有限公司 | 一种示教方法及装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5765561B2 (ja) * | 2011-05-11 | 2015-08-19 | 横河電機株式会社 | 表示器を備える機器 |
CN103631674B (zh) * | 2012-08-24 | 2016-05-04 | 京信通信系统(中国)有限公司 | 嵌入cpu的fpga及其启动方法 |
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CN104339354B (zh) * | 2014-11-20 | 2016-05-18 | 西安电子科技大学 | 一种用于6自由度并联机器人的专用运动控制器硬件平台 |
WO2021124432A1 (ja) * | 2019-12-17 | 2021-06-24 | ヤマハ発動機株式会社 | 自動制御基板 |
JP7478065B2 (ja) | 2020-08-19 | 2024-05-02 | 東芝テック株式会社 | 情報処理装置および情報処理方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002319860A (ja) * | 2001-04-19 | 2002-10-31 | Ando Electric Co Ltd | プログラマブルデバイスの設定状態検出制御装置 |
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JP4624138B2 (ja) * | 2005-03-04 | 2011-02-02 | 富士通株式会社 | 通信制御装置及びその機能ユニット |
JP4244971B2 (ja) * | 2005-07-27 | 2009-03-25 | 株式会社デンソーウェーブ | ロボット制御装置 |
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-
2008
- 2008-02-14 JP JP2008033197A patent/JP5035000B2/ja active Active
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---|---|---|---|---|
CN106355991A (zh) * | 2016-10-31 | 2017-01-25 | 成都乐创自动化技术股份有限公司 | 一种示教方法及装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2009193321A (ja) | 2009-08-27 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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