JP5765561B2 - 表示器を備える機器 - Google Patents
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Description
本発明は、機器の起動時に、ブートローダにより、プログラム保存デバイスに保持されているグラフィック表示コントロールプログラムを、前記プログラム保存デバイスと通信するＦＰＧＡにダウンロードし、このＦＰＧＡと通信しブート進捗状況を表示する表示器を備える機器に関するものである。
Field Programmable Gate Array（以下、ＦＰＧＡ）は、製造後に購入者や設計者が機能構成を自由にプログラム設定できる集積回路であり、生産性を大きく向上できるデバイスとして使用されることが多くなってきている。例えば、ＦＰＧＡにグラフィック機能を具備するデバイスとして使用することにより、表示機能を実現するためのコストを削減させることができる。
ＦＰＧＡ自身は回路データ（プログラム）を保存することができないため、機器起動時には毎回ＦＰＧＡに対してＲＯＭ等で実現されるプログラム保存デバイスから表示機能を実現させるためのグラフィックプログラム（以下、ＧＤＣ：Graphical Display Controller）をダウンロードさせる必要がある。
これを実現させるために、プログラム保存デバイスには、機器の電源投入時に起動するブートローダと呼ばれるプログラムが組み込まれている。このブートローダは、ハードウェアの初期化、ＦＰＧＡへのＧＤＣのダウンロード、プログラム保存デバイスに保持されているメインプログラムを、ＣＰＵが使用するメモリデバイスにダウンロード等の処理を、ＣＰＵの制御処理に基づいてブートローダのプログラムを実行する。
通常、機器の起動に時間がかかる場合には、ユーザに対する不安を除くために、ブートローダによる起動の進捗状況を機器が備える表示器の画面に表示させる必要がある。この進捗状況表示は、ＦＰＧＡにＧＤＣをダウンロードした後から可能になる。
即ち、機器の電源を投入すると、ブートローダはプログラム保存デバイスに保持しているＧＤＣをＦＰＧＡにダウンロードする。ダウンロード後、ブートローダはこのＧＤＣの機能を使用して現在のブート進捗状況を表示器の画面に表示させることが可能になる。
図３は、従来の表示器を備える機器の構成例を示す機能ブロック図である。内部バス１０には、ＣＰＵ２０、このＣＰＵが使用するＲＡＭ等で実現されるメモリデバイス３０、ＲＯＭ等で実現されるプログラム保存デバイス４０、ＦＰＧＡ５０、表示器６０が内部バス１０を介して互いに通信可能に接続されている。
プログラム保存デバイス４０は、表示機能を実現させるためのグラフィックプログラムであるＧＤＣ４１、制御アプリケーション等のメインプログラム４２、ブートローダ４３が保持されている。
機器に電源が投入されると、ブートローダ４３が起動し、ＣＰＵ２０の制御に基づいてＧＤＣ４１をＦＰＧＡ５０にダウンロードする。ＦＰＧＡ５０側にダウンロードされたＧＤＣ４１を、記号４１´で示す。ＧＤＣを形成するプログラム群Ｇ１，Ｇ２，Ｇ３，Ｇ４，…Ｇｎ全てのダウンロードが完了すると、表示器６０の表示画面６１への文字６１ａの表示が可能となる。
ブートローダ４３は、ＧＤＣ４１のＦＰＧＡ５０へのダウンロード処理の実行後、プログラム保存デバイス４０に保持されているメインプログラム４２をメモリデバイス３０にダウンロードする処理を実行する。
図４は、図３の動作を説明するフローチャートである。ステップＳ１で処理がスタートすると、ステップＳ２で電源が投入されてブートローダが起動する。ブートローダはステップＳ３でＧＤＣをＦＰＧＡにダウンロードし、続いてステップＳ４でメインプログラムをメモリデバイスにダウンロードし、ステップＳ５で処理を終了する。
従来構成の機器では次のような問題がある。
（１）表示器の画面表示は、ＧＤＣのダウンロードが完了しないと開始できない。ＧＤＣは一般に規模が大きいためにプログラムサイズが大きく、ＦＰＧＡへのデータの書き込み（ダウンロード）に時間を要する。
（１）表示器の画面表示は、ＧＤＣのダウンロードが完了しないと開始できない。ＧＤＣは一般に規模が大きいためにプログラムサイズが大きく、ＦＰＧＡへのデータの書き込み（ダウンロード）に時間を要する。
このため、図４のステップＳ３の終了まで表示器の画面は長時間に亘り表示できない（ブラックアウト）状態となり、機器のブートローダが正常に動作しているかどうかが分からなくなるため、ユーザに不安感を与える。
（２）ＧＤＣのダウンロード処理と、メインプログラムのダウンロード処理とが時間軸で直列的に実行されるので、ブートローダの動作時間が長くなり、電源投入から機器が動作可能な状態になるまでの起動時間（図４のステップＳ４の終了までの時間）が長くなる。
本発明の目的は、電源投入から表示器の画面表示までの時間を短縮すると共に、機器の起動時間を短縮することを可能とする、表示器を備える機器を実現することにある。
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）機器の起動時に、ブートローダにより、プログラム保存デバイスに保持されているグラフィック表示コントロールプログラムを、前記プログラム保存デバイスと通信するＦＰＧＡにダウンロードし、このＦＰＧＡと通信しブート進捗状況を表示する表示器を備える機器において、
前記ブートローダは、前記グラフィック表示コントロールプログラムに含まれる文字表示プログラムを最初に前記ＦＰＧＡにダウンロードし、
前記ＦＰＧＡは、前記文字表示プログラムのダウンロード後直ちに前記ブート進捗状況を示す所定の文字情報を、前記表示器に表示させ、
前記所定の文字情報が前記表示器に表示された後に、前記ブートローダは、前記文字表示プログラム以外のプログラムであって前記グラフィック表示コントロールプログラムに含まれる他のプログラムを前記ＦＰＧＡに順次転送し、
前記グラフィック表示コントロールプログラムに含まれないメインプログラムを保持する前記プログラム保存デバイスと通信するＣＰＵと、このＣＰＵが利用するメモリデバイスを有し、前記ブートローダは、前記所定の文字情報が前記表示器に表示された後に、前記他のプログラムの前記ＦＰＧＡへのダウンロードと同時並行して、前記メインプログラムの前記メモリデバイスへのダウンロードを開始することを特徴とする表示器を備える機器。
（１）機器の起動時に、ブートローダにより、プログラム保存デバイスに保持されているグラフィック表示コントロールプログラムを、前記プログラム保存デバイスと通信するＦＰＧＡにダウンロードし、このＦＰＧＡと通信しブート進捗状況を表示する表示器を備える機器において、
前記ブートローダは、前記グラフィック表示コントロールプログラムに含まれる文字表示プログラムを最初に前記ＦＰＧＡにダウンロードし、
前記ＦＰＧＡは、前記文字表示プログラムのダウンロード後直ちに前記ブート進捗状況を示す所定の文字情報を、前記表示器に表示させ、
前記所定の文字情報が前記表示器に表示された後に、前記ブートローダは、前記文字表示プログラム以外のプログラムであって前記グラフィック表示コントロールプログラムに含まれる他のプログラムを前記ＦＰＧＡに順次転送し、
前記グラフィック表示コントロールプログラムに含まれないメインプログラムを保持する前記プログラム保存デバイスと通信するＣＰＵと、このＣＰＵが利用するメモリデバイスを有し、前記ブートローダは、前記所定の文字情報が前記表示器に表示された後に、前記他のプログラムの前記ＦＰＧＡへのダウンロードと同時並行して、前記メインプログラムの前記メモリデバイスへのダウンロードを開始することを特徴とする表示器を備える機器。
本発明によれば、次のような効果を期待することができる。
（１）表示器の画面表示は、ＧＤＣの一部の文字表示プログラムのダウンロード後から可能となるので、ダウンロード終了まで表示器の画面が長時間に亘り表示できない（ブラックアウト）状態となる問題は解消され、電源投入後の早い段階からブートローダ動作の進捗監視が可能となるため、ユーザに不安感を与えることがない。
（１）表示器の画面表示は、ＧＤＣの一部の文字表示プログラムのダウンロード後から可能となるので、ダウンロード終了まで表示器の画面が長時間に亘り表示できない（ブラックアウト）状態となる問題は解消され、電源投入後の早い段階からブートローダ動作の進捗監視が可能となるため、ユーザに不安感を与えることがない。
（２）ＧＤＣのダウンロード処理と、メインプログラムのダウンロード処理とが時間軸で同時並列的に実行されるので、ブートローダの動作時間が短縮され、電源投入から機器が動作可能な状態になるまでの起動時間を短縮することができる。
以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用した表示器を備える機器の一実施例を示す機能ブロック図である。図２は、図１の動作を説明するフローチャートである。
図１において、図３で説明した従来構成と同一要素には同一符号を付して説明を省略する。以下、図１、図２により、従来構成との相違点を説明する。図２において、ステップＳ２で電源が投入されると、ステップＳ３で、ブートローダ４３は、これを実行するＣＰＵ２０の制御処理に基づいて、ＧＤＣ４１のＦＰＧＡ５０へのダウンロードを開始する。
このとき、ブートローダ４１は、ＧＤＣを形成するプログラム群Ｇ１，Ｇ２，Ｇ３，Ｇ４，…Ｇｎのうち、例えばプログラムＧ３が最低限の文字表示機能を実現するプログラム（文字表示プログラム）である場合に、ダウンロード開始直後にこのプログラムＧ３をＦＰＧＡ５０に転送し、以後残りのプログラムを順次転送する。
ＦＰＧＡ５０は、ステップＳ４で、最初に転送されたプログラムＧ３の機能により、表示器６０の画面６１上にブート進捗状況を表示する文字６１ａを表示させる。表示する文字は、単なるアイコンや記号のブリンクの表示、または、簡単なメッセージ表示（例えば、「しばらくお待ち下さい」等）である。
本発明によれば、表示器の画面表示は、ＧＤＣの一部の文字表示プログラムのダウンロード後から可能となるので、ダウンロード終了まで表示器の画面が長時間に亘り表示できない（ブラックアウト）状態となる問題は解消され、電源投入後の早い段階からブートローダ動作の進捗監視が可能となるため、ユーザに不安感を与えることがない。
ステップＳ５、Ｓ６では、ＧＤＣの残りのプログラム群のダウンロードとメインプログラム４２のメモリデバイス３０へのダウンロードをＣＰＵ２０の制御に基づいて同時並行的に実施する。本発明によれば、ＧＤＣのダウンロード処理と、メインプログラムのダウンロード処理とが時間軸で同時並列的に実行されるので、ブートローダの動作時間が短縮され、電源投入から機器が動作可能な状態になるまでの起動時間を短縮することができる。
１０ 内部バス
２０ ＣＰＵ
３０ メモリデバイス
４０ プログラム保存デバイス
４１ ＧＤＣ
４２ メインプログラム
４３ ブートローダ
５０ ＦＰＧＡ
６０ 表示器
６１ 表示画面
６１ａ 表示文字
２０ ＣＰＵ
３０ メモリデバイス
４０ プログラム保存デバイス
４１ ＧＤＣ
４２ メインプログラム
４３ ブートローダ
５０ ＦＰＧＡ
６０ 表示器
６１ 表示画面
６１ａ 表示文字
Claims (1)
- 機器の起動時に、ブートローダにより、プログラム保存デバイスに保持されているグラフィック表示コントロールプログラムを、前記プログラム保存デバイスと通信するＦＰＧＡにダウンロードし、このＦＰＧＡと通信しブート進捗状況を表示する表示器を備える機器において、
前記ブートローダは、前記グラフィック表示コントロールプログラムに含まれる文字表示プログラムを最初に前記ＦＰＧＡにダウンロードし、
前記ＦＰＧＡは、前記文字表示プログラムのダウンロード後直ちに前記ブート進捗状況を示す所定の文字情報を、前記表示器に表示させ、
前記所定の文字情報が前記表示器に表示された後に、前記ブートローダは、前記文字表示プログラム以外のプログラムであって前記グラフィック表示コントロールプログラムに含まれる他のプログラムを前記ＦＰＧＡに順次転送し、
前記グラフィック表示コントロールプログラムに含まれないメインプログラムを保持する前記プログラム保存デバイスと通信するＣＰＵと、このＣＰＵが利用するメモリデバイスを有し、前記ブートローダは、前記所定の文字情報が前記表示器に表示された後に、前記他のプログラムの前記ＦＰＧＡへのダウンロードと同時並行して、前記メインプログラムの前記メモリデバイスへのダウンロードを開始することを特徴とする表示器を備える機器。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2011105877A JP5765561B2 (ja) | 2011-05-11 | 2011-05-11 | 表示器を備える機器 |
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- 2011-05-11 JP JP2011105877A patent/JP5765561B2/ja active Active
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