JPH09128244A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH09128244A JPH09128244A JP7288674A JP28867495A JPH09128244A JP H09128244 A JPH09128244 A JP H09128244A JP 7288674 A JP7288674 A JP 7288674A JP 28867495 A JP28867495 A JP 28867495A JP H09128244 A JPH09128244 A JP H09128244A
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- JP
- Japan
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- program
- microprocessor
- configuration
- control device
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Abstract
(57)【要約】
【課題】 部品数を増やすことなく逆に減らした上でコ
ンフィグレーションをいつでも簡単に自由に変更するこ
とができ、これにより処理の範囲が拡がるとともにコス
トの低減および装置形状の小形化が図れる制御装置を提
供する。 【解決手段】 マイクロプロセッサ１１は、外部から入
力されるプログラムのうち、コンフィグレーション用の
プログラムをプログラマブルゲートアレイデバイス４に
供給し、当該マイクロプロセッサ１１を動かすための残
りのプログラムをＲＡＭ３に書込む。こうして、コンフ
ィグレーションの機能をマイクロプロセッサ １１が持
つことにより、コンフィグレーションのための専用部品
であった従来のＲＯＭ５が不要となる。
ンフィグレーションをいつでも簡単に自由に変更するこ
とができ、これにより処理の範囲が拡がるとともにコス
トの低減および装置形状の小形化が図れる制御装置を提
供する。 【解決手段】 マイクロプロセッサ１１は、外部から入
力されるプログラムのうち、コンフィグレーション用の
プログラムをプログラマブルゲートアレイデバイス４に
供給し、当該マイクロプロセッサ１１を動かすための残
りのプログラムをＲＡＭ３に書込む。こうして、コンフ
ィグレーションの機能をマイクロプロセッサ １１が持
つことにより、コンフィグレーションのための専用部品
であった従来のＲＯＭ５が不要となる。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロプロセ
ッサによる処理とコンフィグレーションが必要なデバイ
スによる処理とを並列して行なう制御装置に関する。
ッサによる処理とコンフィグレーションが必要なデバイ
スによる処理とを並列して行なう制御装置に関する。
【０００２】
【従来の技術】マイクロプロセッサによる処理とコンフ
ィグレーションが必要なデバイスによる処理とを並列し
て行なう制御装置の構成を図５に示している。図におい
て、１は制御装置である。この制御装置１は、マイクロ
プロセッサ２、ＲＡＭ（ランダム・オンリ・メモリ）
３、デバイスたとえばプログラマブルゲートアレイ４、
およびＲＯＭ（リード・オンリ・メモリ）５を備え、電
源回路６に接続されている。
ィグレーションが必要なデバイスによる処理とを並列し
て行なう制御装置の構成を図５に示している。図におい
て、１は制御装置である。この制御装置１は、マイクロ
プロセッサ２、ＲＡＭ（ランダム・オンリ・メモリ）
３、デバイスたとえばプログラマブルゲートアレイ４、
およびＲＯＭ（リード・オンリ・メモリ）５を備え、電
源回路６に接続されている。
【０００３】上記ＲＡＭ３には、マイクロプロセッサ２
を動かすためのプログラムが記憶される。このプログラ
ムは、起動に際し外部のコンピュータ等からマイクロプ
ロセッサ２へと入力されるもので、それがマイクロプロ
セッサ２からＲＡＭ３にロードされて書込まれる。
を動かすためのプログラムが記憶される。このプログラ
ムは、起動に際し外部のコンピュータ等からマイクロプ
ロセッサ２へと入力されるもので、それがマイクロプロ
セッサ２からＲＡＭ３にロードされて書込まれる。
【０００４】上記ＲＯＭ５には、プログラマブルゲート
アレイ４のコンフィグレーション（configuration ）つ
まり環境設定を行なうためのプログラムがあらかじめ記
憶されている。このコンフィグレーション用のプログラ
ムは、電源回路６からの電源電圧供給に際し（電源オ
ン）、ＲＯＭ５から読出されてプログラマブルゲートア
レイ４へとロードされる。
アレイ４のコンフィグレーション（configuration ）つ
まり環境設定を行なうためのプログラムがあらかじめ記
憶されている。このコンフィグレーション用のプログラ
ムは、電源回路６からの電源電圧供給に際し（電源オ
ン）、ＲＯＭ５から読出されてプログラマブルゲートア
レイ４へとロードされる。
【０００５】そして、外部のコンピュータ等から開始指
令が入力されると、マイクロプロセッサ２による処理と
プログラマブルゲートアレイ４による処理とが並列して
実行される。
令が入力されると、マイクロプロセッサ２による処理と
プログラマブルゲートアレイ４による処理とが並列して
実行される。
【０００６】
【発明が解決しようとする課題】上記のコンフィグレー
ションは固定であり、このためプログラマブルゲートア
レイ４の処理が制限されてしまう。コンフィグレーショ
ンを変更するには、ＲＯＭ５を別のものと交換しなけれ
ばならない。しかも、ＲＯＭ５をいくつか用意しておか
ねばならず、部品数が増えるためコストの問題が生じ
る。また、コンフィグレーションを変更できるといって
も、その種類は、ＲＯＭ５の数により結局は制限されて
しまう。
ションは固定であり、このためプログラマブルゲートア
レイ４の処理が制限されてしまう。コンフィグレーショ
ンを変更するには、ＲＯＭ５を別のものと交換しなけれ
ばならない。しかも、ＲＯＭ５をいくつか用意しておか
ねばならず、部品数が増えるためコストの問題が生じ
る。また、コンフィグレーションを変更できるといって
も、その種類は、ＲＯＭ５の数により結局は制限されて
しまう。
【０００７】この発明は上記の事情を考慮したもので、
第１および第２の発明の制御装置は、部品数を増やすこ
となく逆に減らした上でコンフィグレーションをいつで
も簡単に自由に変更することができ、これにより処理の
範囲が拡がるとともにコストの低減および装置形状の小
形化が図れることを目的とする。
第１および第２の発明の制御装置は、部品数を増やすこ
となく逆に減らした上でコンフィグレーションをいつで
も簡単に自由に変更することができ、これにより処理の
範囲が拡がるとともにコストの低減および装置形状の小
形化が図れることを目的とする。
【０００８】第３および第４の発明の制御装置は、部品
数を増やすことなく逆に減らした上でコンフィグレーシ
ョンをいつでも簡単に自由に変更することができ、これ
により処理の範囲が拡がるとともにコストの低減および
装置形状の小形化が図れ、さらには制御用プログラムの
入力に関するオペレータの負担を軽減できることを目的
とする。
数を増やすことなく逆に減らした上でコンフィグレーシ
ョンをいつでも簡単に自由に変更することができ、これ
により処理の範囲が拡がるとともにコストの低減および
装置形状の小形化が図れ、さらには制御用プログラムの
入力に関するオペレータの負担を軽減できることを目的
とする。
【０００９】
【課題を解決するための手段】第１の発明の制御装置
は、マイクロプロセッサによる処理とコンフィグレーシ
ョンが必要なデバイスによる処理とを並列して行なうも
ので、記憶手段と、外部から入力されるプログラムのう
ち、コンフィグレーション用のプログラムを前記デバイ
スに供給し、前記マイクロプロセッサを動かすための残
りのプログラムを前記記憶手段に書込むプログラムロー
ド手段とを備えている。
は、マイクロプロセッサによる処理とコンフィグレーシ
ョンが必要なデバイスによる処理とを並列して行なうも
ので、記憶手段と、外部から入力されるプログラムのう
ち、コンフィグレーション用のプログラムを前記デバイ
スに供給し、前記マイクロプロセッサを動かすための残
りのプログラムを前記記憶手段に書込むプログラムロー
ド手段とを備えている。
【００１０】第２の発明の制御装置は、第１の発明にお
いて、プログラムロード手段が、マイクロプロセッサに
設けられている。第３の発明の制御装置は、マイクロプ
ロセッサによる処理とコンフィグレーションが必要なデ
バイスによる処理とを並列して行なうもので、記憶手段
と、この記憶手段の記憶内容を保持するためのバックア
ップ電源と、外部から入力されるコンフィグレーション
用のプログラムおよび前記マイクロプロセッサを動かす
ためのプログラムを前記記憶手段に書込む第１のプログ
ラムロード手段と、外部から起動指令が入力されると、
前記記憶手段内のコンフィグレーション用のプログラム
を読出し、それを前記デバイスに供給する第２のプログ
ラムロード手段と、を備えている。
いて、プログラムロード手段が、マイクロプロセッサに
設けられている。第３の発明の制御装置は、マイクロプ
ロセッサによる処理とコンフィグレーションが必要なデ
バイスによる処理とを並列して行なうもので、記憶手段
と、この記憶手段の記憶内容を保持するためのバックア
ップ電源と、外部から入力されるコンフィグレーション
用のプログラムおよび前記マイクロプロセッサを動かす
ためのプログラムを前記記憶手段に書込む第１のプログ
ラムロード手段と、外部から起動指令が入力されると、
前記記憶手段内のコンフィグレーション用のプログラム
を読出し、それを前記デバイスに供給する第２のプログ
ラムロード手段と、を備えている。
【００１１】第４の発明の制御装置は、第３の発明にお
いて、第１および第２のプログラムロード手段が、マイ
クロプロセッサに設けられている。すなわち、第１の発
明の制御装置では、外部から入力されるプログラムのう
ち、コンフィグレーション用のプログラムがデバイスに
供給され、マイクロプロセッサを動かすための残りのプ
ログラムが記憶手段に書込まれる。
いて、第１および第２のプログラムロード手段が、マイ
クロプロセッサに設けられている。すなわち、第１の発
明の制御装置では、外部から入力されるプログラムのう
ち、コンフィグレーション用のプログラムがデバイスに
供給され、マイクロプロセッサを動かすための残りのプ
ログラムが記憶手段に書込まれる。
【００１２】第２の発明の制御装置では、デバイスおよ
び記憶手段に対するプログラムの供給が、マイクロプロ
セッサにより行なわれる。第３の発明の制御装置では、
外部から入力されるコンフィグレーション用のプログラ
ムおよびマイクロプロセッサを動かすためのプログラム
が先ず記憶手段に書込まれる。この記憶手段の記憶内容
は、バックアップ電源によって保持される。外部から起
動指令が入力されると、記憶手段内のコンフィグレーシ
ョン用のプログラムが読出され、それがデバイスに供給
される。第４の発明の制御装置では、記憶手段へのプロ
グラムのロード、およびデバイスへのプログラムのロー
ドが、マイクロプロセッサにより行なわれる。
び記憶手段に対するプログラムの供給が、マイクロプロ
セッサにより行なわれる。第３の発明の制御装置では、
外部から入力されるコンフィグレーション用のプログラ
ムおよびマイクロプロセッサを動かすためのプログラム
が先ず記憶手段に書込まれる。この記憶手段の記憶内容
は、バックアップ電源によって保持される。外部から起
動指令が入力されると、記憶手段内のコンフィグレーシ
ョン用のプログラムが読出され、それがデバイスに供給
される。第４の発明の制御装置では、記憶手段へのプロ
グラムのロード、およびデバイスへのプログラムのロー
ドが、マイクロプロセッサにより行なわれる。
【００１３】
【発明の実施の形態】以下、この発明の第１実施例につ
いて図面を参照して説明する。なお、図面において図５
と同一部分には同一符号を付し、その説明は省略する。
図１に示すように、従来のマイクロプロセッサ２に代え
てマイクロプロセッサ１０が設けられ、そのマイクロプ
ロセッサ１０とデバイスであるところのプログラマブル
ゲートアレイ４とがインターフェース１１で接続され
る。そして、ＲＯＭ５が除去される。
いて図面を参照して説明する。なお、図面において図５
と同一部分には同一符号を付し、その説明は省略する。
図１に示すように、従来のマイクロプロセッサ２に代え
てマイクロプロセッサ１０が設けられ、そのマイクロプ
ロセッサ１０とデバイスであるところのプログラマブル
ゲートアレイ４とがインターフェース１１で接続され
る。そして、ＲＯＭ５が除去される。
【００１４】マイクロプロセッサ１０は、次の機能手段
を備える。 ［１］外部から入力されるプログラムのうち、コンフィ
グレーション用のプログラムを上記インターフェース１
１を介してプログラマブルゲートアレイ４に供給し、当
該マイクロプロセッサ１０を動かすための残りのプログ
ラムをＲＡＭ３に書込むプログラムロード手段。
を備える。 ［１］外部から入力されるプログラムのうち、コンフィ
グレーション用のプログラムを上記インターフェース１
１を介してプログラマブルゲートアレイ４に供給し、当
該マイクロプロセッサ１０を動かすための残りのプログ
ラムをＲＡＭ３に書込むプログラムロード手段。
【００１５】［２］外部から起動指令が入力されると、
同起動指令をプログラマブルゲートアレイ４に送るとと
もに、記憶手段であるところのＲＡＭ３内のプログラム
に従って所定の処理を実行する手段。
同起動指令をプログラマブルゲートアレイ４に送るとと
もに、記憶手段であるところのＲＡＭ３内のプログラム
に従って所定の処理を実行する手段。
【００１６】つぎに、上記の構成の作用を図２のフロー
チャートを参照して説明する。外部のコンピュータ等か
らマイクロプロセッサ１０にプログラムが入力される
と、その入力されるプログラムのうち、コンフィグレー
ション用のプログラムがインターフェース１１を介して
プログラマブルゲートアレイ４に供給される。これによ
り、プログラマブルゲートアレイ４の環境設定が行なわ
れる。
チャートを参照して説明する。外部のコンピュータ等か
らマイクロプロセッサ１０にプログラムが入力される
と、その入力されるプログラムのうち、コンフィグレー
ション用のプログラムがインターフェース１１を介して
プログラマブルゲートアレイ４に供給される。これによ
り、プログラマブルゲートアレイ４の環境設定が行なわ
れる。
【００１７】そして、入力されるプログラムのうち、コ
ンフィグレーション用のプログラムを除いた残りのプロ
グラム、つまりマイクロプロセッサ１０を動かすための
プログラムが、ＲＡＭ３に書込まれる。
ンフィグレーション用のプログラムを除いた残りのプロ
グラム、つまりマイクロプロセッサ１０を動かすための
プログラムが、ＲＡＭ３に書込まれる。
【００１８】外部のコンピュータ等からマイクロプロセ
ッサ１０に起動指令が入力されると、同起動指令がプロ
グラマブルゲートアレイ４に送られ、プログラマブルゲ
ートアレイ４の処理が開始される。同時に、ＲＡＭ３内
のプログラムに従って、マイクロプロセッサ１０の処理
が開始される。
ッサ１０に起動指令が入力されると、同起動指令がプロ
グラマブルゲートアレイ４に送られ、プログラマブルゲ
ートアレイ４の処理が開始される。同時に、ＲＡＭ３内
のプログラムに従って、マイクロプロセッサ１０の処理
が開始される。
【００１９】このような構成によれば、電源回路６から
の電源電圧供給（電源オン）時に限らず、プログラマブ
ルゲートアレイ４に対するコンフィグレーションをいつ
でも簡単に自由に変更することができる。したがって、
プログラマブルゲートアレイ４の処理の範囲が拡がり、
制御対象ごとに専用の制御装置１を用意するなどの処置
が不要であり、汎用性の向上が図れる。また、コンフィ
グレーションのための専用部品であったＲＯＭ５が不要
となるので、コストの低減が図れるとともに、装置形状
の小形化が図れる。
の電源電圧供給（電源オン）時に限らず、プログラマブ
ルゲートアレイ４に対するコンフィグレーションをいつ
でも簡単に自由に変更することができる。したがって、
プログラマブルゲートアレイ４の処理の範囲が拡がり、
制御対象ごとに専用の制御装置１を用意するなどの処置
が不要であり、汎用性の向上が図れる。また、コンフィ
グレーションのための専用部品であったＲＯＭ５が不要
となるので、コストの低減が図れるとともに、装置形状
の小形化が図れる。
【００２０】この発明の第２実施例について説明する。
第２実施例では、図３に示すように、ＲＡＭ３の記憶内
容を保持するためのバックアップ電源７が設けられる。
つまり、電源回路６の電源電圧供給が遮断（電源オフ）
されても、バックアップ電源７の働きにより、ＲＡＭ３
の記憶内容が消えない。
第２実施例では、図３に示すように、ＲＡＭ３の記憶内
容を保持するためのバックアップ電源７が設けられる。
つまり、電源回路６の電源電圧供給が遮断（電源オフ）
されても、バックアップ電源７の働きにより、ＲＡＭ３
の記憶内容が消えない。
【００２１】そして、マイクロプロセッサ１０は、次の
機能手段を備える。 ［１］外部から入力されるコンフィグレーション用のプ
ログラムおよび当該マイクロプロセッサ１０を動かすた
めのプログラムの全てをＲＡＭ３に書込む第１のプログ
ラムロード手段。
機能手段を備える。 ［１］外部から入力されるコンフィグレーション用のプ
ログラムおよび当該マイクロプロセッサ１０を動かすた
めのプログラムの全てをＲＡＭ３に書込む第１のプログ
ラムロード手段。
【００２２】［２］外部から起動指令が入力されると、
ＲＡＭ３内のコンフィグレーション用のプログラムを読
出し、それをプログラマブルゲートアレイ４に供給する
第２のプログラムロード手段。
ＲＡＭ３内のコンフィグレーション用のプログラムを読
出し、それをプログラマブルゲートアレイ４に供給する
第２のプログラムロード手段。
【００２３】［３］外部から起動指令が入力されると、
同起動指令をプログラマブルゲートアレイ４に送るとと
もに、記憶手段であるところのＲＡＭ３内のプログラム
に従って所定の処理を実行する手段。
同起動指令をプログラマブルゲートアレイ４に送るとと
もに、記憶手段であるところのＲＡＭ３内のプログラム
に従って所定の処理を実行する手段。
【００２４】他の構成は第１実施例と同じである。つぎ
に、上記の構成の作用を図４のフローチャートを参照し
て説明する。外部のコンピュータ等からマイクロプロセ
ッサ１０にプログラムが入力されると、その入力される
プログラムの全て（コンフィグレーション用のプログラ
ムとマイクロプロセッサ１０を動かすためのプログラ
ム）がＲＡＭ３に一旦書込まれる。
に、上記の構成の作用を図４のフローチャートを参照し
て説明する。外部のコンピュータ等からマイクロプロセ
ッサ１０にプログラムが入力されると、その入力される
プログラムの全て（コンフィグレーション用のプログラ
ムとマイクロプロセッサ１０を動かすためのプログラ
ム）がＲＡＭ３に一旦書込まれる。
【００２５】外部のコンピュータ等からマイクロプロセ
ッサ１０に起動指令が入力されると、ＲＡＭ３内のコン
フィグレーション用のプログラムが読出され、それがマ
イクロプロセッサ１１からプログラマブルゲートアレイ
４にインターフェース１１を介して供給される。これに
より、プログラマブルゲートアレイ４の環境設定が行な
われる。
ッサ１０に起動指令が入力されると、ＲＡＭ３内のコン
フィグレーション用のプログラムが読出され、それがマ
イクロプロセッサ１１からプログラマブルゲートアレイ
４にインターフェース１１を介して供給される。これに
より、プログラマブルゲートアレイ４の環境設定が行な
われる。
【００２６】さらに、マイクロプロセッサ１１からプロ
グラマブルゲートアレイ４に起動指令が送られ、プログ
ラマブルゲートアレイ４の処理が開始される。同時に、
ＲＡＭ３内のプログラムに従って、マイクロプロセッサ
１０の処理が開始される。
グラマブルゲートアレイ４に起動指令が送られ、プログ
ラマブルゲートアレイ４の処理が開始される。同時に、
ＲＡＭ３内のプログラムに従って、マイクロプロセッサ
１０の処理が開始される。
【００２７】この場合、電源回路６からの電源電圧供給
が遮断されても、一度入力されたプログラムがＲＡＭ３
に残るので、コンフィグレーションを変更する以外はプ
ログラム入力が不要となる。すなわち、プログラム入力
の回数が減ることになり、制御用プログラムの入力に関
してオペレータにかかる負担が軽減される。その他の効
果は、第１実施例と同じである。なお、この発明は上記
各実施例に限定されるものではなく、要旨を変えない範
囲で種々変形実施可能である。
が遮断されても、一度入力されたプログラムがＲＡＭ３
に残るので、コンフィグレーションを変更する以外はプ
ログラム入力が不要となる。すなわち、プログラム入力
の回数が減ることになり、制御用プログラムの入力に関
してオペレータにかかる負担が軽減される。その他の効
果は、第１実施例と同じである。なお、この発明は上記
各実施例に限定されるものではなく、要旨を変えない範
囲で種々変形実施可能である。
【００２８】
【発明の効果】以上述べたように、第１および第２の発
明の制御装置は、外部から入力されるプログラムのう
ち、コンフィグレーション用のプログラムをデバイスに
供給し、マイクロプロセッサを動かすための残りのプロ
グラムを記憶手段に書込む構成としたので、部品数を増
やすことなく逆に減らした上でコンフィグレーションを
いつでも簡単に自由に変更することができ、これにより
処理の範囲が拡がるとともにコストの低減および装置形
状の小形化が図れる。
明の制御装置は、外部から入力されるプログラムのう
ち、コンフィグレーション用のプログラムをデバイスに
供給し、マイクロプロセッサを動かすための残りのプロ
グラムを記憶手段に書込む構成としたので、部品数を増
やすことなく逆に減らした上でコンフィグレーションを
いつでも簡単に自由に変更することができ、これにより
処理の範囲が拡がるとともにコストの低減および装置形
状の小形化が図れる。
【００２９】第３および第４の発明の制御装置は、外部
から入力されるコンフィグレーション用のプログラムお
よびマイクロプロセッサを動かすためのプログラムを先
ず記憶手段に書込み、この記憶手段の記憶内容をバック
アップ電源によって保持するとともに、外部から起動指
令が入力されると、記憶手段内のコンフィグレーション
用のプログラムを読出し、それをデバイスに供給する構
成としたので、部品数を増やすことなく逆に減らした上
でコンフィグレーションをいつでも簡単に自由に変更す
ることができ、これにより処理の範囲が拡がるとともに
コストの低減および装置形状の小形化が図れ、さらには
制御用プログラムの入力に関するオペレータの負担を軽
減できる。
から入力されるコンフィグレーション用のプログラムお
よびマイクロプロセッサを動かすためのプログラムを先
ず記憶手段に書込み、この記憶手段の記憶内容をバック
アップ電源によって保持するとともに、外部から起動指
令が入力されると、記憶手段内のコンフィグレーション
用のプログラムを読出し、それをデバイスに供給する構
成としたので、部品数を増やすことなく逆に減らした上
でコンフィグレーションをいつでも簡単に自由に変更す
ることができ、これにより処理の範囲が拡がるとともに
コストの低減および装置形状の小形化が図れ、さらには
制御用プログラムの入力に関するオペレータの負担を軽
減できる。
【図１】第１実施例の構成を示すブロック図。
【図２】第１実施例の作用を説明するためのフローチャ
ート。
ート。
【図３】第２実施例の構成を示すブロック図。
【図４】第２実施例の作用を説明するためのフローチャ
ート。
ート。
【図５】従来装置の構成を示すブロック図。
１…制御装置、３…ＲＡＭ（記憶手段）、４…プログラ
マブルゲートアレイ（デバイス）、６…電源回路、７…
バックアップ電源、２０…マイクロプロセッサ。
マブルゲートアレイ（デバイス）、６…電源回路、７…
バックアップ電源、２０…マイクロプロセッサ。
Claims (4)
- 【請求項１】 マイクロプロセッサによる処理とコンフ
ィグレーションが必要なデバイスによる処理とを並列し
て行なう制御装置において、 記憶手段と、 外部から入力されるプログラムのうち、コンフィグレー
ション用のプログラムを前記デバイスに供給し、前記マ
イクロプロセッサを動かすための残りのプログラムを前
記記憶手段に書込むプログラムロード手段と、 を備えたことを特徴とする制御装置。 - 【請求項２】 プログラムロード手段は、マイクロプロ
セッサに設けられていることを特徴とする請求項１記載
の制御装置。 - 【請求項３】 マイクロプロセッサによる処理とコンフ
ィグレーションが必要なデバイスによる処理とを並列し
て行なう制御装置において、 記憶手段と、 この記憶手段の記憶内容を保持するためのバックアップ
電源と、 外部から入力されるコンフィグレーション用のプログラ
ムおよび前記マイクロプロセッサを動かすためのプログ
ラムを前記記憶手段に書込む第１のプログラムロード手
段と、 外部から起動指令が入力されると、前記記憶手段内のコ
ンフィグレーション用のプログラムを読出し、それを前
記デバイスに供給する第２のプログラムロード手段と、 を備えたことを特徴とする制御装置。 - 【請求項４】 第１および第２のプログラムロード手段
は、マイクロプロセッサに設けられていることを特徴と
する請求項３記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288674A JPH09128244A (ja) | 1995-11-07 | 1995-11-07 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288674A JPH09128244A (ja) | 1995-11-07 | 1995-11-07 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128244A true JPH09128244A (ja) | 1997-05-16 |
Family
ID=17733223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288674A Pending JPH09128244A (ja) | 1995-11-07 | 1995-11-07 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282927A (ja) * | 2008-05-26 | 2009-12-03 | Fujitsu Ltd | Ｆｐｇａコンフィグレーション装置及びこれを有する回路基板、電子装置、及びｆｐｇａコンフィグレーション方法 |
| JP2012238131A (ja) * | 2011-05-11 | 2012-12-06 | Yokogawa Electric Corp | 表示器を備える機器 |
| JP2015014885A (ja) * | 2013-07-04 | 2015-01-22 | 富士通株式会社 | 通信装置 |
-
1995
- 1995-11-07 JP JP7288674A patent/JPH09128244A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282927A (ja) * | 2008-05-26 | 2009-12-03 | Fujitsu Ltd | Ｆｐｇａコンフィグレーション装置及びこれを有する回路基板、電子装置、及びｆｐｇａコンフィグレーション方法 |
| JP2012238131A (ja) * | 2011-05-11 | 2012-12-06 | Yokogawa Electric Corp | 表示器を備える機器 |
| JP2015014885A (ja) * | 2013-07-04 | 2015-01-22 | 富士通株式会社 | 通信装置 |
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