JP4624138B2

JP4624138B2 - 通信制御装置及びその機能ユニット

Info

Publication number: JP4624138B2
Application number: JP2005060827A
Authority: JP
Inventors: 淳伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-04
Filing date: 2005-03-04
Publication date: 2011-02-02
Anticipated expiration: 2025-03-04
Also published as: JP2006246178A

Description

本発明は通信制御装置及びその機能ユニットに関し、更に詳しくは、通信制御につき同一及び又は異なる機能を実現する複数の機能ユニットと、該複数の機能ユニットにＤＣ給電を行う共通の一次電源と、前記各機能ユニットの管理を行う管理ユニットとを備える通信制御装置及びその機能ユニットに関する。

この種の通信制御装置では、納入先の電源状態が良い場合は安定に稼働できるが、納入先局舎のＧＮＤ状態や雷サージ入力対策が脆弱な場合、または落雷等により一次電源の瞬断（数１００μｓ〜１０ｍｓ程度）が多発する場合には、瞬断が復旧しても複数の機能ユニットが正常には復旧できず、通信不通になる問題がある。そこで、装置の設置環境によらず常に安定な稼働が得られる通信制御装置及びその機能ユニットの提供が望まれる。

図６は従来技術を説明する図で、通信制御装置（伝送装置等）の典型的な構成例を示している。図において、１０はＡＣ電源を入力として本装置に共通の主電源（例えばＤＣ−４８Ｖ，ＧＮＤ）を供給する一次電源、１１，１２は電源バス、１３は制御信号を転送する制御バス、６０_１〜６０ｎは各種の通信制御処理を実行する機能ユニット、３３は一次電源−４８Ｖを入力として負荷にＤＣ電源（例えば＋３．３Ｖ）を供給する二次電源（オンボード電源ＯＢＰ）、３４は機能ユニットの主制御を行う論理回路部、３７はコネクタ、７０は機能ユニット６０がコネクタ３７に挿入され、使用可能な状態（即ち、実装状態）になったことを検出・保持する実装検出保持部、４０は機能ユニット６０_１〜６０ｎの立ち上げ状態（実装状態）を管理する管理ユニット、４３は二次電源、４１は管理ユニットの主制御・処理を行うＣＰＵ、４２はＣＰＵ４１が使用する主メモリ（ＭＭ）、４４はコネクタである。

係る構成により、本装置にＡＣ電源を投入すると、まず一次電源１０が立ち上がり、管理ユニット４０及び各機能ユニット６０_１〜６０ｎに一斉に−４８Ｖが給電される。これに伴い管理ユニット４０及び各機能ユニット６０_１〜６０ｎでは二次電源４３，３３が一斉に立ち上がり、ＣＰＵ４１及び論理回路部３４に一斉に＋３．３Ｖが給電される。

今日、複雑な通信制御機能を実現する論理回路部３４にはＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルデバイスが使用されることも少なくなく、この場合は、デバイスを立ち上げるのに必要なプログラムの格納（Configuration）が行われて後に、レディー信号ＲＤＹを出力する。

実装検出保持部７０は、このレディー信号ＲＤＹをラッチ（保持）すると共に、管理ユニット４０のＣＰＵ４１に対して当該機能ユニット６０が実装（使用可能）状態にされたことを表す実装の通知を行う。これを受けたＣＰＵ４１は、当該論理回路部３４に対してシステム運用に必要なパラメータ情報の設定（Provisioning）を行い、これによって機能ユニット３０は稼働可能な状態となる。

ところで、一般に通信制御装置は２４時間稼働であるため、一部の機能ユニット６０に障害があっても、これが装置全体の稼働に影響を与えないように、各機能ユニット（ボード）６０はコネクタに活線挿抜可能となっている。また、各論理回路部３４はＬＳＩに適した二次電源（＋３，３Ｖ等）により給電されるが、ユニット６０の実装状態を監視する実装検出保持部７０については、ＣＰＵ４１の管理下にあるため、二次電源３３が故障しても機能ユニット３０の状態監視が可能となるように、一次電源１０によって直接に給電
されている。

しかるに、この様な給電方式であると、もし一次電源１０の出力が瞬断すると、その影響が二次電源３３に及ぶため、その程度（深さ，時間）に応じて機能ユニットの管理動作に不都合が生じ得る。例えば、一次電源１０の瞬断が深く、論理回路部３４がリスタートされると共に、実装検出保持部７０もリセットされた場合は、論理回路部３４が再度レディー信号ＲＤＹを出力する状態になった時点で、実装検出保持部７０も再セットされるため、ＣＰＵ４１から再度パラメータ情報を受け取れる。

しかし、論理回路部３４が瞬断によりリスタートされても、実装検出保持部７０がリセットされなかった場合には、その後に論理回路部３４が再度レディー信号ＲＤＹを出力する状態になっても、実装検出保持部７０は再実装の通知をＣＰＵ４１に送れないため、論理回路部３４は再度パラメータ情報を受け取ることができない。即ち、この場合の論理回路部３４は初期化されただけで、稼働できない。また逆に、論理回路部３４が瞬断の影響を受けずに稼働中であっても、実装検出保持部７０がリセットされてしまうと、ＣＰＵ４１では論理回路部３４が非実装の扱いとなるため、正常に管理できない。

なお、係る状況の下、従来は、電源電圧の立ち上がりを検出するための検出回路２１０の論理しきい値をバッテリの出力電圧により決定するように構成することで、電源（バッテリ）電圧に依存せずに安定したリセットパルス信号を発生させることの可能なリセットパルス発生回路が知られている（特許文献１）。
特開２００３−２８３３１６号（要約，図）

上記従来技術で述べた様に、装置の論理回路部とその実装検出保持部とが異なる電源により駆動されるシステムでは、一次電源瞬断の程度により論理回路部の実際の運用状態とその実装検出保持部の監視状態との間に矛盾が生じるおそれがあった。

本発明は上記従来技術の問題点に鑑みなされたものであり、その目的とする所は、装置の設置環境によらず常に安定な稼働が得られる通信制御装置及びその機能ユニットを提供することにある。

上記の課題は例えば図１の構成により解決される。即ち、本発明（１）の通信制御装置は、通信制御につき同一及び又は異なる機能を実現する複数の機能ユニット３０_１〜３０ｎと、該複数の機能ユニットにＤＣ電源を給電する一次電源１０と、前記各機能ユニットの立ち上げ状態を管理する管理ユニット４０とを備える通信制御装置であって、少なくとも１又は２以上の前記機能ユニット３０は、前記一次電源により給電されて所定のＤＣ電圧を発生する二次電源３３と、該二次電源により給電されて所定の機能を実現する論理回路部３４と、前記一次電源により給電されて前記論理回路部の立ち上げ状態を検出・保持する実装検出保持部２０であって、該論理回路部３４が二次電源の瞬断によりリセットされたことに伴いリセット（ＲＳ）され、かつ該論理回路部が立ち上がったことにより再セット（ＲＤＹ）されるもの、とを備えるものである。

本発明（１）の実装検出保持部２０は、論理回路部３４が二次電源３３の瞬断によりリセットされたことに伴い無条件にリセットされ、かつ該論理回路部が再度立ち上がったことにより再セットされるため、一次電源１０の瞬断の程度（深さ、時間）によらず、或いは二次電源の出力時定数（数ｍｓ程度）に依存せず、論理回路部３４が一旦リセットされ
かつ再度立ち上がった場合には、常に実装検出保持部２０が一旦リセットされ、かつ再セットされるため、論理回路部３４と実装検出保持部２０の給電経路が異なっていても論理回路３４の実際の運用状態を確実に管理ユニット４０に通知可能となる。

本発明（２）では、上記本発明（１）において、管理ユニット４０は、実装検出保持部２０から論理回路部３４が立ち上がった旨の通知を受けたことにより該論理回路部に所定のパラメータ情報を設定するものである。従って、通信制御装置の設置環境が悪く、一次電源の瞬断が多発しても、論理回路部３４を適宜に初期化及びシステムの仕様に応じて適正に再設定でき、よってシステムを安全に運用できる。

本発明（３）では、上記本発明（１）又は（２）において、論理回路部３４は、ＲＯＭが保持するプログラムデータによって所定の機能を立ち上げられるプログラマブル素子からなるものである。従って、複雑な通信制御機能を容易に実現できる。なお、プログラマブル素子としては、ＦＰＧＡが考えられる。

本発明（４）では、上記本発明（１）〜（３）において、一次電源１０の出力の瞬断を検出して二次電源３３の出力を所定時間停止させる電源監視部３２を備えるものである。従って、一次電源の出力が瞬断したときは、その程度（深さ，時間）によらず二次電源を所定時間確実に停止させることで、論理回路部３４は確実にリセットされ、かつ再び立ち上がる。

本発明（５）の機能ユニットは、通信制御につき同一及び又は異なる機能を実現する複数の機能ユニットと、該複数の機能ユニットにＤＣ電源を給電する一次電源と、前記各機能ユニットの立ち上げ状態を管理する管理ユニットとを備える通信制御装置の前記機能ユニットであって、前記一次電源により給電されて所定のＤＣ電圧を発生する二次電源と、該二次電源により給電されて所定の機能を実現する論理回路部と、前記一次電源により給電されて前記論理回路部の立ち上げ状態を検出・保持する実装検出保持部であって、該論理回路部が二次電源の瞬断によりリセットされたことに伴いリセットされ、かつ該論理回路部が立ち上がったことにより再セットされるもの、とを備えるものである。

以上述べた如く本発明によれば、通信制御装置の設置環境によらず常に安定な稼働が得られるため、特に電源事情（ＡＣ電源）の不安定な地域等では、システムの安全運用に寄与するところが極めて大きい。

以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。図１は実施の形態による通信制御装置の構成を示す図で、ＷＤＭ（Wavelength Division Multiplexing）等による光伝送装置への適用例を示している。

図において、１０はＡＣ電源を入力として本装置に共通の主電源（例えばＤＣ−４８Ｖ，ＧＮＤ）を供給する一次電源、１１，１２は電源バス、１３は制御信号を転送する制御バス、３０_１〜３０ｎは通信制御に係る各種機能を実現する機能ユニット、３３は一次電源−４８Ｖを入力として負荷にＤＣ電源（例えば＋３．３Ｖ）を供給する二次電源（オンボード電源ＯＢＰ）、３４は回線対応部等の各種通信制御機能を実現する論理回路部、３７は機能ユニット３０を装置のバックボードに活線挿抜自在に保持するコネクタ、２０は機能ユニット３０がコネクタ３７に挿入されて後、使用可能（即ち、実装）状態になったことを検出・保持する実装検出保持部、４０は機能ユニット３０_１〜３０ｎの立ち上げ状態（実装状態）を管理する管理ユニット（具体的には、ネットワークエレメントマネージ
ャーユニットＮＥＭ）、４３は二次電源、４１は管理ユニット４０の主制御・処理を行うＣＰＵ、４２はＣＰＵ４１が使用する主メモリ（ＭＭ）、４４はコネクタである。

この実装検出保持部２０は、一次電源１０により給電され、論理回路部３４の立ち上げ状態（実装状態）を検出・保持すると共に、論理回路部３４が二次電源３３の瞬断によりリセットされたことに伴い無条件にリセット（ＲＳ）され、かつ該論理回路部３４が再度立ち上がったことにより再セット（ＲＤＹ）される。

論理回路部３４としては、例えば通常の論理回路で構成されたＬＳＩやプログラム可能な複合論理デバイス（ＣＰＬＤ：Complex Programmable Logic Device) が考えられる。ＣＰＬＤでは、インバータ回路、ＮＡＮＤ回路やレジスタ回路等による論理回路の組み合わせをプログラム言語で指定することにより、該ＣＰＬＤ中にその機能が実現される。この場合における上記「論理回路３４が二次電源３３の瞬断によりリセットされ」とは、二次電圧の低下により論理回路３４が動作できない状態、又は不図示のパワーオンリセット回路が働いて論理回路３４が強制リセットされている状態を言う。また、上記「論理回路部３４が再度立ち上がる」とは、二次電圧が復旧して、論理回路３４が動作可能状態に復旧（初期化）され、又は更にパワーオンリセット機能が解除されて論理回路３４が動作可能状態に初期化された状態を言う。

また、その他の論理回路部３４としては、例えば図３に示す如く、ＳＲＡＭベースのプログラマブルデバイスであるＦＰＧＡ（Field Programmable Gate Array）が考えられる。この場合における上記「論理回路３４が二次電源３３の瞬断によりリセットされ」とは、上記通常のＬＳＩに対するものと同じで良い。一方、上記「論理回路部３４が再度立ち上がる」については、二次電圧が復旧し、又は更にパワーオンリセット機能が解除されて論理回路３４が強制リセット状態から開放されて後、ＦＰＧＡに必要なプログラムがリロード（Configuration）された状態を言う。

図２は実施の形態による給電制御方式の構成を示す図で、機能ユニットの一構成例を具体的に示している。また図３〜図５は実施の形態による給電制御の動作タイミングチャート（１）〜（３）であり、以下これらの図を参照して実施の形態による給電制御動作を詳細に説明する。

図３は、ある機能ユニット３０をコネクタ３７に活線挿入し、使用可能な状態になるまでの基本的な動作を示している。図において、予め、一次電源１０は装置に−４８Ｖを給電しており、また、管理ユニット４０は機能ユニット３０の挿抜（実装／非実装）状態を管理している。この状態で、ある機能ユニット３０をコネクタ３７に活線挿入すると、まず一次電源（−４８Ｖ，ＧＮＤ）が長めのコネクタ電源ピン及び回路への突入電流を緩和する為の突入防止回路３１を介して電源監視部３２及び二次電源３３に給電され、これに伴い、二次（オンボード）電源３３はＤＣ電圧（＋３．３Ｖ）を出力する。

この機能ユニット３０を更にコネクタ３７に挿入すると、次に自ユニットのＧＮＤ信号端子に接続されたＧＮＤ信号が装置バックボード上のジャンパ線を介してＧ＿ＣＯＮＥＣＴ端子に入力し、これがインバータ回路Ｉ１に入力してその出力がハイレベルとなり、これがＦＰＧＡ３４のコンフィグ開始端子（CONFIG_START）を付勢する。これに伴い、ＦＰＧＡ３４はコンフィグＲＯＭ３５からのコンフィグデータによってコンフィギュレーション（Configuration）され、やがて（例えば１ｓｅｃ弱）、コンフィギュレーションを完了すると、完了信号ＤＯＮＥ（図１のＲＤＹに相当）を出力する。これにより、ＦＰＧＡ３４は立ち上がる。即ち、このＦＰＧＡ３４は、論理回路が生成され、所要の機能を実現する論理回路として使用可能の状態となる。

実装検出保持部２０は、一次電源（ー４８Ｖ）により給電されており、上記完了信号ＤＯＮＥがハイレベルになると、フォトモスリレーＰＭＲ１が導通し、トランジスタＴＲ１をＯＮにすると共に、これがトリガとなってトランジスタＴＲ３とＴＲ２とからなるラッチ回路をＯＮ状態にラッチする。また、これによりフォトモスリレーＰＭＲ２が導通し、管理ユニット４０に対して機能ユニット３０（論理回路部３４）が使用可能（実装）状態になったことを、信号ＲＭＶの立ち下がりにより通知する。

これを受けたＣＰＵ４１は、ＦＰＧＡ３４に所定のプロビジョニングデータ（回線速度等）を設定し、これによりＦＰＧＡ３４はシステムの要求に応じた仕様で稼働可能となる。プロビジョニング（Provisioing）とは、ＦＰＧＡ３４の稼働に必要な初期情報を設定するプロセスであり、本発明のパラメータ設定に相当する。

図４は一次電源１０の出力が瞬断した場合の動作を示している。この例では一次電源−４８Ｖの瞬断（電圧上昇）は十分では無いが、二次電源＋３．３Ｖの出力は十分に低下している。好ましくは、一次電源−４８Ｖが所定閾値を下回ったことを電源監視部３２が検出して自己のリモート制御信号ＲＣにより二次電源３３の出力を所定時間（例えば１００ｍｓ程度）停止させるように構成しても良い。この場合は、＋３．３Ｖの出力時定数（数ｍｓ程度）には依存せず、二次電源＋３．３Ｖを確実に瞬断させることが可能となる。

これにより、やがて二次電源＋３．３Ｖが立ち上がった時は、ｆｐが３４が再コンフィグ中になると共に、この区間には信号Ｘ＿ＤＯＮＥがハイレベルとなり、これによってフォトモスリレーＰＭＲ３が導通し、これがトランジスタＴＲ３を開放する。即ち、ラッチ回路をリセット（図１のＲＳに相当）する。

また、これに伴い管理ユニット４０では実装検出保持信号ＲＭＶが一旦ハイレベル（非実装状態）になり、やがてコンフィグ完了した時点で再度ローレベル（実装状態）になる。これに伴い、ＣＰＵ４１は再度ＦＰＧＡ３４のプロビジョニングを行う。

従って、本実施の形態によれば、一次電源１０の瞬断の程度（深さ、時間）によらず、又は＋３．３Ｖの出力時定数（数ｍｓ程度）には依存せず、必要な場合には、好ましくは論理回路部３４が一旦確実にリセットされかつ再度立ち上がると共に、該立ち上がった時には、常に一旦リセットされた実装検出保持信号ＲＭＶが再セットされるため、ＦＰＧＡ３４は確実に再プロビジョニングされる。

図５は稼働中の二次電源３３が途中で故障した場合を示している。実装検出保持部２０は一次電源−４８Ｖにより給電されているため、図示の如く、二次電源＋３．３Ｖがダウンしても、実装検出保持部２０のラッチ状態に変化は無く、よってこの機能ユニット３０は引き続きＣＰＵ４１の監視対象である。即ち、この機能ユニット３０はシステムから引き抜かれていない。

なお、一次電源−４８Ｖの瞬断の程度、又は二次電源＋３．３Ｖの出力時定数によっては、ＦＰＧＡ３４が稼働中のまま、実装検出保持部２０のみリセットされてしまう場合もあり得るが、上記電源監視部３２のリモート制御機能を設けることで、このような状態の発生は極めて稀となる。

なお、上記実施の形態では本発明の通信制御装置（伝送装置）への適用例を述べたが、これに限らない。本発明は、他の様々な種類の信号処理装置や情報処理装置にも適用できることは言うまでも無い。

また、上記本発明に好適なる実施の形態を述べたが、本発明思想を逸脱しない範囲内で
各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでも無い。

実施の形態による通信制御装置の構成を示す図である。実施の形態による給電制御方式の構成を示す図である。実施の形態による給電制御の動作タイミングチャート（１）である。実施の形態による給電制御の動作タイミングチャート（２）である。実施の形態による給電制御の動作タイミングチャート（３）である。従来技術を説明する図である。

符号の説明

１０一次電源
１１，１２電源バス
１３制御バス
２０実装検出保持部
３０_１〜３０ｎ機能ユニット
３３二次電源（オンボード電源ＯＢＰ）
３４論理回路部
３７コネクタ
４０管理ユニット
４１ＣＰＵ
４２主メモリ（ＭＭ）
４３二次電源
４４コネクタ

Claims

通信制御につき同一及び又は異なる機能を実現する複数の機能ユニットと、該複数の機能ユニットにＤＣ電源を給電する一次電源と、前記各機能ユニットの立ち上げ状態を管理する管理ユニットとを備える通信制御装置であって、少なくとも１又は２以上の前記機能ユニットは、
前記一次電源により給電されて所定のＤＣ電圧を発生する二次電源と、
該二次電源により給電されて所定の機能を実現する論理回路部と、
前記一次電源により給電されて前記論理回路部の立ち上げ状態を検出・保持する実装検出保持部であって、該論理回路部が二次電源の瞬断によりリセットされたことに伴いリセットされ、かつ該論理回路部が立ち上がったことにより再セットされるもの、とを備えることを特徴とする通信制御装置。
管理ユニットは、実装検出保持部から論理回路部が立ち上がった旨の通知を受けたことにより該論理回路部に所定のパラメータ情報を設定することを特徴とする請求項１記載の通信制御装置。
論理回路部は、ＲＯＭが保持するプログラムデータによって所定の機能を立ち上げられるプログラマブル素子からなることを特徴とする請求項１又は２記載の通信制御装置。
一次電源の出力の瞬断を検出して二次電源の出力を所定時間停止させる電源監視部を備えることを特徴とする請求項１乃至３のいずれか一つに記載の通信制御装置。
通信制御につき同一及び又は異なる機能を実現する複数の機能ユニットと、該複数の機能ユニットにＤＣ電源を給電する一次電源と、前記各機能ユニットの立ち上げ状態を管理する管理ユニットとを備える通信制御装置の前記機能ユニットであって、
前記一次電源により給電されて所定のＤＣ電圧を発生する二次電源と、
該二次電源により給電されて所定の機能を実現する論理回路部と、
前記一次電源により給電されて前記論理回路部の立ち上げ状態を検出・保持する実装検出保持部であって、該論理回路部が二次電源の瞬断によりリセットされたことに伴いリセットされ、かつ該論理回路部が立ち上がったことにより再セットされるもの、とを備えることを特徴とする機能ユニット。