JPH0418002Y2 - - Google Patents
Info
- Publication number
- JPH0418002Y2 JPH0418002Y2 JP9309482U JP9309482U JPH0418002Y2 JP H0418002 Y2 JPH0418002 Y2 JP H0418002Y2 JP 9309482 U JP9309482 U JP 9309482U JP 9309482 U JP9309482 U JP 9309482U JP H0418002 Y2 JPH0418002 Y2 JP H0418002Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- output
- switch
- card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 5
- 238000009434 installation Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
Description
【考案の詳細な説明】
[産業上の利用分野]
本考案はテストモジユールに関し、特にシーケ
ンスコントローラのプログラムのシミユレーシヨ
ンを実施する際にそのシーケンスコントローラに
装着して入力条件を追加し、また出力信号条件を
確認するのに好適なテストモジユールに関する。
ンスコントローラのプログラムのシミユレーシヨ
ンを実施する際にそのシーケンスコントローラに
装着して入力条件を追加し、また出力信号条件を
確認するのに好適なテストモジユールに関する。
シーケンスコントローラはプログラムの内容に
応じて実行処理されるため、使用者は組合せる被
制御システムの動作に適合するようにプログラム
を作成した後に、それを実機シーケンスコントロ
ーラのメモリ部にローデイングして実行させ、正
しくプログラムが作成されて実行処理がなされて
いるか否かを確認する必要がある。これらの確認
作業では一般に被制御システムが小さければ実際
の入出力条件をシーケンスコントローラに直接接
続して実際にシステムを稼動させることによりそ
の確認をし、実システムの稼動に移行することに
ができる。しかしながら、プログラム量が大きく
なると実際にシステムを稼動させて確認すること
は困難となるため、机上でのシミユレーシヨンを
行つてプログラムのデバツクをした後に実システ
ムの稼動に移行している。この机上シミユレーシ
ヨンを実施するに際しては可能な限り実際に適用
される状態で処理されることが望まれる。
応じて実行処理されるため、使用者は組合せる被
制御システムの動作に適合するようにプログラム
を作成した後に、それを実機シーケンスコントロ
ーラのメモリ部にローデイングして実行させ、正
しくプログラムが作成されて実行処理がなされて
いるか否かを確認する必要がある。これらの確認
作業では一般に被制御システムが小さければ実際
の入出力条件をシーケンスコントローラに直接接
続して実際にシステムを稼動させることによりそ
の確認をし、実システムの稼動に移行することに
ができる。しかしながら、プログラム量が大きく
なると実際にシステムを稼動させて確認すること
は困難となるため、机上でのシミユレーシヨンを
行つてプログラムのデバツクをした後に実システ
ムの稼動に移行している。この机上シミユレーシ
ヨンを実施するに際しては可能な限り実際に適用
される状態で処理されることが望まれる。
第1図はそのような要請に応じて提供された従
来のシーケンスコントローラの一例を示し、ここ
で1はラツク、2は電源、3はCPU(中央処理装
置)、4はメモリユニツトであり、電源2、CPU
3およびメモリユニツト4はラツク1に収納され
ている。5は入力条件または出力条件を与える入
力または出力カードユニツト(以後、入力または
出力カードと称する)であり、プログラムで指示
された入出力配置アドレス位置に当たる入出力カ
ード装着部(スロツト)6にガードレール7に案
内されて着脱自在に適宜収納される。5Aはカー
ド5の後端に取り付けたバス接触子群であり、入
出力カード装着部6の内部に配設した不図示のコ
ネクタと結合して後述のバス信号線と接続する。
来のシーケンスコントローラの一例を示し、ここ
で1はラツク、2は電源、3はCPU(中央処理装
置)、4はメモリユニツトであり、電源2、CPU
3およびメモリユニツト4はラツク1に収納され
ている。5は入力条件または出力条件を与える入
力または出力カードユニツト(以後、入力または
出力カードと称する)であり、プログラムで指示
された入出力配置アドレス位置に当たる入出力カ
ード装着部(スロツト)6にガードレール7に案
内されて着脱自在に適宜収納される。5Aはカー
ド5の後端に取り付けたバス接触子群であり、入
出力カード装着部6の内部に配設した不図示のコ
ネクタと結合して後述のバス信号線と接続する。
第2図AおよびBはそれぞれ第1図の入力カー
ド5と出力カード5の一例を示し、ここで5Bは
入力カード5の前面に設けた外部接続端子台であ
り、複数の接点S0〜S7からなる外部入力スイツチ
11を介してAC100Vの外部信号電源12と接続
する。5Cは出力カード5の出力信号表示灯であ
り、外部接続端子台5Dの各端子に対応して配設
され、出力信号の発信に応じて点滅する。表示灯
5Cのない出力カードを用いる場合には、別に準
備した出力信号表示灯だけのカード(不図示)も
装着して出力信号の確認を行う。これらのカード
5をラツク1に挿入してセツトした後、入力スイ
ツチ11により入力信号を供給し、それと対応す
る出力信号が発信するのを出力信号表示灯5Cに
より確認し、これによりシミユレーシヨンがなさ
れる。
ド5と出力カード5の一例を示し、ここで5Bは
入力カード5の前面に設けた外部接続端子台であ
り、複数の接点S0〜S7からなる外部入力スイツチ
11を介してAC100Vの外部信号電源12と接続
する。5Cは出力カード5の出力信号表示灯であ
り、外部接続端子台5Dの各端子に対応して配設
され、出力信号の発信に応じて点滅する。表示灯
5Cのない出力カードを用いる場合には、別に準
備した出力信号表示灯だけのカード(不図示)も
装着して出力信号の確認を行う。これらのカード
5をラツク1に挿入してセツトした後、入力スイ
ツチ11により入力信号を供給し、それと対応す
る出力信号が発信するのを出力信号表示灯5Cに
より確認し、これによりシミユレーシヨンがなさ
れる。
しかしながら、このような従来装置において
は、第2図のような信号電源12をシーケンスコ
ントローラの外部装置として設ける必要があり、
また入力カードの個数と等しい個数の複数の入力
スイツチ11を外部にあらかじめ設けてこの入力
スイツチを信号電源12とシーケンスコントロー
ラとに接続する必要があるため、その接続構成が
繁雑となり、取扱いも不便であつた。また、入力
カードと出力カード(出力信号表示カードとも称
する)とが別々なため、入力カードやテストモジ
ユールを使用するときは出力カードも別に準備し
なければならなかつた。
は、第2図のような信号電源12をシーケンスコ
ントローラの外部装置として設ける必要があり、
また入力カードの個数と等しい個数の複数の入力
スイツチ11を外部にあらかじめ設けてこの入力
スイツチを信号電源12とシーケンスコントロー
ラとに接続する必要があるため、その接続構成が
繁雑となり、取扱いも不便であつた。また、入力
カードと出力カード(出力信号表示カードとも称
する)とが別々なため、入力カードやテストモジ
ユールを使用するときは出力カードも別に準備し
なければならなかつた。
本考案の目的は、上述した欠点を除去し、構造
簡潔で取扱い容易、かつ入力信号と出力信号の両
方の確認ができるようにしたシーケンスコントロ
ーラのプログラムのテストモジユールを提供する
ことにある。
簡潔で取扱い容易、かつ入力信号と出力信号の両
方の確認ができるようにしたシーケンスコントロ
ーラのプログラムのテストモジユールを提供する
ことにある。
すなわち、本考案は、シーケンスコントローラ
に装着してプログラムのシミユレーシヨンを実施
するテストモジユールにおいて、前記シーケンス
コントローラに対する装着条件並びにバス信号線
への適合条件を通常の入力カードおよび出力カー
ドと共通にするとともに、データバスに送出する
入力信号の各ビツトに対応して接点を開閉可能な
入力条件設定用の入力スイツチと、該入力スイツ
チからの入力信号を前記データバスに送出する入
力用、前記シーケンスコントローラからの出力信
号を前記データバスから取り込む出力用に設定す
るための切換スイツチと、前記出力スイツチごと
に設けられ、前記入力スイツチからの入力信号
を、前記切換スイツチの入力用設定信号を前記シ
ーケンスコントローラからのカードセレクト信号
および読み込み信号との論理積条件により前記シ
ーケンスコントローラへ出力する入力回路と、前
記シーケンスコントローラから出力される出力信
号を、前記切換スイツチの出力用設定信号と前記
シーケンスコントローラからのカードセレクト信
号および書き込み信号との論理積条件により取り
込む出力回路と、前記入力回路に接続され前記入
力スイツチからの入力信号に基づいて入力条件を
表示する入力表示手段と、前記出力回路に接続さ
れ前記データバスからの出力信号に基づいて出力
信号を表示する出力表示手段とを具備することを
特徴とするものである。
に装着してプログラムのシミユレーシヨンを実施
するテストモジユールにおいて、前記シーケンス
コントローラに対する装着条件並びにバス信号線
への適合条件を通常の入力カードおよび出力カー
ドと共通にするとともに、データバスに送出する
入力信号の各ビツトに対応して接点を開閉可能な
入力条件設定用の入力スイツチと、該入力スイツ
チからの入力信号を前記データバスに送出する入
力用、前記シーケンスコントローラからの出力信
号を前記データバスから取り込む出力用に設定す
るための切換スイツチと、前記出力スイツチごと
に設けられ、前記入力スイツチからの入力信号
を、前記切換スイツチの入力用設定信号を前記シ
ーケンスコントローラからのカードセレクト信号
および読み込み信号との論理積条件により前記シ
ーケンスコントローラへ出力する入力回路と、前
記シーケンスコントローラから出力される出力信
号を、前記切換スイツチの出力用設定信号と前記
シーケンスコントローラからのカードセレクト信
号および書き込み信号との論理積条件により取り
込む出力回路と、前記入力回路に接続され前記入
力スイツチからの入力信号に基づいて入力条件を
表示する入力表示手段と、前記出力回路に接続さ
れ前記データバスからの出力信号に基づいて出力
信号を表示する出力表示手段とを具備することを
特徴とするものである。
以下、図面を参照して本考案を説明する。
第3図は本考案に用いるシーケンスコントロー
ラの構成の一例を示す。なお、外形は第1図の従
来例と同様なのでその詳細な説明は省略する。こ
こで、8はバス信号線であり、CPU3と例えば
8枚の入出力カード5とを接続する。このバス信
号線8はデータバス0〜7の他に、カードセ
レクト信号0〜7、読み取り信号、書き込
み信号およびリセツト信号RSTの制御信号ラ
インを含む。データバス0〜7は8ビツトパ
ラレル構成のもので、CPU3と各入出力カード
5間のデータ転送に用いられる。カードセレクト
信号0〜7はCPU3から発せられ、その信号
ラインは各カード5毎に個別に接続されている。
読み取り信号は入力カード5からの入力デー
タをCPU3が読み取るタイミングを決める信号
で、CPU3から発せられる。すなわち、対象の
入力カード5からデータバス0〜7に送出さ
れた入力データは読み取り信号によりCPU3
に読み込まれる。
ラの構成の一例を示す。なお、外形は第1図の従
来例と同様なのでその詳細な説明は省略する。こ
こで、8はバス信号線であり、CPU3と例えば
8枚の入出力カード5とを接続する。このバス信
号線8はデータバス0〜7の他に、カードセ
レクト信号0〜7、読み取り信号、書き込
み信号およびリセツト信号RSTの制御信号ラ
インを含む。データバス0〜7は8ビツトパ
ラレル構成のもので、CPU3と各入出力カード
5間のデータ転送に用いられる。カードセレクト
信号0〜7はCPU3から発せられ、その信号
ラインは各カード5毎に個別に接続されている。
読み取り信号は入力カード5からの入力デー
タをCPU3が読み取るタイミングを決める信号
で、CPU3から発せられる。すなわち、対象の
入力カード5からデータバス0〜7に送出さ
れた入力データは読み取り信号によりCPU3
に読み込まれる。
書き込み信号WRはCPU3が出力カード5へ出
力データを転送し書き込むタイミングを決める信
号で、CPU3から発せられる。すなわち、CPU
3からデータバス0〜7に送出された出力信
号は、引き続いて送出される書き込み信号に
より対象の出力カード5に書き込まれる。リセツ
ト信号RSTは出力カード5等に対し電源投入時
やイニンシヤル(初期設定)処理時に外部の出力
信号をリセツトするのに用いられる信号で、
CPU3から発せられる。なお、リセツト信号
RST以外の上述の信号およびデータは負論理で
扱われる。
力データを転送し書き込むタイミングを決める信
号で、CPU3から発せられる。すなわち、CPU
3からデータバス0〜7に送出された出力信
号は、引き続いて送出される書き込み信号に
より対象の出力カード5に書き込まれる。リセツ
ト信号RSTは出力カード5等に対し電源投入時
やイニンシヤル(初期設定)処理時に外部の出力
信号をリセツトするのに用いられる信号で、
CPU3から発せられる。なお、リセツト信号
RST以外の上述の信号およびデータは負論理で
扱われる。
第4図は本考案テストモジユールであるテスト
カード20の外形の一例を示し、ここで21はデ
ータバス0〜7に対応してその入力点数と同
一数設けた入力スイツチ(入力信号スイツチ)、
22はその入力スイツチ21のそれぞれに対応し
て設けた入力表示灯(入力信号表示灯)、23は
データバス0〜7に対応してその出力点数と
同一数設けた出力表示灯(出力信号表示灯)であ
り、これらの部品21〜23は各テストカード2
0の前面に並設する。また、各テストカード20
は、その外形寸法を入出力カード5(第3図参
照)と同一寸法にし、かつバス信号線8との接続
関係も入力出力カード5と同一にして置換性をも
たせ、シミユレーシヨン時にその入出力カード5
の代りにシーケンスコントローラ本体に挿入して
使用する。さらに、後述の切換スイツチによりテ
ストカード20は入力ユニツトとして、または出
力ユニツトとして切換使用できる。
カード20の外形の一例を示し、ここで21はデ
ータバス0〜7に対応してその入力点数と同
一数設けた入力スイツチ(入力信号スイツチ)、
22はその入力スイツチ21のそれぞれに対応し
て設けた入力表示灯(入力信号表示灯)、23は
データバス0〜7に対応してその出力点数と
同一数設けた出力表示灯(出力信号表示灯)であ
り、これらの部品21〜23は各テストカード2
0の前面に並設する。また、各テストカード20
は、その外形寸法を入出力カード5(第3図参
照)と同一寸法にし、かつバス信号線8との接続
関係も入力出力カード5と同一にして置換性をも
たせ、シミユレーシヨン時にその入出力カード5
の代りにシーケンスコントローラ本体に挿入して
使用する。さらに、後述の切換スイツチによりテ
ストカード20は入力ユニツトとして、または出
力ユニツトとして切換使用できる。
第5図は第4図の本考案テストカード20の回
路構成例を示し、ここで31は第3図のバス信号
線8に接続するバス接続部(接続端子部)であ
り、第1図のバス接触子5Aと同一形状をしてい
る。インバータ33、D型ラツチ回路34、パワ
ー型インバータ35、出力信号用LED(出力表示
灯)23、トライステートバツフア37、入力ス
イツチ21、および入力信号用LED(入力表示
灯)22から構成され、データバス0〜7の
各ビツト毎に独立して同一の動作をする同一構成
の回路を各データバス0〜7の点数に対応し
て8回路分収容したいる。カードセレクト信号
CS、ライト(書き込み)信号、リード(読
み出し)信号およびリセツト信号RSTの各制
御信号は、一対の3入力アンドゲート32aおよ
び32bを介して、または直接に上述の8回路に
共通に作用する。
路構成例を示し、ここで31は第3図のバス信号
線8に接続するバス接続部(接続端子部)であ
り、第1図のバス接触子5Aと同一形状をしてい
る。インバータ33、D型ラツチ回路34、パワ
ー型インバータ35、出力信号用LED(出力表示
灯)23、トライステートバツフア37、入力ス
イツチ21、および入力信号用LED(入力表示
灯)22から構成され、データバス0〜7の
各ビツト毎に独立して同一の動作をする同一構成
の回路を各データバス0〜7の点数に対応し
て8回路分収容したいる。カードセレクト信号
CS、ライト(書き込み)信号、リード(読
み出し)信号およびリセツト信号RSTの各制
御信号は、一対の3入力アンドゲート32aおよ
び32bを介して、または直接に上述の8回路に
共通に作用する。
40は入出力表示切換スイツチであり、接点4
0aまたは40b側に切換えることにより、対応
する3入力アンドゲート32aまたは32bのい
ずれか一方を有効にし、それにより入力または出
力の一方のみを表示させることができる。接点4
0aと入力端子の1つが接続する3入力アンドゲ
ート32aにはカードセレクト信号とライト
信号が入力し、そのゲート32aの出力端子
は各D型ラツチ回路34のC入力端子と接続して
いる。また、他方の接点40bと入力端子の1つ
が接続する3入力アンドゲート32bにはカード
セレクト信号CSとリード信号RDが入力し、その
ゲート32bの出力端子は各トライステートバツ
フア37の制御端子と接続している。
0aまたは40b側に切換えることにより、対応
する3入力アンドゲート32aまたは32bのい
ずれか一方を有効にし、それにより入力または出
力の一方のみを表示させることができる。接点4
0aと入力端子の1つが接続する3入力アンドゲ
ート32aにはカードセレクト信号とライト
信号が入力し、そのゲート32aの出力端子
は各D型ラツチ回路34のC入力端子と接続して
いる。また、他方の接点40bと入力端子の1つ
が接続する3入力アンドゲート32bにはカード
セレクト信号CSとリード信号RDが入力し、その
ゲート32bの出力端子は各トライステートバツ
フア37の制御端子と接続している。
切換スイツチ40が接点40a側にあるとき
は、3入力アンドゲート32aが有効となるか
ら、CPU3からデータバス0〜7を介して供
給される出力データ(出力信号)はインバータ3
3により反転されて正論理信号に変わり、さらに
D型ラツチ回路34に供給されてラツチされ、ア
ンドゲート32aからの信号のタイミングでパワ
ー型インバータ35に送出されて反転された後、
抵抗R1を通じて出力信号用LED(発光ダイオー
ド)23に供給される。これにより、CPU3の
データの出力に同期して出力信号用LED23を
点灯させることができる。一方、切換スイツチ4
0が接点40b側にあるときは、3入力アンドゲ
ート32bが有効となるから、接点SW0〜SW7が
閉じた入力スイツチ21からの入力データ(入力
信号)をトライステートバツフア37を介して対
応するデータバス0〜7に送出することがで
きる。その際、オン状態の入力スイツチ21と直
列に接続されている抵抗R2を通じて、対応する
入力信号用LED22が点灯する。
は、3入力アンドゲート32aが有効となるか
ら、CPU3からデータバス0〜7を介して供
給される出力データ(出力信号)はインバータ3
3により反転されて正論理信号に変わり、さらに
D型ラツチ回路34に供給されてラツチされ、ア
ンドゲート32aからの信号のタイミングでパワ
ー型インバータ35に送出されて反転された後、
抵抗R1を通じて出力信号用LED(発光ダイオー
ド)23に供給される。これにより、CPU3の
データの出力に同期して出力信号用LED23を
点灯させることができる。一方、切換スイツチ4
0が接点40b側にあるときは、3入力アンドゲ
ート32bが有効となるから、接点SW0〜SW7が
閉じた入力スイツチ21からの入力データ(入力
信号)をトライステートバツフア37を介して対
応するデータバス0〜7に送出することがで
きる。その際、オン状態の入力スイツチ21と直
列に接続されている抵抗R2を通じて、対応する
入力信号用LED22が点灯する。
なお、切換スイツチ40による入出力切換操作
が不要の場合は、そのスイツチ40を取り除き、
接点40aまたは40bに接続していたアンドゲ
ート32aおよび32bの入力端子を接地すれば
よい(不図示)。このスイツチ40が不要の場合
とは、1つのスロツト6(第1図参照)におい
て、入力および出力条件が共に存在する場合であ
り、具体的には1つのカードセレクト信号に
対してCPU3が入力として信号を取り込んだり、
かつ信号を送り出したりする場合である。
が不要の場合は、そのスイツチ40を取り除き、
接点40aまたは40bに接続していたアンドゲ
ート32aおよび32bの入力端子を接地すれば
よい(不図示)。このスイツチ40が不要の場合
とは、1つのスロツト6(第1図参照)におい
て、入力および出力条件が共に存在する場合であ
り、具体的には1つのカードセレクト信号に
対してCPU3が入力として信号を取り込んだり、
かつ信号を送り出したりする場合である。
さらに、第5図の回路の動作を詳細に説明す
る。
る。
まず、入力信号カードとして動作させる場合に
は、上述のように切換スイツチ40を接点40b
側にセツトして、3入力アンドゲート32bを有
効にする。次いで、データバス0〜7側に送
出する入力信号の各ビツトに対応して入力スイツ
チ21の各接点SW0〜SW7をそれぞれオン(開)
またはオフ(閉)にする。その接点SW0〜SW7が
オンとなれば、対応する入力表示灯(入力信号用
LDE)22が導通状態となつて点灯すると同時
に、その接点を通過する出力はトライステートバ
ツフア37に供給され、バス側のカードセレクト
信号とリード信号の入力のタイミングで対
応するデータバス0〜7に送出される。一
方、オフ状態の接点SW0〜SW7に対応する入力表
示灯22は点灯せず、データバス0〜7には
信号が送出されない。従つて、入力スイツチ21
の各接点SW0〜SW7の開閉状態に対応して入力表
示灯22が点灯すると共に、制御信号および
RDに同期してデータバス0〜7に入力スイ
ツチ21の信号状態が送出される。この入力信号
をCPU3が読み取り、入力条件を判断する。
は、上述のように切換スイツチ40を接点40b
側にセツトして、3入力アンドゲート32bを有
効にする。次いで、データバス0〜7側に送
出する入力信号の各ビツトに対応して入力スイツ
チ21の各接点SW0〜SW7をそれぞれオン(開)
またはオフ(閉)にする。その接点SW0〜SW7が
オンとなれば、対応する入力表示灯(入力信号用
LDE)22が導通状態となつて点灯すると同時
に、その接点を通過する出力はトライステートバ
ツフア37に供給され、バス側のカードセレクト
信号とリード信号の入力のタイミングで対
応するデータバス0〜7に送出される。一
方、オフ状態の接点SW0〜SW7に対応する入力表
示灯22は点灯せず、データバス0〜7には
信号が送出されない。従つて、入力スイツチ21
の各接点SW0〜SW7の開閉状態に対応して入力表
示灯22が点灯すると共に、制御信号および
RDに同期してデータバス0〜7に入力スイ
ツチ21の信号状態が送出される。この入力信号
をCPU3が読み取り、入力条件を判断する。
次に、出力信号表示カードとして動作させる場
合には、切換スイツチ40を接点40a側に切換
えて、3入力アンドゲート32aを有効にする。
次いで、データバス0〜7から供給された出
力データはインバータ33によつて反転されて正
論理信号となりラツチ回路34のD入力端子に供
給される。続いて、あるいは同時に、カードセレ
クト信号が供給されて出力対象のテストカー
ド20が選択され、引続いて書き込みパルス
が与えられると上述のアンドゲート32aのゲー
トが開き、ラツチ回路34にトリガー入力パルス
が与えられる。これにより、ラツチ回路34から
インバータ33の出力状態をラツチした出力がパ
ワー型インバータ35に送出され、抵抗R1を通
じて対応する各出力表示灯(出力信号用LED)
23が点灯する。従つて、8組の出力表示灯23
はCPU3の出力データの内容により点滅表示す
ることになる。
合には、切換スイツチ40を接点40a側に切換
えて、3入力アンドゲート32aを有効にする。
次いで、データバス0〜7から供給された出
力データはインバータ33によつて反転されて正
論理信号となりラツチ回路34のD入力端子に供
給される。続いて、あるいは同時に、カードセレ
クト信号が供給されて出力対象のテストカー
ド20が選択され、引続いて書き込みパルス
が与えられると上述のアンドゲート32aのゲー
トが開き、ラツチ回路34にトリガー入力パルス
が与えられる。これにより、ラツチ回路34から
インバータ33の出力状態をラツチした出力がパ
ワー型インバータ35に送出され、抵抗R1を通
じて対応する各出力表示灯(出力信号用LED)
23が点灯する。従つて、8組の出力表示灯23
はCPU3の出力データの内容により点滅表示す
ることになる。
第6図は第5図の本考案による回路を一部修正
して入力信号表示と出力信号表示とを1種類の表
示灯(入出力信号用LED)43で兼用するよう
にした要部構成例を示し、その他の構成は第5図
と同様である。ここで、42は2入力パワーオア
ーゲートであり、その一方の入力端子は入力スイ
ツチ21の対応の接点SW0〜SW7に接続し、他方
の入力端子はD型ラツチ回路34の出力端と接
続し、またそのゲート出力は抵抗R3を介して表
示灯43に接続している。このように、パワーオ
アーゲート42により出力信号条件と入力信号条
件をオアー結合しているので、出力信号の場合に
も入力信号の場合にも表示灯43を点灯させるこ
とができる。なお、表示灯43を入出力共用可能
にしているため、切換スイツチ40を設けて、入
力または出力の一方に定義させ、どちらの信号を
表示しているかを明確にしておく必要がある。ま
た、図示の構成は8組の回路の内1回路のみを図
示してある。
して入力信号表示と出力信号表示とを1種類の表
示灯(入出力信号用LED)43で兼用するよう
にした要部構成例を示し、その他の構成は第5図
と同様である。ここで、42は2入力パワーオア
ーゲートであり、その一方の入力端子は入力スイ
ツチ21の対応の接点SW0〜SW7に接続し、他方
の入力端子はD型ラツチ回路34の出力端と接
続し、またそのゲート出力は抵抗R3を介して表
示灯43に接続している。このように、パワーオ
アーゲート42により出力信号条件と入力信号条
件をオアー結合しているので、出力信号の場合に
も入力信号の場合にも表示灯43を点灯させるこ
とができる。なお、表示灯43を入出力共用可能
にしているため、切換スイツチ40を設けて、入
力または出力の一方に定義させ、どちらの信号を
表示しているかを明確にしておく必要がある。ま
た、図示の構成は8組の回路の内1回路のみを図
示してある。
以上説明したように、本考案によれば入出力カ
ードと同一寸法にしてバス信号線の適合も同一に
し、かつ入力スイツチを内蔵させ、出力信号と入
力信号の回路を切換えて使用可能にしたテストモ
ジユールを設けたため、本テストモジユールのみ
で入力信号と出力信号の処理ができると共に、外
部の接続線やスイツチおよび電源類が不要となつ
て構成簡潔になる。また、本考案によれば、切換
スイツチにより入力信号にも出力信号にも切換え
て使用可能なため、シーケンスコントローラのラ
ツクのスロツト内に本テストモジユールを挿入
し、プログラムの定義による入出力の切換を設定
すれば、他の入出力カードは全く必要としないの
で取扱いが容易となる。さらに、本考案によれ
ば、通常の入出力カードと同様に外部に対応でき
るため、従来のテストカードで必要としたフオト
カプラー、フイルタ、パワー回路等が不要にな
り、廉価に提供することができる。
ードと同一寸法にしてバス信号線の適合も同一に
し、かつ入力スイツチを内蔵させ、出力信号と入
力信号の回路を切換えて使用可能にしたテストモ
ジユールを設けたため、本テストモジユールのみ
で入力信号と出力信号の処理ができると共に、外
部の接続線やスイツチおよび電源類が不要となつ
て構成簡潔になる。また、本考案によれば、切換
スイツチにより入力信号にも出力信号にも切換え
て使用可能なため、シーケンスコントローラのラ
ツクのスロツト内に本テストモジユールを挿入
し、プログラムの定義による入出力の切換を設定
すれば、他の入出力カードは全く必要としないの
で取扱いが容易となる。さらに、本考案によれ
ば、通常の入出力カードと同様に外部に対応でき
るため、従来のテストカードで必要としたフオト
カプラー、フイルタ、パワー回路等が不要にな
り、廉価に提供することができる。
第1図は従来のシーケンスコントローラの構成
の一例を示す斜視図、第2図AおよびBはそれぞ
れ第1図の入力カードと出力カードの外観を示す
正面図、第3図は本考案に用いるシーケンスコン
トローラの構成例を示すブロツク図、第4図は本
考案テストモジユールの外観の一例を示す正面
図、第5図は第4図のテストモジユールの構成例
を示すブロツク図、第6図は第4図のテストモジ
ユールの他の構成例を示す要部ブロツク図であ
る。 1……ラツク、2……電源、3……CPU、4
……メモリユニツト、5……入出力カード、5A
……バス接触子、5B,5D……外部接続端子
台、5C……信号表示灯、6……入出力装着部
(スロツト)、7……ガイドレール、8……バス信
号線、11……外部入力信号スイツチ、12……
外部信号電源、20……テストカード(テストモ
ジユール)、21……入力信号スイツチ、22…
…入力信号灯、23……出力信号灯、31……バ
ス接続部、32……3入力アンドゲート、33…
…インバータ、34……D型ラツチ回路、35…
…パワー型インバータ、37……トライステート
バツフア、40……切換スイツチ、40a,40
b……接点、42……2入力パワーオアーゲー
ト、43……入出力共用信号灯、0〜7……
データバス、……カードセレクト信号、
……書き込み信号、……読み出し信号、RST
……リセツト信号、SW0〜SW7……スイツチ接
点、R1〜R3……抵抗。
の一例を示す斜視図、第2図AおよびBはそれぞ
れ第1図の入力カードと出力カードの外観を示す
正面図、第3図は本考案に用いるシーケンスコン
トローラの構成例を示すブロツク図、第4図は本
考案テストモジユールの外観の一例を示す正面
図、第5図は第4図のテストモジユールの構成例
を示すブロツク図、第6図は第4図のテストモジ
ユールの他の構成例を示す要部ブロツク図であ
る。 1……ラツク、2……電源、3……CPU、4
……メモリユニツト、5……入出力カード、5A
……バス接触子、5B,5D……外部接続端子
台、5C……信号表示灯、6……入出力装着部
(スロツト)、7……ガイドレール、8……バス信
号線、11……外部入力信号スイツチ、12……
外部信号電源、20……テストカード(テストモ
ジユール)、21……入力信号スイツチ、22…
…入力信号灯、23……出力信号灯、31……バ
ス接続部、32……3入力アンドゲート、33…
…インバータ、34……D型ラツチ回路、35…
…パワー型インバータ、37……トライステート
バツフア、40……切換スイツチ、40a,40
b……接点、42……2入力パワーオアーゲー
ト、43……入出力共用信号灯、0〜7……
データバス、……カードセレクト信号、
……書き込み信号、……読み出し信号、RST
……リセツト信号、SW0〜SW7……スイツチ接
点、R1〜R3……抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 シーケンスコントローラに装着してプログラム
のシミユレーシヨンを実施するテストモジユール
において、 前記シーケンスコントローラに対する装着条件
並びにバス信号線への適合条件を通常の入力カー
ドおよび出力カードと共通にするとともに、 データバスに送出する入力信号の各ビツトに対
応して接点を開閉可能な入力条件設定用の入力ス
イツチと、 該入力スイツチからの入力信号を前記データバ
スに送出する入力用、前記シーケンスコントロー
ラからの出力信号を前記データバスから取り込む
出力用に設定するための切換スイツチと、 前記入力スイツチごとに設けられ、前記入力ス
イツチからの入力信号を、前記切換スイツチの入
力用設定信号を前記シーケンスコントローラから
のカードセレクト信号および読み込み信号との論
理条件により前記シーケンスコントローラへ出力
する入力回路と、 前記シーケンスコントローラから出力される出
力信号を、前記切換スイツチの出力用設定信号と
前記シーケンスコントローラからのカードセレク
ト信号および書き込み信号との論理条件により取
り込む出力回路と、 前記入力回路に接続され前記入力スイツチから
の入力信号に基づいて入力条件を表示する入力表
示手段と、 前記出力回路に接続され前記データバスからの
出力信号に基づいて出力信号を表示する出力表示
手段と を具備することを特徴とするテストモジユール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9309482U JPS58195302U (ja) | 1982-06-23 | 1982-06-23 | テストモジユ−ル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9309482U JPS58195302U (ja) | 1982-06-23 | 1982-06-23 | テストモジユ−ル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58195302U JPS58195302U (ja) | 1983-12-26 |
JPH0418002Y2 true JPH0418002Y2 (ja) | 1992-04-22 |
Family
ID=30223704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9309482U Granted JPS58195302U (ja) | 1982-06-23 | 1982-06-23 | テストモジユ−ル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58195302U (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0615282Y2 (ja) * | 1986-06-26 | 1994-04-20 | 富士電機株式会社 | プログラマブルコントロ−ラの模擬入力装置 |
-
1982
- 1982-06-23 JP JP9309482U patent/JPS58195302U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58195302U (ja) | 1983-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4727475A (en) | Self-configuring modular computer system with automatic address initialization | |
JPS6244618B2 (ja) | ||
US5408637A (en) | Emulation techniques giving necessary information to a microcomputer to perform software debug and system debug even for incomplete target system | |
US5276864A (en) | Personal computer with alternate system controller error detection | |
JPS6246894B2 (ja) | ||
JPH0418002Y2 (ja) | ||
US6263305B1 (en) | Software development supporting system and ROM emulation apparatus | |
KR950005207B1 (ko) | 대체 마스터용 라이저 커넥터를 가진 퍼스널 컴퓨터 | |
JPH0610402Y2 (ja) | テストモジュール | |
CN101169767B (zh) | 访问控制设备及访问控制方法 | |
Grisham et al. | An optically isolated digital interface for the SKED system | |
KR100401678B1 (ko) | 윈도우즈 에물레이션 8051(8비트) 트레이너 | |
CN201111024Y (zh) | Mc68hc908系列单片机程序烧录器 | |
JPS60231242A (ja) | マイクロプロセツサ開発支援装置 | |
JPS58101351A (ja) | オペレ−タコンソ−ルランプの制御方式 | |
JPS62202904A (ja) | ボイラ制御装置 | |
CN2619308Y (zh) | 适用于多系列微机一体化的在线仿真器 | |
JPH0363777A (ja) | マイクロコンピュータ装置 | |
JPH0624901Y2 (ja) | パーソナルコンピュータの入出力装置 | |
Yu | An undergraduate hardware project: Controlling a smart robot by breadboard circuitry | |
CN116661628A (zh) | 一种红外触控电路 | |
CN116107592A (zh) | 多通道烧录器 | |
JPH06223046A (ja) | バストレース実行方法 | |
JPS5875203A (ja) | 二重化シ−ケンス制御装置 | |
KR0139932Y1 (ko) | 컴퓨터 시스템의 점유 디엠에이 검사장치 |