JP4660228B2

JP4660228B2 - 固体撮像装置

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Publication number: JP4660228B2
Application number: JP2005065810A
Authority: JP
Inventors: 久典井原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-03-09
Filing date: 2005-03-09
Publication date: 2011-03-30
Anticipated expiration: 2025-03-09
Also published as: CN1832189A; JP2006253309A; US20060202235A1

Description

本発明は、固体撮像装置に関するもので、特に、光電変換部と信号走査回路とを含む複数の単位セルが二次元状に配置されてなるＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）センサに関する。

従来、単一電源の使用および低電圧駆動を特徴とする固体撮像装置として、ＣＭＯＳセンサが提案されている（たとえば、非特許文献１参照）。ＣＭＯＳセンサの場合、通常、光電変換部と信号走査回路とを含む複数の画素（単位セル）が行列方向に二次元状に配置されている。このような構成のＣＭＯＳセンサにおいては、近年、ＣＭＯＳセンサを搭載する電子機器の発達などにともなって、画素の微細化による、より一層の小型化・高集積化が進められている。

しかしながら、ＣＭＯＳセンサの各画素は、信号走査回路を構成する４つのトランジスタ、たとえば、読み出し用トランジスタ、増幅用トランジスタ、選択（アドレス）用トランジスタ、および、リセット用トランジスタを含んでいる。そのため、画素を単純に微細化しようとすると、光電変換部（フォトダイオード）の面積が小さくなる。これにより、画素特性の飽和信号が減少し、光ショットノイズが大きくなるという問題があった。

また、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）のような高電圧駆動および多電源の使用が困難なＣＭＯＳセンサの場合、信号の読み出し時にフォトダイオードに蓄積された電荷の読み残しがあると、それが残像を発生させる要因となるという不具合がある。これを防ぐ方法として、既に、光電変換領域のポテンシャルの窪みの中心部付近に読み出し用の絶縁ゲートトランジスタのゲート電極が配置されるように構成し、これにより、低電圧での信号電荷の読み残しを改善する提案がなされている（たとえば、特許文献１参照）。

しかしながら、この提案の場合、微細化によって光電変換領域の面積が小さくなると、ポテンシャルの窪みの中心部付近への絶縁ゲートトランジスタのゲート電極の形成が困難になるなど、画素の微細化に不向きな構成であった。
ＨｈｙｕｃｋＩｎＫｗｏｎｅｔ．ａｌ"ＴｈｅＡｎａｌｙｓｉｓｏｆＤａｒｋＳｉｇｎａｌｓｉｎｔｈｅＣＭＯＳＡＰＳＩｍａｇｅｒｓＦｒｏｍｔｈｅＣｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆＴｅｓｔＳｔｒｕｃｔｕｒｅｓ"．ＩＥＥＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．５１，ｐｐ．１７８−１８４，Ｆｅｂ．２００４．特開平１１−２７４４６２号公報

本発明は、画素の微細化が可能であり、しかも、微細化にともなう画像特性の劣化を改善することが可能な固体撮像装置を提供する。

本願発明の一態様によれば、半導体基板と、前記半導体基板の表面領域に形成された光電変換部と、前記光電変換部で光電変換された信号電荷を信号検出部に読み出すための読み出し電極とを具備し、前記読み出し電極は、前記光電変換部の中心部までの距離が一定となる結像領域の外周部と前記信号検出部との間の、前記半導体基板の表面上に、少なくとも一部が前記結像領域の外周部に近接するようにして配置され、前記光電変換部は、前記読み出し電極の下方に、前記信号電荷に対する単一のポテンシャルの窪みの最深部を形成し、前記読み出し電極は、前記信号検出部に隣接する前記光電変換部上に配置された第１の電極部、および、前記第１の電極部に接続され、かつ、前記結像領域の外周部に近接するように配置された、少なくとも１つの第２の電極部を含む、固体撮像装置が提供される。

上記の構成により、光電変換部に蓄積された信号電荷を最大限に読み出すことが可能となるため、画素を微細化する際においても、飽和信号が減少するのを抑制できるようになるなど、画素の微細化が可能であり、しかも、微細化にともなう画像特性の劣化を改善することが可能な固体撮像装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。ただし、配線に関しては、便宜上、これを省略している。

図１に示すように、たとえば、Ｐ型の半導体基板（以下、Ｐ型基板）１１の表面領域には、選択的にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造の素子分離領域１２が形成されている。

上記Ｐ型基板１１の表面部の、上記素子分離領域１２によって確定された活性化領域、つまり、素子分離領域１２を除く、上記Ｐ型基板１１の表面領域には、光電変換部となる埋め込みフォトダイオード１３、信号検出部１４、および、信号走査回路１５が形成されている。上記埋め込みフォトダイオード１３の表面上には、表面シールド層（図示していない）が形成されている。

上記信号走査回路１５は、たとえば、上記Ｐ型基板１１の表面領域（活性化領域）に設けられたＰ型ウェル領域１１ａに対し、３つの絶縁ゲート型トランジスタを配置してなる構成となっている。すなわち、Ｐ型ウェル領域１１ａに対応する、上記Ｐ型基板１１の表面領域上には、たとえば増幅用トランジスタのゲート電極１５ａ、選択（アドレス）用トランジスタのゲート電極１５ｂ、および、リセット用トランジスタのゲート電極１５ｃが、それぞれ絶縁膜（いずれも図示していない）を介して設けられている。そして、各ゲート電極１５ａ，１５ｂ，１５ｃを除く、上記Ｐ型ウェル領域１１ａの表面領域には、それぞれ、トランジスタのソース／ドレイン領域となるＮ型拡散層１５ｄ，１５ｅ，１５ｆ，１５ｇが形成されている。上記Ｎ型拡散層１５ｅを除く、上記Ｎ型拡散層１５ｄ，１５ｆ，１５ｇには、それぞれ、ソース／ドレインコンタクト１６が接続されている。なお、上記Ｐ型ウェル領域１１ａは、上記埋め込みフォトダイオード１３より所定の距離だけ離間して設けられている。

一方、上記埋め込みフォトダイオード１３および上記Ｐ型ウェル領域１１ａの相互間に対応する、上記Ｐ型基板１１の表面領域（活性化領域）には、上記信号検出部１４が形成されている。上記信号検出部１４は、たとえばＮ型拡散層によって形成されている。

また、上記埋め込みフォトダイオード１３を部分的に含み、かつ、上記信号検出部１４と、これに一部が隣接する、上記埋め込みフォトダイオード１３との相互間にほぼ対応する、上記Ｐ型基板１１の表面領域上には、上記埋め込みフォトダイオード１３で光電変換されて、そこに蓄積された信号電荷を上記信号検出部１４に読み出すための、たとえばポリシリコンからなる読み出し用ゲート電極（読み出し電極）２１が設けられている。この実施形態の場合、上記読み出し用ゲート電極２１は、第１の電極部２１ａと、この第１の電極部２１ａにつながる第２の電極部２１ｂとを有して構成されている。

すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｂは、上記埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に隣接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｂは、上記結像領域１３ｂの外周部のほぼ１／４に対応して設けられるとともに、たとえば、上記第２の電極部２１ｂの、上記結像領域１３ｂの外周部に隣接する部位が階段状となるように、上記各電極パターンがサイズの異なる矩形形状（凸形状）を有して形成されている。

また、実際には、このような構成の単位セルが行列方向に二次元状に配置されて、ＣＭＯＳセンサの画素領域が実現されている。

図２は、上記した構造の読み出し用ゲート電極２１による平面ポテンシャルをシミュレーションした際の結果を示すものである。なお、同図（ａ）は読み出し用ゲート電極を図１に示した本実施形態の構造とした場合を、同図（ｂ）は従来構造（たとえば、上記第１の電極部２１ａのみに相当）とした場合を、それぞれ示している。

同図（ｂ）からも明らかなように、従来構造の場合、読み出し用ゲート電極からの電界の延びが小さく、埋め込みフォトダイオードに十分な電圧をかけることができない構造となっている。この場合、埋め込みフォトダイオードは、ほぼ中心部に、信号電荷に対する単一のポテンシャルの窪みの最深部を形成する。すなわち、従来は、埋め込みフォトダイオードに蓄積された信号電荷を読み出しにくい構造のため、画素の微細化に適さない。

これに対し、本実施形態の構造の場合、たとえば同図（ａ）に示すように、埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように第２の電極部２１ｂを形成したことによって、埋め込みフォトダイオード１３に対し、より十分な電圧をかけることが可能となる。この場合、埋め込みフォトダイオード１３は、読み出し用ゲート電極２１の下方に、信号電荷に対する単一のポテンシャルの窪みの最深部を形成する。これにより、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。すなわち、従来に比して、ポテンシャルが深くなるとともに、読み出しスピードの向上および高速応答性の改善が可能となる。また、画素を微細化した場合にも、埋め込みフォトダイオード１３に飽和電流をより多く蓄積させることが可能となり、微細化に好適である。

しかも、第２の電極部２１ｂは、埋め込みフォトダイオード１３の結像領域１３ｂの外周部に近接するように、つまり、結像レンズ（図示していない）による焦点領域を避けるように、結像領域の内部には配置せず、外周部にのみ配置されるようにしているため、読み出し用ゲート電極２１が埋め込みフォトダイオード１３への入射光の妨げとなって、感度を低下させる心配もない。

上記したように、本実施形態の構成によれば、埋め込みフォトダイオードに蓄積された信号電荷を最大限に読み出すことが可能となるため、画素を微細化する際においても、飽和信号が減少するのを抑制できるようになるなど、画素の微細化が可能であり、しかも、微細な画素からも良好な飽和信号を得ることができるようになる結果、光ショットノイズの発生を抑制できるなど、ＣＭＯＳセンサにおける、微細化にともなう画像特性の劣化を改善することが可能となるものである。

なお、上記した第１の実施形態においては、読み出し用ゲート電極２１を第１の電極部２１ａと第２の電極部２１ｂとによって形成する場合に限らず、一体的に形成することも可能である。

［第２の実施形態］
図３は、この発明の第２の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第１の実施形態に示した読み出し用ゲート電極を構成する第２の電極部の別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば図３に示すように、第１の電極部２１ａと第２の電極部２１ｃとによって、読み出し用ゲート電極（ポリシリコン）２１Ａが構成されている。すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｃは、上記埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、少なくとも１つの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｃは、上記結像領域１３ｂの外周部のほぼ１／４に対応して設けられるとともに、たとえば、上記第２の電極部２１ｃの、上記結像領域１３ｂの外周部に近接する部位が湾曲形状となるように、上記１つの電極パターンが湾曲形状を有して形成されている。

このような構成とした場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３に対し、読み出し用ゲート電極２１Ａからの電圧をより確実にかけることが可能となるため、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第２の実施形態においても、読み出し用ゲート電極２１Ａを第１の電極部２１ａと第２の電極部２１ｃとによって形成する場合に限らず、一体的に形成することが可能である。

［第３の実施形態］
図４は、この発明の第３の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第１の実施形態に示した読み出し用ゲート電極を構成する第２の電極部の別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば図４に示すように、第１の電極部２１ａと第２の電極部２１ｂ’とによって、読み出し用ゲート電極（ポリシリコン）２１’が構成されている。すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｂ’は、上記埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｂ’は、上記結像領域１３ｂの外周部のほぼ１／４に対応して設けられるとともに、たとえば、上記第２の電極部２１ｂ’の、上記結像領域１３ｂの外周部に近接する部位が階段形状となるように、上記各電極パターンがサイズの異なる、ほぼ方形形状（凸形状）を有して形成されている。

このような構成とした場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３に対し、読み出し用ゲート電極２１’から、より十分な電圧をかけることが可能となるため、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第３の実施形態においても、読み出し用ゲート電極２１’を第１の電極部２１ａと第２の電極部２１ｂ’とによって形成する場合に限らず、一体的に形成することが可能である。

［第４の実施形態］
図５は、この発明の第４の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第１の実施形態に示した構成において、埋め込みフォトダイオードの別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、本実施形態の場合、たとえば図５に示すように、埋め込みフォトダイオード１３’がほぼ円形を有して構成されている。それ以外は、図１に示した第１の実施形態の場合とほぼ同様の構成となっている。つまり、読み出し用ゲート電極（ポリシリコン）２１は、第１の電極部２１ａと第２の電極部２１ｂとによって構成されている。上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３’の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３’との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｂは、上記埋め込みフォトダイオード１３’の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３’上に、上記埋め込みフォトダイオード１３’の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｂは、上記結像領域１３ｂの外周部のほぼ１／４に対応して設けられるとともに、たとえば、上記第２の電極部２１ｂの、上記結像領域１３ｂの外周部に近接する部位が階段形状となるように、上記各電極パターンがサイズの異なる矩形形状（凸形状）を有して形成されている。

このように、埋め込みフォトダイオード１３’が円形状を有する構成の画素の場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３’に対し、読み出し用ゲート電極２１から、より十分な電圧をかけることが可能となるため、埋め込みフォトダイオード１３’に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第４の実施形態においても、読み出し用ゲート電極２１を第１の電極部２１ａと第２の電極部２１ｂとによって形成する場合に限らず、一体的に形成することが可能である。

また、この第４の実施形態においては、図３に示した構成の読み出し用ゲート電極２１Ａ、あるいは、図４に示した構成の読み出し用ゲート電極２１’を採用することも可能である。

［第５の実施形態］
図６は、この発明の第５の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、読み出し用ゲート電極を構成する第２の電極部の別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば図６に示すように、第１の電極部２１ａと第２の電極部２１ｄとによって、読み出し用ゲート電極（ポリシリコン）２１Ｂが構成されている。すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｄは、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、少なくとも１つの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｄは、その一部が上記結像領域１３ｂの外周部の一点に近接するようにして設けられるとともに、たとえば、上記第２の電極部２１ｄの、上記結像領域１３ｂの外周部に近接する部位が凸形状となるように、上記１つの電極パターンが、ほぼ方形形状（凸形状）を有して形成されている。

このような構成とした場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３に対し、読み出し用ゲート電極２１Ｂから、より十分な電圧をかけることが可能となるため、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第５の実施形態においても、読み出し用ゲート電極２１Ｂを第１の電極部２１ａと第２の電極部２１ｄとによって形成する場合に限らず、一体的に形成することが可能である。

［第６の実施形態］
図７は、この発明の第６の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、読み出し用ゲート電極を構成する第２の電極部の別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば図７に示すように、第１の電極部２１ａと第２の電極部２１ｅとによって、読み出し用ゲート電極（ポリシリコン）２１Ｃが構成されている。すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｅは、上記埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｅは、上記結像領域１３ｂの外周部のほぼ１／２に対応して設けられるとともに、たとえば、上記第２の電極部２１ｅの、上記結像領域１３ｂの外周部に近接する部位が階段形状となるように、上記各電極パターンがサイズの異なる矩形形状（凸形状）を有して形成されている。

このような構成とした場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３に対し、読み出し用ゲート電極２１Ｃからの電圧を、より確実、かつ、十分にかけることが可能となるため、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第６の実施形態においても、読み出し用ゲート電極２１Ｃを第１の電極部２１ａと第２の電極部２１ｅとによって形成する場合に限らず、一体的に形成することが可能である。

［第７の実施形態］
図８は、この発明の第７の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第６の実施形態に示した読み出し用ゲート電極を構成する第２の電極部の別の例（形状）を示すものであって、図７と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば図８に示すように、第１の電極部２１ａと第２の電極部２１ｅ’とによって、読み出し用ゲート電極（ポリシリコン）２１Ｃ’が構成されている。すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｅ’は、上記埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、少なくとも１つの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｅ’は、上記結像領域１３ｂの外周部のほぼ１／２に対応して設けられるとともに、たとえば、上記第２の電極部２１ｅ’の、上記結像領域１３ｂの外周部に近接する部位が湾曲形状となるように、上記１つの電極パターンが湾曲形状を有して形成されている。

このような構成とした場合においても、上述した第６の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３に対し、読み出し用ゲート電極２１Ｃ’からの電圧を、より確実、かつ、十分にかけることが可能となるため、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第６の実施形態の場合と同様に、この第７の実施形態においても、読み出し用ゲート電極２１Ｃ’を第１の電極部２１ａと第２の電極部２１ｅ’とによって形成する場合に限らず、一体的に形成することが可能である。

［第８の実施形態］
図９は、この発明の第８の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、読み出し用ゲート電極を構成する第２の電極部の別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば図９に示すように、第１の電極部２１ａと第２の電極部２１ｆとによって、読み出し用ゲート電極（ポリシリコン）２１Ｄが構成されている。すなわち、上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３の一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３との間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｆは、上記埋め込みフォトダイオード１３の中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３上に、上記埋め込みフォトダイオード１３の中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、少なくとも１つの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｆは、上記結像領域１３ｂの外周部のすべてに対応して設けられるとともに、たとえば、上記第２の電極部２１ｆの、上記結像領域１３ｂの外周部に近接する部位が円形状となるように、上記１つの電極パターンが円形状（湾曲形状）を有して形成されている。

このような構成とした場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３に対し、読み出し用ゲート電極２１Ｄからの電圧を、より確実、かつ、十分にかけることが可能となるため、埋め込みフォトダイオード１３に蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第８の実施形態においても、読み出し用ゲート電極２１Ｄを第１の電極部２１ａと第２の電極部２１ｆとによって形成する場合に限らず、一体的に形成することが可能である。

［第９の実施形態］
図１０は、この発明の第９の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第１の実施形態に示した構成において、埋め込みフォトダイオードの別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、本実施形態の場合、たとえば図１０に示すように、埋め込みフォトダイオード１３Ａがほぼ横長形状（矩形）を有して構成されている。それ以外は、図１に示した第１の実施形態の場合とほぼ同様の構成となっている。つまり、読み出し用ゲート電極（ポリシリコン）２１は、第１の電極部２１ａと第２の電極部２１ｂとによって構成されている。上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３Ａの一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３Ａとの間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。これに対し、上記第２の電極部２１ｂは、上記埋め込みフォトダイオード１３Ａの中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３Ａ上に、上記埋め込みフォトダイオード１３Ａの中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｂは、上記結像領域１３ｂの外周部のほぼ１／４に対応して設けられるとともに、上記第２の電極部２１ｂの、上記結像領域１３ｂの外周部に近接する部位が階段形状となるように、上記各電極パターンがサイズの異なる矩形形状（凸形状）を有して形成されている。

このように、埋め込みフォトダイオード１３Ａが横長形状を有する構成の画素の場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３Ａに対し、読み出し用ゲート電極２１から、より十分な電圧をかけることが可能となるため、埋め込みフォトダイオード１３Ａに蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第９の実施形態においても、読み出し用ゲート電極２１を第１の電極部２１ａと第２の電極部２１ｂとによって形成する場合に限らず、一体的に形成することが可能である。

また、この第９の実施形態においては、図３に示した構成の読み出し用ゲート電極２１Ａ、図４に示した構成の読み出し用ゲート電極２１’、図６に示した構成の読み出し用ゲート電極２１Ｂ、図８に示した構成の読み出し用ゲート電極２１Ｃ’、図９に示した構成の読み出し用ゲート電極２１Ｄ、あるいは、図１１に示すように、図７に示した構成の読み出し用ゲート電極２１Ｃを採用することも可能である。

すなわち、ほぼ横長形状（矩形）に形成された埋め込みフォトダイオード１３Ａを備える画素においては、たとえば図１１に示すように、第１の電極部２１ａと第２の電極部２１ｅとからなる読み出し用ゲート電極（ポリシリコン）２１Ｃを設けることも可能である。このような構成とした場合にも、上述した実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３Ａに対し、読み出し用ゲート電極２１Ｃからの電圧を、より確実、かつ、十分にかけることが可能となるため、埋め込みフォトダイオード１３Ａに蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、上述した本実施形態の場合と同様に、読み出し用ゲート電極２１Ｃを第１の電極部２１ａと第２の電極部２１ｅとによって形成する場合に限らず、一体的に形成することも可能である。

［第１０の実施形態］
図１２は、この発明の第１０の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第１の実施形態に示した構成において、埋め込みフォトダイオードの別の例（形状）を示すものであって、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、本実施形態の場合、たとえば図１２に示すように、埋め込みフォトダイオード１３Ｂがほぼ縦長形状（矩形）を有して構成されている。それ以外は、図１に示した第１の実施形態の場合とほぼ同様の構成となっている。つまり、読み出し用ゲート電極（ポリシリコン）２１Ｅは、第１の電極部２１ａと第２の電極部２１ｆとによって構成されている。上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３Ａの一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３Ａとの間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｆは、上記埋め込みフォトダイオード１３Ｂの中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３Ｂ上に、上記埋め込みフォトダイオード１３Ｂの中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｆは、上記結像領域１３ｂの外周部のほぼ１／４に対応して設けられるとともに、たとえば、上記第２の電極部２１ｆの、上記結像領域１３ｂの外周部に近接する部位が階段形状となるように、上記各電極パターンがサイズの異なる矩形形状（凸形状）を有して形成されている。

このように、埋め込みフォトダイオード１３Ｂが縦長形状を有する構成の画素の場合においても、上述した第１の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３Ｂに対し、読み出し用ゲート電極２１Ｅから、より十分な電圧をかけることが可能となるため、埋め込みフォトダイオード１３Ｂに蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１の実施形態の場合と同様に、この第１０の実施形態においても、読み出し用ゲート電極２１Ｅを第１の電極部２１ａと第２の電極部２１ｆとによって形成する場合に限らず、一体的に形成することが可能である。

また、この第１０の実施形態においては、図１に示した構成の読み出し用ゲート電極２１、図３に示した構成の読み出し用ゲート電極２１Ａ、図４に示した構成の読み出し用ゲート電極２１’、図６に示した構成の読み出し用ゲート電極２１Ｂ、図７に示した構成の読み出し用ゲート電極２１Ｃ、図８に示した構成の読み出し用ゲート電極２１Ｃ’、あるいは、図９に示した構成の読み出し用ゲート電極２１Ｄを採用することも可能である。

［第１１の実施形態］
図１３は、この発明の第１１の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、ここではＣＭＯＳセンサの画素領域を構成する、１つの画素（単位セル）を例に示している。また、本実施形態は、上述した第１０の実施形態に示した構成において、埋め込みフォトダイオードの別の例（形状）を示すものであって、図１２と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、本実施形態の場合、たとえば図１３に示すように、埋め込みフォトダイオード１３Ｃがほぼ三角形状を有して構成されている。それ以外は、図１２に示した第１０の実施形態の場合とほぼ同様の構成となっている。つまり、読み出し用ゲート電極（ポリシリコン）２１Ｅは、第１の電極部２１ａと第２の電極部２１ｆとによって構成されている。上記第１の電極部２１ａは、たとえば、上記信号検出部１４に隣接する上記埋め込みフォトダイオード１３Ｃの一部を含む、上記信号検出部１４と上記埋め込みフォトダイオード１３Ｃとの間に対応する上記素子分離領域１２上に、上記素子分離領域１２に沿うように矩形形状を有して設けられている。一方、上記第２の電極部２１ｆは、上記埋め込みフォトダイオード１３Ｃの中心部１３ａまでの距離がほぼ一定となるように、たとえば、上記埋め込みフォトダイオード１３Ｃ上に、上記埋め込みフォトダイオード１３Ｃの中心部１３ａからの距離が一定とされる結像領域１３ｂの外周部に近接するようにして配置された、いくつかの電極パターンにより構成されている。本実施形態の場合、上記第２の電極部２１ｆは、上記結像領域１３ｂの外周部のほぼ１／３に対応して設けられるとともに、たとえば、上記第２の電極部２１ｆの、上記結像領域１３ｂの外周部に近接する部位が階段形状となるように、上記各電極パターンがサイズの異なる矩形形状（凸形状）を有して形成されている。

このように、埋め込みフォトダイオード１３Ｃが三角形状を有する構成の画素の場合においても、上述した第１０の実施形態の場合とほぼ同様の効果が得られる。たとえば、埋め込みフォトダイオード１３Ｃに対し、読み出し用ゲート電極２１Ｅから、より十分な電圧をかけることが可能となるため、埋め込みフォトダイオード１３Ｃに蓄積された信号電荷を、最大限、信号検出部１４に読み出しやすくすることができる。

また、第１０の実施形態の場合と同様に、この第１１の実施形態においても、読み出し用ゲート電極２１Ｅを第１の電極部２１ａと第２の電極部２１ｆとによって形成する場合に限らず、一体的に形成することが可能である。

なお、いずれの実施形態においても、基板としてはＰ型基板に限らず、Ｎ型基板を用いた場合にも同様の効果が得られる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。図１に示したＣＭＯＳセンサの、読み出し用ゲート電極による平面ポテンシャルをシミュレーションした際の結果を対比して示す図。本発明の第２の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第３の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第４の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第５の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第６の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第７の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第８の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第９の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。図１０に示したＣＭＯＳセンサの、読み出し用ゲート電極の他の構成例を示す平面図。本発明の第１０の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。本発明の第１１の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。

符号の説明

１１…Ｐ型基板、１１ａ…Ｐ型ウェル領域、１２…素子分離領域、１３，１３’，１３Ａ，１３Ｂ，１３Ｃ…埋め込みフォトダイオード、１３ａ…埋め込みフォトダイオードの中心部、１３ｂ…結像領域、１４…信号検出部、１５…信号走査回路、２１，２１’，２１Ａ，２１Ｂ，２１Ｃ，２１Ｃ’，２１Ｄ，２１Ｅ…読み出し用ゲート電極、２１ａ…第１の電極部、２１ｂ，２１ｂ’，２１ｃ，２１ｄ，２１ｅ，２１ｅ’，２１ｆ…第２の電極部。

Claims

半導体基板と、
前記半導体基板の表面領域に形成された光電変換部と、
前記光電変換部で光電変換された信号電荷を信号検出部に読み出すための読み出し電極と
を具備し、
前記読み出し電極は、前記光電変換部の中心部までの距離が一定となる結像領域の外周部と前記信号検出部との間の、前記半導体基板の表面上に、少なくとも一部が前記結像領域の外周部に近接するようにして配置され、
前記光電変換部は、前記読み出し電極の下方に、前記信号電荷に対する単一のポテンシャルの窪みの最深部を形成し、
前記読み出し電極は、前記信号検出部に隣接する前記光電変換部上に配置された第１の電極部、および、前記第１の電極部に接続され、かつ、前記結像領域の外周部に近接するように配置された、少なくとも１つの第２の電極部を含む、ことを特徴とする固体撮像装置。
前記少なくとも１つの第２の電極部は、前記結像領域の外周部に近接する部位が湾曲形状または凸形状を有して形成されていることを特徴とする請求項１に記載の固体撮像装置。
前記少なくとも１つの第２の電極部は、前記結像領域の外周部にのみ形成されていることを特徴とする請求項１に記載の固体撮像装置。