JP4648596B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、樹脂封止型半導体装置の製造方法と、それに使用する配線板とに係り、特にウエハレベルでの半導体装置の製造に使用するための配線板と、ＣＳＰタイプの半導体装置製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化、小型化、薄型化の傾向からＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高性能化が進んでいる。従来の半導体装置の製造は、ウエハ工程を経たウエハに対し、裏面研磨を施してからダイジングを行い、各ペレット（チップないし半導体素子とも言う）に切断分離した後、ペレット毎に、ダイボンディング、ワイヤボンディング、樹脂封止等を行い、半導体装置に組み上げており、ワイヤボンディング法による半導体素子とリードフレームとの電気接続が行なわれていた。
【０００３】
近年、チップのバンプを用いたフリップチップ接続が、高速信号処理の点でワイヤボンディングよりも優れることから、採用されるようになってきた。フリップチップ接続には、パッケージングされていないチップをそのままプリント基板に搭載するベアチップ実装という方法もあるが、取扱いが難しく、信頼性保証の観点からは、パッケージングされたバンプ付き半導体装置が望ましい。
【０００４】
一方、パッケージングされたバンプ付き半導体装置を形成する方法として、ウエハレベルで配線形成、外部端子部（メタルポストからなる）形成、樹脂封止、バンプ形成を行った後、各半導体装置に切断分離して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）を形成する製造方法が提案されている（Ｃｈｉｐ Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥＭＩ １９９９）。このようにして作製されたＣＳＰをウエハレベルＣＳＰとも言い、このウエハレベルＣＳＰの作製を、ここでは、ウエハレベルでの半導体装置の作製と言う。
【０００５】
【発明が解決しようとする課題】
従来のウエハレベルでの半導体装置の作製では、ウエハレベルで配線を形成した後の外部端子部の形成において、フォトレジストを用いた電解めっきにより高さが５０〜１００μｍ程度のメタルポストを形成し、次いで、エポキシ樹脂等を用いてメタルポストを埋めるように樹脂封止を行い、その後、この樹脂層をメタルポストが露出するまで研磨することが行なわれていた。しかし、このように複数の工程を経由する作業は極めて煩雑であり、また、ウエハ上で種々の工程が行なわれるため、これらの工程で欠陥箇所が生じた場合には、ウエハの該当箇所が使用できないことになり、製造効率の低下を来たすという問題があった。
【０００６】
また、上記のメタルポストは、通常、高さが５０〜１００μｍ、直径が５０〜２００μｍ程度であり、太く剛性が大きい。このため、ウエハを各半導体装置に切断分離して得たＣＳＰを基板に実装し、この状態で温度変化を繰り返し受けると、半導体装置と実装基板間の熱膨張係数の違いに起因する熱歪みが発生し、半導体装置のメタルポスト近傍にクラックを生じるという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、ウエハレベルでの半導体装置の作製を容易で、かつ、効率の高いものとするためのウエハレベルパッケージ用の配線板と半導体装置製造方法とを提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明の半導体装置製造方法は、絶縁基板と、ウエハにおける半導体素子の配置に対応した配置で前記絶縁基板の一方の面に形成された複数の内部端子配線と、各内部端子配線に対応するように前記絶縁基板の他方の面に形成された複数の外部端子配線と、前記内部端子配線の所定部位に形成されたバンプと、対応する前記内部端子配線と外部端子配線とを導通するために前記絶縁基板に形成された複数のスルーホール内に設けられた導電層と、を備え、前記バンプの高さが１０〜３０μｍの範囲内で設定されているウエハレベルパッケージ用の配線板上に、前記内部端子配線を覆い、かつ、前記バンプの頂部が露出するように絶縁性封止用接着層を形成し、ウエハ工程完了後のウエハレベルで、各半導体素子の端子に前記バンプが当接するように前記絶縁性封止用接着層を介して前記配線板を接着する工程を有するような構成とした。
また、本発明の好ましい態様として、前記バンプの表面に金めっき層を設けるような構成とした。
また、本発明の好ましい態様として、前記外部端子配線の端子パッド上に半田層を設けるような構成とした。
また、本発明の好ましい態様として、前記絶縁基板の厚みを５０〜１００μｍの範囲とするような構成とした。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のウエハレベルパッケージ用の配線板の一実施形態を示す部分縦断面図である。図１において、本発明の配線板１は、絶縁基板２と、この絶縁基板２の一方の面に形成された複数の内部端子配線３と、絶縁基板２の他方の面に形成された複数の外部端子配線４と、内部端子配線３の所定部位に形成されたバンプ５と、内部端子配線３と外部端子配線４の所定の部位を導通するために絶縁基板２に形成されたスルーホール６内に設けられた導電層７、とを備えるものである。内部端子配線３と外部端子配線４は、それぞれ、ウエハレベルの半導体素子の配置に対応した配置で形成されており、図示例では、１ａ，１ｂの２組が示されている。
【００１１】
配線板１を構成する絶縁基板２は、ガラスエポキシ基板、ポリイミド基板、アルミナセラミックス基板、ガラスエポキシとポリイミドの複合基板等、配線板用の基板として公知の基板を使用することができる。この絶縁基板２の厚みは、例えば、５０〜１００μｍの範囲で適宜設定することができる。
【００１２】
配線板１を構成する内部端子配線３と外部端子配線４、および、導電層７の材質は、銅、銀、金、ニッケル、クロム、白金等の公知の導電材料を用いることができ、例えば、以下のようにして形成することができる。まず、絶縁基板２の両面およびスルーホール６内に無電解めっき法で導電性薄膜を形成し、この導電性薄膜上に電解めっき法で導電層を形成する。これにより、絶縁基板２の両面と、スルーホール６の内壁に導電層が形成される。次に、絶縁基板２の表面、裏面に形成された導電層上に、それぞれ所望のレジストパターンを形成し、このレジストパターンを介して導電性薄膜と導電層をエッチングすることにより内部端子配線３と外部端子配線４を形成する。その後、レジストパターンを除去し、スルーホール６内に樹脂等を充填する。内部端子配線３、外部端子配線４は、そのピッチが小さいほど高密度に配線を引きまわせるが、配線幅が５μｍ未満になると電気抵抗が大きくなるので、配線幅は５μｍ以上であり、また、厚みは１〜１０μｍの範囲が好ましい。
【００１３】
配線板１を構成するバンプ５は、後述する本発明の半導体装置製造方法において、ウエハレベルの半導体素子の端子との接続を行うための部材であり、高さは１０〜３０μｍ程度、幅（径）は５０〜２００μｍ程度の範囲で設定することができる。このバンプ５は、電解めっきにより形成することができ、材質は銅、銀、金、ニッケル、クロム、白金等の公知の導電材料であってよい。また、バンプ５は、上記の導電材料を含有した導電ペーストを用いて形成することもできる。さらに、バンプ５は、その表面に金めっき層、金−スズめっき層等を備えるものでもよい。
本発明の配線板１では、図１に鎖線で示すように、外部端子配線４の端子パッド上に半田層８を備えるものとしてもよい。半田層８の形状は、図示のようなボール形状が好ましいが、特に制限はない。
【００１４】
次に、本発明の半導体装置製造方法について説明する。
図２は、本発明の半導体装置製造方法の一実施形態を示す工程図である。
本発明では、まず、本発明のウエハレベルパッケージ用の配線板上に、内部端子配線を覆い、かつ、バンプの頂部が露出するように絶縁性封止用接着層を形成する。図２（Ａ）は、上述の本発明のウエハレベルパッケージ用の配線板１を用いた例であり、配線板１の内部端子配線３を覆い、バンプ５の頂部５ａが露出するように絶縁性封止用接着層１０が形成されている。この絶縁性封止用接着層１０は、後述する工程で、配線板１をウエハ１１に接着する作用をなし、また、配線板１の内部端子配線３と、半導体素子の内部端子を封止する絶縁樹脂層の役割を果たすものである。
【００１５】
上記の絶縁性封止用接着層１０は、いわゆるアンダーフィル、あるいは、エポキシ樹脂、ポリイミド樹脂、フルオレン樹脂等の熱硬化型、放射線硬化型の樹脂材料、これらの樹脂材料とガラス繊維等との複合材料を用いて形成することができる。絶縁性封止用接着層１０の厚みは、上記のバンプ５の高さに応じて適宜設定することができ、例えば、バンプ５の頂部５ａが１〜１０μｍ程度露出するように厚みを設定することができる。
【００１６】
次に、ウエハ工程が完了したウエハ１１に対して、ウエハレベルで各半導体素子の端子１２にバンプ５が当接するように絶縁性封止用接着層１０を介して配線板１を接着する（図２（Ｂ））。図示例では、１１ａ，１１ｂの２組の半導体素子が示されており、配線板１の１ａで示される内部端子配線３に形成したバンプ５が、１１ａで示される半導体素子の端子１２に当接し、配線板１の１ｂで示される内部端子配線３に形成したバンプ５が、１１ｂで示される半導体素子の端子１２に当接するようにして、配線板１がウエハ１１に接着される。
【００１７】
次いで、絶縁性封止用接着層１０に硬化処理を施す。これにより、配線板１とウエハ１１とが固着されるとともに、配線板１の内部端子配線３と半導体素子の内部端子１２が封止される。その後、ダイジングを行って切断分離するだけでＣＳＰタイプの半導体装置が得られ、各半導体装置毎にダイボンディング、ワイヤボンディング、樹脂封止等を行う必要はない。
【００１８】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
まず、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハ工程を完了後のウエハを準備した。
次に、絶縁基板として、表面を洗浄したガラスエポキシ基板（厚み１００μｍ）を準備した。この絶縁基板は、所定部位にドリルを用いてスルーホール（内径３００μｍ）を複数形成したものである。次いで、無電解めっき浴を使用して、絶縁基板の両面とスルーホール内壁に無電解銅からなる導電性薄膜を形成した。
【００１９】
次に、下記の電解銅めっき浴を使用し、下記の条件で上述の導電性薄膜上に厚み１０μｍの導電層を形成した。
（電解銅めっき浴）
・硫酸銅（５水塩） … ７０ｇ／Ｌ
・硫酸 … ２００ｇ／Ｌ
・塩酸 … ０．５ｍＬ／Ｌ
（電解銅めっき条件）
・浴温度 ： ２５℃
・電流密度 ： ４Ａ／ｄｍ2
・通電時間 ： １２分間
【００２０】
次に、絶縁基板の導電層上に感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、内部端子配線用のフォトマスク、外部端子用のフォトマスクを介して各面を露光、現像することによりレジストパターンを形成した。次いで、このレジストパターンをマスクとして不要な導電層を導電性薄膜とともにエッチングにより除去し、レジストパターンをアセトンを用いて除去して、絶縁基板の一方の面に内部端子配線、他方の面に外部端子配線を形成した。これらの内部端子配線は、上記のウエハの各半導体素子に対応するように配設されており、また、各内分端子配線は対応する外部端子配線と上記のスルーホール内に形成された導電層により導通されている。その後、スルーホールにエポキシ系孔埋め樹脂を充填した。
【００２１】
次に、絶縁基板の内部端子配線を覆うように感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、バンプ形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次に、ＥＥＪＳ社製エレクトロレスＡｕを用いた浴（８０℃）を使用して、レジストパターンから露出している内部端子配線上に厚み１５μｍの金めっき層を形成してバンプとし、その後、レジストパターンをアセトンを用いて除去して、本発明のウエハレベルパッケージ用の配線板を得た。
【００２２】
次に、上記の配線板の内部端子配線を覆うように絶縁性ペーストをスクリーン印刷により塗布し、バンプの頂部が約５μｍ露出するように絶縁性封止用接着層を形成した。
次いで、上記のウエハの半導体素子の端子に、配線板のバンプが当接するように位置合わせを行い、ウエハに対して配線板を接着した。そして、絶縁性封止用接着層に硬化処理（２００℃、３０分間）を施して電気絶縁性の封止部材とした。このようにして、ウエハ状態でＣＳＰタイプの半導体装置を多面付けして作製した。その後、切断分離することにより、個々のＣＳＰタイプの半導体装置を得た。
【００２３】
［実施例２］
まず、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハ工程を完了後のウエハを準備した。
次に、実施例１と同様に、絶縁基板として、表面を洗浄したガラスエポキシ基板（厚み１００μｍ）を準備し、この絶縁基板の両面とスルーホール内壁に無電解銅からなる導電性薄膜を形成した。
次に、実施例１と同様に、上記の導電性薄膜上に厚み１０μｍの導電層を形成した。
【００２４】
次に、実施例１と同様に、絶縁基板の一方の面に内部端子配線、他方の面に外部端子配線を形成した。これらの内部端子配線は、上記のウエハの各半導体素子に対応するように配設されており、また、各内分端子配線は対応する外部端子配線と上記のスルーホール内に形成された導電層により導通されている。その後、スルーホールにエポキシ系孔埋め樹脂を充填した。
【００２５】
次に、下記組成の導電性ペーストを用いてスクリーン印刷により内部端子配線上の所望の部位にバンプ用のパターンを形成し、その後、２００℃で硬化して、高さ３０μｍ、直径１００μｍのほぼ円柱形状を形成した。次いで、この円柱形状の表面にＮｉＡｕの無電解めっきを行ってバンプとし、本発明のウエハレベルパッケージ用の配線板を得た。
（導電ペースト）
・銀粉末 … ８０重量部
・エポキシ樹脂 … ５重量部
・エチルカルビトール … １５重量部
【００２６】
次に、上記の配線板の内部端子配線を覆うように絶縁性ペーストをスクリーン印刷により塗布し、バンプの頂部が約５μｍ露出するように絶縁性封止用接着層を形成した。
次いで、上記のウエハの半導体素子の端子に、配線板のバンプが当接するように位置合わせを行い、ウエハに対して配線板を接着した。そして、絶縁性封止用接着層に硬化処理（２００℃、３０分間）を施して電気絶縁性の封止部材とした。このようにして、ウエハ状態でＣＳＰタイプの半導体装置を多面付けして作製した。その後、切断分離することにより、個々のＣＳＰタイプの半導体装置を得た。
【００２７】
【発明の効果】
以上詳述したように、本発明によれば配線板が、絶縁基板の一方の面にウエハにおける半導体素子の配置に対応した配置で形成された複数の内部端子配線と、各内部端子配線に対応して絶縁基板の他方の面に形成された複数の外部端子配線と、内部端子配線の所定部位に形成されたバンプと、対応する内部端子配線と外部端子配線とを導通するために絶縁基板に形成された複数のスルーホール内に設けられた導電層と、を備えており、この配線板のバンプ側（内部端子配線側）を、ウエハ工程を経たウエハの半導体素子の端子に接合することによってウエハレベルでの半導体装置の作製を容易に行うことができ、また、ウエハ上での配線形成やメタルポスト形成等の工程が不要であり、これらの工程における欠陥発生がないので、ウエハの利用効率が向上して製造効率が極めて高いものとなる。さらに、内部端子配線と外部端子配線の所定の部位の導通がスルーホール内に設けられた導電層によって行なわれ、メタルポストを使用していないので、ウエハを各半導体装置に切断分離したＣＳＰを基板に実装した状態で温度変化を繰り返し受けても、半導体装置と実装基板間の熱膨張係数に起因する熱歪みの発生が少なく、半導体装置のクラックを防止することができる。
【図面の簡単な説明】
【図１】本発明のウエハレベルパッケージ用の配線板の一実施形態を示す部分縦断面図である。
【図２】本発明の半導体装置製造方法の一実施形態を示す工程図である。
【符号の説明】
１…ウエハレベルパッケージ用の配線板
２…絶縁基板
３…内部端子配線
４…外部端子配線
５…バンプ
６…スルーホール
７…導電層
８…半田層
１０…絶縁性封止用接着層
１１…ウエハ
１２…半導体素子の端子
【発明の属する技術分野】
本発明は、樹脂封止型半導体装置の製造方法と、それに使用する配線板とに係り、特にウエハレベルでの半導体装置の製造に使用するための配線板と、ＣＳＰタイプの半導体装置製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化、小型化、薄型化の傾向からＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高性能化が進んでいる。従来の半導体装置の製造は、ウエハ工程を経たウエハに対し、裏面研磨を施してからダイジングを行い、各ペレット（チップないし半導体素子とも言う）に切断分離した後、ペレット毎に、ダイボンディング、ワイヤボンディング、樹脂封止等を行い、半導体装置に組み上げており、ワイヤボンディング法による半導体素子とリードフレームとの電気接続が行なわれていた。
【０００３】
近年、チップのバンプを用いたフリップチップ接続が、高速信号処理の点でワイヤボンディングよりも優れることから、採用されるようになってきた。フリップチップ接続には、パッケージングされていないチップをそのままプリント基板に搭載するベアチップ実装という方法もあるが、取扱いが難しく、信頼性保証の観点からは、パッケージングされたバンプ付き半導体装置が望ましい。
【０００４】
一方、パッケージングされたバンプ付き半導体装置を形成する方法として、ウエハレベルで配線形成、外部端子部（メタルポストからなる）形成、樹脂封止、バンプ形成を行った後、各半導体装置に切断分離して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）を形成する製造方法が提案されている（Ｃｈｉｐ Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥＭＩ １９９９）。このようにして作製されたＣＳＰをウエハレベルＣＳＰとも言い、このウエハレベルＣＳＰの作製を、ここでは、ウエハレベルでの半導体装置の作製と言う。
【０００５】
【発明が解決しようとする課題】
従来のウエハレベルでの半導体装置の作製では、ウエハレベルで配線を形成した後の外部端子部の形成において、フォトレジストを用いた電解めっきにより高さが５０〜１００μｍ程度のメタルポストを形成し、次いで、エポキシ樹脂等を用いてメタルポストを埋めるように樹脂封止を行い、その後、この樹脂層をメタルポストが露出するまで研磨することが行なわれていた。しかし、このように複数の工程を経由する作業は極めて煩雑であり、また、ウエハ上で種々の工程が行なわれるため、これらの工程で欠陥箇所が生じた場合には、ウエハの該当箇所が使用できないことになり、製造効率の低下を来たすという問題があった。
【０００６】
また、上記のメタルポストは、通常、高さが５０〜１００μｍ、直径が５０〜２００μｍ程度であり、太く剛性が大きい。このため、ウエハを各半導体装置に切断分離して得たＣＳＰを基板に実装し、この状態で温度変化を繰り返し受けると、半導体装置と実装基板間の熱膨張係数の違いに起因する熱歪みが発生し、半導体装置のメタルポスト近傍にクラックを生じるという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、ウエハレベルでの半導体装置の作製を容易で、かつ、効率の高いものとするためのウエハレベルパッケージ用の配線板と半導体装置製造方法とを提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明の半導体装置製造方法は、絶縁基板と、ウエハにおける半導体素子の配置に対応した配置で前記絶縁基板の一方の面に形成された複数の内部端子配線と、各内部端子配線に対応するように前記絶縁基板の他方の面に形成された複数の外部端子配線と、前記内部端子配線の所定部位に形成されたバンプと、対応する前記内部端子配線と外部端子配線とを導通するために前記絶縁基板に形成された複数のスルーホール内に設けられた導電層と、を備え、前記バンプの高さが１０〜３０μｍの範囲内で設定されているウエハレベルパッケージ用の配線板上に、前記内部端子配線を覆い、かつ、前記バンプの頂部が露出するように絶縁性封止用接着層を形成し、ウエハ工程完了後のウエハレベルで、各半導体素子の端子に前記バンプが当接するように前記絶縁性封止用接着層を介して前記配線板を接着する工程を有するような構成とした。
また、本発明の好ましい態様として、前記バンプの表面に金めっき層を設けるような構成とした。
また、本発明の好ましい態様として、前記外部端子配線の端子パッド上に半田層を設けるような構成とした。
また、本発明の好ましい態様として、前記絶縁基板の厚みを５０〜１００μｍの範囲とするような構成とした。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のウエハレベルパッケージ用の配線板の一実施形態を示す部分縦断面図である。図１において、本発明の配線板１は、絶縁基板２と、この絶縁基板２の一方の面に形成された複数の内部端子配線３と、絶縁基板２の他方の面に形成された複数の外部端子配線４と、内部端子配線３の所定部位に形成されたバンプ５と、内部端子配線３と外部端子配線４の所定の部位を導通するために絶縁基板２に形成されたスルーホール６内に設けられた導電層７、とを備えるものである。内部端子配線３と外部端子配線４は、それぞれ、ウエハレベルの半導体素子の配置に対応した配置で形成されており、図示例では、１ａ，１ｂの２組が示されている。
【００１１】
配線板１を構成する絶縁基板２は、ガラスエポキシ基板、ポリイミド基板、アルミナセラミックス基板、ガラスエポキシとポリイミドの複合基板等、配線板用の基板として公知の基板を使用することができる。この絶縁基板２の厚みは、例えば、５０〜１００μｍの範囲で適宜設定することができる。
【００１２】
配線板１を構成する内部端子配線３と外部端子配線４、および、導電層７の材質は、銅、銀、金、ニッケル、クロム、白金等の公知の導電材料を用いることができ、例えば、以下のようにして形成することができる。まず、絶縁基板２の両面およびスルーホール６内に無電解めっき法で導電性薄膜を形成し、この導電性薄膜上に電解めっき法で導電層を形成する。これにより、絶縁基板２の両面と、スルーホール６の内壁に導電層が形成される。次に、絶縁基板２の表面、裏面に形成された導電層上に、それぞれ所望のレジストパターンを形成し、このレジストパターンを介して導電性薄膜と導電層をエッチングすることにより内部端子配線３と外部端子配線４を形成する。その後、レジストパターンを除去し、スルーホール６内に樹脂等を充填する。内部端子配線３、外部端子配線４は、そのピッチが小さいほど高密度に配線を引きまわせるが、配線幅が５μｍ未満になると電気抵抗が大きくなるので、配線幅は５μｍ以上であり、また、厚みは１〜１０μｍの範囲が好ましい。
【００１３】
配線板１を構成するバンプ５は、後述する本発明の半導体装置製造方法において、ウエハレベルの半導体素子の端子との接続を行うための部材であり、高さは１０〜３０μｍ程度、幅（径）は５０〜２００μｍ程度の範囲で設定することができる。このバンプ５は、電解めっきにより形成することができ、材質は銅、銀、金、ニッケル、クロム、白金等の公知の導電材料であってよい。また、バンプ５は、上記の導電材料を含有した導電ペーストを用いて形成することもできる。さらに、バンプ５は、その表面に金めっき層、金−スズめっき層等を備えるものでもよい。
本発明の配線板１では、図１に鎖線で示すように、外部端子配線４の端子パッド上に半田層８を備えるものとしてもよい。半田層８の形状は、図示のようなボール形状が好ましいが、特に制限はない。
【００１４】
次に、本発明の半導体装置製造方法について説明する。
図２は、本発明の半導体装置製造方法の一実施形態を示す工程図である。
本発明では、まず、本発明のウエハレベルパッケージ用の配線板上に、内部端子配線を覆い、かつ、バンプの頂部が露出するように絶縁性封止用接着層を形成する。図２（Ａ）は、上述の本発明のウエハレベルパッケージ用の配線板１を用いた例であり、配線板１の内部端子配線３を覆い、バンプ５の頂部５ａが露出するように絶縁性封止用接着層１０が形成されている。この絶縁性封止用接着層１０は、後述する工程で、配線板１をウエハ１１に接着する作用をなし、また、配線板１の内部端子配線３と、半導体素子の内部端子を封止する絶縁樹脂層の役割を果たすものである。
【００１５】
上記の絶縁性封止用接着層１０は、いわゆるアンダーフィル、あるいは、エポキシ樹脂、ポリイミド樹脂、フルオレン樹脂等の熱硬化型、放射線硬化型の樹脂材料、これらの樹脂材料とガラス繊維等との複合材料を用いて形成することができる。絶縁性封止用接着層１０の厚みは、上記のバンプ５の高さに応じて適宜設定することができ、例えば、バンプ５の頂部５ａが１〜１０μｍ程度露出するように厚みを設定することができる。
【００１６】
次に、ウエハ工程が完了したウエハ１１に対して、ウエハレベルで各半導体素子の端子１２にバンプ５が当接するように絶縁性封止用接着層１０を介して配線板１を接着する（図２（Ｂ））。図示例では、１１ａ，１１ｂの２組の半導体素子が示されており、配線板１の１ａで示される内部端子配線３に形成したバンプ５が、１１ａで示される半導体素子の端子１２に当接し、配線板１の１ｂで示される内部端子配線３に形成したバンプ５が、１１ｂで示される半導体素子の端子１２に当接するようにして、配線板１がウエハ１１に接着される。
【００１７】
次いで、絶縁性封止用接着層１０に硬化処理を施す。これにより、配線板１とウエハ１１とが固着されるとともに、配線板１の内部端子配線３と半導体素子の内部端子１２が封止される。その後、ダイジングを行って切断分離するだけでＣＳＰタイプの半導体装置が得られ、各半導体装置毎にダイボンディング、ワイヤボンディング、樹脂封止等を行う必要はない。
【００１８】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
まず、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハ工程を完了後のウエハを準備した。
次に、絶縁基板として、表面を洗浄したガラスエポキシ基板（厚み１００μｍ）を準備した。この絶縁基板は、所定部位にドリルを用いてスルーホール（内径３００μｍ）を複数形成したものである。次いで、無電解めっき浴を使用して、絶縁基板の両面とスルーホール内壁に無電解銅からなる導電性薄膜を形成した。
【００１９】
次に、下記の電解銅めっき浴を使用し、下記の条件で上述の導電性薄膜上に厚み１０μｍの導電層を形成した。
（電解銅めっき浴）
・硫酸銅（５水塩） … ７０ｇ／Ｌ
・硫酸 … ２００ｇ／Ｌ
・塩酸 … ０．５ｍＬ／Ｌ
（電解銅めっき条件）
・浴温度 ： ２５℃
・電流密度 ： ４Ａ／ｄｍ2
・通電時間 ： １２分間
【００２０】
次に、絶縁基板の導電層上に感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、内部端子配線用のフォトマスク、外部端子用のフォトマスクを介して各面を露光、現像することによりレジストパターンを形成した。次いで、このレジストパターンをマスクとして不要な導電層を導電性薄膜とともにエッチングにより除去し、レジストパターンをアセトンを用いて除去して、絶縁基板の一方の面に内部端子配線、他方の面に外部端子配線を形成した。これらの内部端子配線は、上記のウエハの各半導体素子に対応するように配設されており、また、各内分端子配線は対応する外部端子配線と上記のスルーホール内に形成された導電層により導通されている。その後、スルーホールにエポキシ系孔埋め樹脂を充填した。
【００２１】
次に、絶縁基板の内部端子配線を覆うように感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、バンプ形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次に、ＥＥＪＳ社製エレクトロレスＡｕを用いた浴（８０℃）を使用して、レジストパターンから露出している内部端子配線上に厚み１５μｍの金めっき層を形成してバンプとし、その後、レジストパターンをアセトンを用いて除去して、本発明のウエハレベルパッケージ用の配線板を得た。
【００２２】
次に、上記の配線板の内部端子配線を覆うように絶縁性ペーストをスクリーン印刷により塗布し、バンプの頂部が約５μｍ露出するように絶縁性封止用接着層を形成した。
次いで、上記のウエハの半導体素子の端子に、配線板のバンプが当接するように位置合わせを行い、ウエハに対して配線板を接着した。そして、絶縁性封止用接着層に硬化処理（２００℃、３０分間）を施して電気絶縁性の封止部材とした。このようにして、ウエハ状態でＣＳＰタイプの半導体装置を多面付けして作製した。その後、切断分離することにより、個々のＣＳＰタイプの半導体装置を得た。
【００２３】
［実施例２］
まず、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハ工程を完了後のウエハを準備した。
次に、実施例１と同様に、絶縁基板として、表面を洗浄したガラスエポキシ基板（厚み１００μｍ）を準備し、この絶縁基板の両面とスルーホール内壁に無電解銅からなる導電性薄膜を形成した。
次に、実施例１と同様に、上記の導電性薄膜上に厚み１０μｍの導電層を形成した。
【００２４】
次に、実施例１と同様に、絶縁基板の一方の面に内部端子配線、他方の面に外部端子配線を形成した。これらの内部端子配線は、上記のウエハの各半導体素子に対応するように配設されており、また、各内分端子配線は対応する外部端子配線と上記のスルーホール内に形成された導電層により導通されている。その後、スルーホールにエポキシ系孔埋め樹脂を充填した。
【００２５】
次に、下記組成の導電性ペーストを用いてスクリーン印刷により内部端子配線上の所望の部位にバンプ用のパターンを形成し、その後、２００℃で硬化して、高さ３０μｍ、直径１００μｍのほぼ円柱形状を形成した。次いで、この円柱形状の表面にＮｉＡｕの無電解めっきを行ってバンプとし、本発明のウエハレベルパッケージ用の配線板を得た。
（導電ペースト）
・銀粉末 … ８０重量部
・エポキシ樹脂 … ５重量部
・エチルカルビトール … １５重量部
【００２６】
次に、上記の配線板の内部端子配線を覆うように絶縁性ペーストをスクリーン印刷により塗布し、バンプの頂部が約５μｍ露出するように絶縁性封止用接着層を形成した。
次いで、上記のウエハの半導体素子の端子に、配線板のバンプが当接するように位置合わせを行い、ウエハに対して配線板を接着した。そして、絶縁性封止用接着層に硬化処理（２００℃、３０分間）を施して電気絶縁性の封止部材とした。このようにして、ウエハ状態でＣＳＰタイプの半導体装置を多面付けして作製した。その後、切断分離することにより、個々のＣＳＰタイプの半導体装置を得た。
【００２７】
【発明の効果】
以上詳述したように、本発明によれば配線板が、絶縁基板の一方の面にウエハにおける半導体素子の配置に対応した配置で形成された複数の内部端子配線と、各内部端子配線に対応して絶縁基板の他方の面に形成された複数の外部端子配線と、内部端子配線の所定部位に形成されたバンプと、対応する内部端子配線と外部端子配線とを導通するために絶縁基板に形成された複数のスルーホール内に設けられた導電層と、を備えており、この配線板のバンプ側（内部端子配線側）を、ウエハ工程を経たウエハの半導体素子の端子に接合することによってウエハレベルでの半導体装置の作製を容易に行うことができ、また、ウエハ上での配線形成やメタルポスト形成等の工程が不要であり、これらの工程における欠陥発生がないので、ウエハの利用効率が向上して製造効率が極めて高いものとなる。さらに、内部端子配線と外部端子配線の所定の部位の導通がスルーホール内に設けられた導電層によって行なわれ、メタルポストを使用していないので、ウエハを各半導体装置に切断分離したＣＳＰを基板に実装した状態で温度変化を繰り返し受けても、半導体装置と実装基板間の熱膨張係数に起因する熱歪みの発生が少なく、半導体装置のクラックを防止することができる。
【図面の簡単な説明】
【図１】本発明のウエハレベルパッケージ用の配線板の一実施形態を示す部分縦断面図である。
【図２】本発明の半導体装置製造方法の一実施形態を示す工程図である。
【符号の説明】
１…ウエハレベルパッケージ用の配線板
２…絶縁基板
３…内部端子配線
４…外部端子配線
５…バンプ
６…スルーホール
７…導電層
８…半田層
１０…絶縁性封止用接着層
１１…ウエハ
１２…半導体素子の端子
Claims (4)
- 絶縁基板と、ウエハにおける半導体素子の配置に対応した配置で前記絶縁基板の一方の面に形成された複数の内部端子配線と、各内部端子配線に対応するように前記絶縁基板の他方の面に形成された複数の外部端子配線と、前記内部端子配線の所定部位に形成されたバンプと、対応する前記内部端子配線と外部端子配線とを導通するために前記絶縁基板に形成された複数のスルーホール内に設けられた導電層と、を備え、前記バンプの高さが１０〜３０μｍの範囲内で設定されているウエハレベルパッケージ用の配線板上に、前記内部端子配線を覆い、かつ、前記バンプの頂部が露出するように絶縁性封止用接着層を形成し、ウエハ工程完了後のウエハレベルで、各半導体素子の端子に前記バンプが当接するように前記絶縁性封止用接着層を介して前記配線板を接着する工程を有することを特徴とする半導体装置の製造方法。
- 前記バンプの表面に金めっき層を設けることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記外部端子配線の端子パッド上に半田層を設けることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 前記絶縁基板の厚みを５０〜１００μｍの範囲とすることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276084A JP4648596B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276084A JP4648596B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086730A JP2003086730A (ja) | 2003-03-20 |
| JP4648596B2 true JP4648596B2 (ja) | 2011-03-09 |
Family
ID=19100841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001276084A Expired - Fee Related JP4648596B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4648596B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100676039B1 (ko) | 2005-04-22 | 2007-01-30 | 스텝시스템주식회사 | 관통전극을 통해 웨이퍼 하면에 외부접속단자를 형성시킨웨이퍼 레벨 칩스케일 패키지 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357757A (ja) * | 1999-06-15 | 2000-12-26 | Toshiba Corp | 半導体装置および電子回路装置 |
| JP2001035970A (ja) * | 1999-07-16 | 2001-02-09 | Hamamatsu Photonics Kk | 半導体装置の製造方法 |
| JP2001196643A (ja) * | 2000-01-11 | 2001-07-19 | Toppan Printing Co Ltd | 光・電気素子搭載用チップキャリア及びその実装方法並びに光・電気配線基板及びその製造方法並びに実装基板 |
| JP2002252309A (ja) * | 2001-02-23 | 2002-09-06 | Denso Corp | 半導体チップのパッケージ構造及びパッケージ方法 |
-
2001
- 2001-09-12 JP JP2001276084A patent/JP4648596B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357757A (ja) * | 1999-06-15 | 2000-12-26 | Toshiba Corp | 半導体装置および電子回路装置 |
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| JP2002252309A (ja) * | 2001-02-23 | 2002-09-06 | Denso Corp | 半導体チップのパッケージ構造及びパッケージ方法 |
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|---|---|
| JP2003086730A (ja) | 2003-03-20 |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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