JP4636882B2 - 気密に密封された素子、及びこれを製造するための方法 - Google Patents

気密に密封された素子、及びこれを製造するための方法 Download PDF

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Description

本発明は、MEMS及びMEOMS“Mikroelektronische/(optische)/mechnische”(マイクロエレクトロニクス/(オプティカル)/メカニカルシステム)を含むマイクロエレクトニクス構成部材を備えた、気密に密封された素子及び、このような素子のための、付加的な気密性つまり湿気拡散シール性を生ぜしめるウェーハレベルパッケージング(Wafer Level Packaging)に関する。
最近40年において、マイクロエレクトロニクスの集積密度は、ムーアの法則“Moore's Law”(約18ヶ月毎に倍増し、それと同時に製造コストは半減している)に従っている。古典的には、マイクロエレクトロニクス製品の製造は、いわゆるフロントエンド(主にウェーハ上に薄膜を被着し、この薄膜をパターニングする)と、鋸引き後に個別のチップに個別化されるバックエンド(チップをキャリア上に組み付け、電気的に接続し、閉鎖若しくは包囲する)とに分けられる。
フリップチップ技術によれば、チップとキャリヤとの機械的及び電気的な接続は1回のステップで行われる。このような接続技術による低いインダクタンスに基づいて高度なミニチュア化(微小化)及び良好な信号伝達が可能である。
特に有利には、複数のチップ組み付けは、共通の1つのキャリア上に組み付けるシート技術(Nutzentechnik)で行われる。このような形式で、ベース面が、能動的(アクティブ)な構造及び接続のために本来必要とされるチップ面を20%以上増大させることのない素子が実現され、このために記号“hip ized ackage(CSP)”が一般に使用されている。
側方のチップ寸法が約1mmを下回っている場合には、もはや、従来のケーシング(蓋を備えた“槽”)は使用できない。このような理由により、すべての先端的な半導体製造業者は、ここ数年来、パッケージング構想の開発を行っている。パッケージング構想とは、ウェーハパターニング後にウェーハ表面上のできるだけ全面に亘って、つまり素子を個別化する前に密封(カプセル状に包囲)するプロセスを実施することである。
純粋なafer evel ackaging(ウェーハレベルパッケージング)は、各チップを個別に取り扱うことを避ける。これによって、非常に小さいチップ寸法においても純粋なCSPを実現することができる。原則として、すべてのケーシング機能性は、ウェーハ面上に実装される。この場合、機械的及び気候的な影響に対する保護、並びに表面実装及びリフローはんだ付け等の業界標準と両立し得る電気接続の提供と共に、例えば配線も行われる。この場合ケーシング外側面上にチップ接続部を露出して配置することができる。これによって、単数又は複数の絶縁層、フィードスルー接触及び配線構造が可能である。内部の接続も簡単な形式で可能である。
純粋なCSPに従って、ミニチュア化によっても、及び高価な基板(例えばLiTaO,GaAs)の場合には特に、リプリントが要求される。
機能性に基づいてケーシング中空室を必要としない半導体素子のためには、相応の多数の構想が得られる。そのうちのいくつかは、パッケージングを専門的に行う業者によって提供されるように、広く確立されている。
以上の提案されたすべての解決策の基本的な技術的問題は、素子の長期信頼性である。何故ならば、内部及び外部の接続が温度交番負荷によって疲労するからである。これは、使用された材料の熱膨張率を適合させることによって考慮される。
例えばSAW(urface coustic ave)素子において、素子構造のためのケーシング中空室に関する要求が満たされると直ちに、機能設定が困難なものになる。それと同時に、拡散阻止性に関する気密性も上記の空洞を要求する。何故ならば、そうでなければ湿った熱に対する耐性が不十分であり、その結果、能動的な構造上に凝縮が発生することによって腐食、妨害、並びにはんだ付けプロセス時に使用されたポリマーの湿気含有量に伴う問題が発生する。ポリマーをベースとした成形材料、樹脂又は接着剤によって、気密性は基本的に得られない。何故ならばこれらの材料は、ガス及び湿気のための浸透過程によって多かれ少なかれ透過可能だからである。
国際公開第2000/35085号明細書には、ウェーハ上に設けられた能動的な構造が、例えばフォトレジストより成るフレームによって包囲され、このフレーム上にカバーとしてのプリント基板が接着される。フィードスルー接触によって、チップとプリント基板上の接点との電気的な接続が形成される。チップ裏面側並びに素子の側面を覆うシール層によって、十分な気密性は得られない。何故ならばプリント基板は完全に覆われていないからであり、またシール層として提案された、繊維補強を有する一般的な積層樹脂は、その拡散シール性に関連して特に不都合だからである。その理由は、湿気がポリマーと繊維との間の境界層に沿って広がるからである。そして、前記シール層はもはやウェーハレベル上ではなく、個別化された構成部分に後から被着することしかできない、という決定的な欠点がある。
国際公開第2001/43181号明細書によれば、パッケージのための別の方法が公知である。この場合、ウェーハは2つのカバーの間に接着される。フレーム状のスペーサホルダは、必要であれば能動的なチップ構造上の中空室を規定する。ウェーハ上に最初から形成され、かつ鋸引きされた溝内に個別化ラインに沿ってパターニングされる金属構造(108)によって、電気的な接続は、チップを巡って裏面側のカバー上の接点(110)まで達している。接合材料は、前述のように拡散シール性が得られないポリマーが使用される。このような構想では、完全な金属被覆(及びひいてはカバー)は得られない。何故ならば、電気的な接続が電気的に互いに分離された複数の金属構造を必要とするからである。
従って本発明の課題は、SAWフィルター及び類似のフレーム条件を有するその他の素子のための、拡散が阻止されるような素子を製造できるような、純粋なCSPをウェーハレベルで施すための簡単かつ安価な方法を提供することである。
この課題は、本発明によれば請求項1に記載した素子によって解決された。この素子の製造並びに本発明の有利な実施態様は、その他の請求項に記載されている。
本発明による素子は、上記のすべての要求を満たすと共に、種々異なるテクノロジー例えばSAW及びFBAR(=Thin Film Bulk Acoustic Wave Resonator;薄膜バルク音波共振器)に関連して互換性がある。さらにまた、集積光学及びセンサ機能を可能にする、多様化されたマイクロシステム技術に多く使用することができる。
本発明によれば、サンドイッチ形式で接着された構造を有する気密に密封された素子が提供された。この構造は、有利な形式で圧電材料より成るチップを有しており、このチップの表面に、素子構造及び、この素子構造に接続された接続金属被覆が形成されており、この構造はさらに、前記素子構造を環状に包囲するフレーム構造と、拡散を阻止するカバーとを有しており、このカバーはフレーム構造上に載っていて、このフレーム構造に堅固に結合されていて、素子構造のための中空室を形している。さらにまた、この素子は裏面金属被覆を有しており、この裏面金属被覆はチップの裏面側に設けられていて、素子の縁部においてサンドイッチ構造の外側に向いている表面を覆っている。即ち、サンドイッチ構造のすべての層移行部はその継ぎ目縁部(素子の外側縁部)において裏面金属被覆によって覆われている。このカバーは表面上で接点を有しており、この接点がカバーを貫通するフィードスルー接触によって、チップ上の素子構造に導電接続されている。フィードスルー接触は、カバーの切欠又は孔を通ってガイドされていて、このカバーは内側面が完全に底面金属被覆によって金属被覆されていて、それによって拡散しないようにシールされている。
本発明による素子は、改善された気密なカプセル状の包囲部(密封部)を有している。何故ならば、素子の可能なすべての非シール箇所は、気密な金属被覆を備えているからである。金属被覆はチップの裏面側に全面的に被着されていて、境界面の継ぎ目縁部を越えて下方まで設けられている。カプセル状の包囲部の内部へのアクセスを可能にするフィードスルー接触も、底面金属被覆によって確実にシールされている。それと同時に、この素子は剥きだしのチップ(bare die;剥きだしのダイ)に対してほんの少しだけ大きいベース面を必要とするだけであり、従って特にさらにミニチュア化された素子を製造するために適している。素子構造のための公知の閉じた中空室のために形成された構造はさらに、感度の高い素子構造も確実、かつ無接触で密封することができる。このような感度の高い素子構造は、特に音波によって作業する素子、例えばSAW素子、FBAR共振器において、並びに集積された光学的及びオプトエレクトロニクス的な使用又はセンサ機能において公知である。
本発明の有利な実施態様によれば、フレーム構造が、素子構造を環状に包囲し、さらに内方に向けられた突出部又は絶縁された島状の部分を形成しており、該島状の部分がサンドイッチ構造内で別の中空室を包囲していて、この別の中空室内でチップの表面上に接続金属被覆が配置されている。このような形式で、フィードスルー接触を、カバーを通って、また付加的な中空室を通ってガイドすることができ、この際に素子構造を備えた中空室が開放されることがないようになっている。これによって、底面金属被覆の製造時に素子構造を金属被覆から離すことも可能であり、このために、シール又はカバーを行うためのそれ以上の努力は必要ない。
本発明の別の実施態様によれば、サンドイッチ構造内に別の配線面が設けられており、該配線面がフィードスルー接触を介して接続金属被覆とも、また底面接点とも接続されている。簡単な実施態様では、この配線面はフレーム構造上に設けられている。しかしながらミニチュア化された素子においてフレーム構造上に、配線面のためのわずかな付加的なスペースしか提供されていないので、この配線面は、複雑な配線回路を製造するために使用されないが、短絡なしの導体路交を製造するために使用される。
本発明の別の有利な実施態様によれば、フレーム構造とカバーとの間に配線面として少なくとも1つの中間層が嵌め込まれており、この中間層の表面側及び底面側に、配線面のための十分な面が提供されている。これによって、配線面内に金属構造が形成され、この金属構造によって、導体路も、また素子構造に接続されている具体的な受動素子も実現されている。具体的な受動素子としては特に、キャパシタンス、インダクタンス及びオーム抵抗が挙げられる。
中間層は、必ずしも必要ではないが有利な形式で、フレーム構造と同じ材料より形成されている。これによって、簡単かつ確実な接続が保証される。フレーム構造及び場合によっては中間層のための有利な材料として、ベンゾシクロブテン(Benzocyclobuten)、ポリイミド(Polyimid)及びベンゾオキサゾール(Benzoxazol)が使用される。これらの材料は、金属被覆性及びパターニング性に関するセラミック層及び金属層に対する付着性に関連して、並びに温度安定性に関連して、特に有利であると証明された。ポリマーは、直接的な露光によってパターニングされる感光性の変化実施例においてもアクセス可能若しくは製造可能である。また、ポリウレタン(PU)、エポキシ樹脂、アクリル酸エステル(Acrylate)も、中間層及びフレーム構造に適している。
拡散を阻止するカバーに関する重要な要求は、拡散を阻止する構造である。さらにまたこの材料が十分な剛性及び機械的な協働を有していれば有利である。従って有利には、カバーのための材料として、セラミック、金属、特にガラスが適している。
少なくとも1つの付加的な配線面が有利な形式で、フレーム構造及び/又は付加的な(有機的な)中間層上に被着されているので、カバーは有利な形式で一体的若しくは1つの層で構成されている。原則として、付加的な層若しくはその接続部が十分に拡散を阻止するように構成されている限りは、多層のカバーを使用することも可能である。カバーの表面上に配線面を配置することも可能であり、これは勿論、素子内において、中間層上に配置された配線面と殆ど異なるものではない。
有利な実施態様では、過電圧時に所定のブレークダウン特性を得るために、素子構造を包囲する中空室が、降伏電圧を上昇又は低下させることができるガス例えば保護ガスで満たされている。
製造及びシール性を得るために、すべてのフィードスルー接触が、構造部の内部に向かって見て次第に先細りしている円錐形横断面を有していれば有利である。構造部の外側縁部が斜めに構成されていれば有利であるので、チップの裏面側からフレーム構造を越えてキャリアに向かって次第に大きくなる横断面が得られる。フィードスルー接触を円錐形に構成し、側縁部を傾斜して構成したことによって、気密な金属被覆の製造が軽減され、ひいては素子内部の気密なシールも改善された。フィードスルー接触が外部からカバー及び別の層を通ってガイドされるようになっているので、フィードスルー接触のための開口部は有利な形式で同心的に配置され、すべての層内で円錐形に形成されている。
この場合、素子は単数又は複数の個別の機能ユニットを有しており(SAW素子において、例えば“2−in−1”又は“n−in−1”フィルター)、多層技術又は混合技術で構成することができる。このような、1つの共通のチップ上に構成することができる素子は、簡単な形式で組み込むことができる。このような素子は、例えばマイクロメカニカル素子、光学素子、マイクロエレクトロニクス素子、又は能動的な電子素子が1つの素子若しくは本発明による素子に組み込まれているハイブリッド構造を有していてもよい。
以下に本発明、特に本発明による素子(構成部材)の製造法を、実施例及び所属の図面を用いて説明する。図面は概略図であって、原寸通りではなく、また大きさの割合も正しくはない。
図1は、参考例による素子の概略的な横断面図、
図2は、チップの表面側の概略的な平面図、
図3は、本発明の1実施例による、中間層を備えた素子の横断面図、
図4は、チップの表面側の別の概略的な平面図、
図5は、被着されたフレーム構造を備えたウェーハの平面図、
図6は、ウェーハとフレーム構造とカバーとから成るサンドイッチ構造、
図7は、チップに楔状の切り込みを形成した後の構造、
図8は、裏側及び底面側の金属被覆を製作した後の構造、
図9は、多くの形式の可能なフィードスルー接触を示す概略的な横断面図である。
図1には、参考例による素子(構成部材)の概略的な横断面図が示されている。この素子は、サンドイッチ構造を有しており、この場合、表面側に素子構造BSを備えたチップCHとカバーADとが互いに接着されている。素子構造BSは、カバーADとチップCHとの間の中空室内に配置されている。素子の側縁はチップ側が斜めにカットされていて、裏面金属被覆RMを備えている。この裏面金属被覆RMは、チップの裏面側全体を覆っていて、同様にカバーADの側縁の同様に斜めにカットされた領域に亘って延在しているので、チップとフレーム構造とチップ側縁におけるカバーとの境界面を形成する全継ぎ目縁部SKは、裏面金属被覆RMによってカバーされている。このカバーを通って、少なくとも1つのフィードスルー接触がガイドされている。このフィードスルー接触は内側面で底面金属被覆UMを備えている。この底面金属被覆UMは、チップ上で接続金属被覆AMをカバーADの底面接点UKに接続する。接続金属被覆AMは、素子構造BSに導電接触されている。これによって、素子の表面全体は、拡散を阻止する(diffusionsdicht)材料より成るカバーADより形成されているか、又は同様に拡散を阻止する著しく密な金属被覆によってカバーされている。これによって、素子構造が配置されている中空室は、外部に対して気密にシールされて閉鎖されている。
チップは、例えばSi,SiGe等の半導体材料又は、例えばGaAs、InP,InSbその他のIII/V接続半導体より成っている。
例えば石英(SiO)、ニオブ酸リチウム(LiNbO)、タンタル酸リチウム(LiTaO)、テトラホウ酸リチウム(Li)、ランガサイト(LaGaSiO14)、ベルリナイト(AlPO)、オルトリン酸ガリウム(GaPO)、酸化亜鉛(ZnO)、ガリウムヒ素(GaAs)その他の圧電材料、若しくは基板ディスク上に設けられたこれらの層も、チップのためのベース材料として適している。
素子構造BSは、導電体、マイクロメカニカル又はマイクロ光学的な構造或いはセンサとして構成されていてよい。
図2には、チップCHの表面側に配置されたフレーム構造RSの概略的な平面図が示されている。このフレーム構造RSは、チップ表面の外側領域内で環状に閉鎖されている。図示の構成では、フレーム構造は、同様に環状に閉鎖された突出部ALを有しており、この突出部ALは、フレーム構造内部でさらに小さい領域を包囲している。このさらに小さい領域は、図1に示したフィードスルー接触が設けられている領域でもあり、従ってこの領域において底面金属被覆UMは接続金属被覆AMと接触せしめられ、この接続金属被覆AMは素子構造BSに導電接続されている。
図3には本発明の1実施例による素子の構成が示されている。この場合、図1に示したフレーム構造に対して付加的に、フレーム構造とカバーADとの間に中間層が配置されている。この実施例においては、中間層ZSとチップCHとの間に素子構造のための中空室が設けられている。中間層ZSとカバーADとの間に別の配線面VEが設けられており、この配線面内に電気的な接続部又は具体的な受動素子が配置されている。配線面VEはフィードスルー接触DKを介して、チップCHの表面上の接続金属被覆AMに接続されている。別のフィードスルー接触DKの底面金属被覆UMを介して、配線面VEは、カバーADの底面の底面接点UKに接続されている。
このような構成によれば、素子構造BSのために設けられた面に対して平行に、この面とは異なる、配線若しくは回路のための面が使用される、という利点を有している。これによって、素子のために必要なベース面をさらに減少させることができる。カバーADの底面から配線面VEへのフィードスルーDK2はより簡単であって、調整に関連して、例えば図1に示したチップ表面にまで達するフィードスルー接触よりも、問題なく実施することができる。
経済的に製造するために、本発明による素子はウェーハ面上に載せられる。図5には、ウェーハWの、素子構造(図示せず)を前もって備えた表面(この表面上にフレーム構造RSが被着される)が部分的に示されている。フレーム構造RSは、各素子のために設けられた素子構造がフレーム構造の部分構造によって環状に包囲されるように構成されている。後で行われる個別の素子への分割は、分離ラインTLに沿って行われる。見やすくするために図面では、この分離ラインTLのうちの2つしか示されていない。分離ラインTLは、フレーム構造に沿って延在している。つまり個別の素子に分割する際に環状に閉じたフレーム構造が各個別素子上に残るように、延在している。フレーム構造は有利な形式で、ウェーハの表面側に被着されるが、選択的にカバーの上側面に被着してもよい。フレーム構造はまず全面的に被着され、次いでパターニング(パターン形成、構造化)される。全面的な層被着のために、相応の薄膜が表面に施される。全面的に層を遠心分離によって施すか又はプリントしてもよい。また、例えばパターニングされた薄膜を表面に施すか又はプリントすることによって、フレーム構造をパターニングして施してもよい。まずフレーム構造RSのための粗くパターニングされた層を被着し、次いで微細にパターニングすることもできる。
パターニングのために、フレーム構造RSのための材料を感光式に構成し、マスクを介して又はスキャンして露光し、次いで現像するようにしてもよい。また、抗乾燥型薄膜を表面に施し、露光し、次いで現像してもよい。感光パターニング不能な層を、レジストマスクによって、次いで湿式化学式又はプラズマエッチングによってパターニングしてもよい。全面的に被着された、又はフレーム構造のために前もって粗くパターニングされた層をレーザーアブレーション(レーザー浸食)によって微細にパターニングするという別の可能性もある。図5には、図2に示されているような個別素子において、接続金属被覆AMに対する接点が設けられているウェーハの表面の領域を環状に包囲するフレーム構造の突出部又は島状の部分は示されていない。
図4には、フレーム構造RSと一緒に形成されている、このような島状の付加的なフレーム構造RSiが示されている。図面には、素子構造BSが、素子構造を設けることができる面によって概略的に示されている。島状のフレーム構造RS内に、チップ若しくはウェーハの表面上に接続金属被覆するための接点がフィードスルーによって得られる。
フレーム構造がウェーハW上に又はカバーAD上にパターニングによって形成されてから、例えばカバーADが、前もってチップ前側に被着されたフレーム構造に接着されるか、又はチップ若しくはウェーハに、カバーに被着されたフレーム構造RSが接着されることによって、サンドイッチ状の構造が接着によって形成される。フレーム構造の高さは、素子構造の高さよりも著しく高くなるように調節されている。このような形式で、素子構造BSがカバーADに対して間隔を保って、フレーム構造によって包囲された中空室内に配置されることが保証される。
図6には、2つの個別素子を有する概略的な横断面図を用いて、接着後の状態が部分的に示されている。
図3を用いて既に説明したように、付加的な配線面VEを受容するための中間層ZSを形成したい場合には、これは例えばヨーロッパ特許第0759231号明細書に記載されているように、原理的にPROTECと称呼されている方法で実施することができる。その内容については上記ヨーロッパ特許第0759231号明細書が参照される。
ドイツ連邦共和国特許公開第10006446号明細書には、本発明に従って用いられる別の解決策が提案されている。この別の解決策は、非常に薄い補助薄膜を施して中空室を覆い、処理可能な液状の反応樹脂(Reaktionsharz)を塗布し、樹脂層及び補助層をパターニングし、この際、例えば接触孔を介して露出された補助薄膜は、溶剤又はプラズマによって除去される。
本発明によればさらに、補助薄膜に感光パターニング可能なポリマーを塗布することが提案されている。このために補助薄膜は装置内に緊締される。適当な薄膜は、機械的かつ光学的に良好な品質で、1μm以下までの厚さに維持される(例えばコンデンサ薄膜)。次に位置する粘性の層は、熱プロセスによって広い範囲内でゲル状と固体/粘着性との間で調節される。この状態で、この層は補助薄膜と共にフレーム構造上に積層され、透明な補助薄膜を通って感光パターニングされる。次いで補助薄膜は簡単な形式で、例えば次いで行われる露光プロセスで完全に除去される。パターニングされ、かつ硬化されたポリマーが残る。このポリマーは中間層を形成し、それによって、配線面を製作するための付加的な面を提供することができる。
選択的に、中間層は、ポリマーフィルム又は薄いガラス層の薄膜を第1の層に接着し、次いで感光パターニングを行うことによって実現される。
カバー被覆上に直接的に、例えばはんだパッド(Loetpad)又はバンプ(Bump)の形状の接触面を被着することができる。
付加的な配線面VEは、フレーム構造RSの、カバー側に向いた面上に被着してもよい。このために、まずフレーム構造をウェーハW上に形成して、パターニングする。次いで素子構造BSを、保護カバー例えば保護塗膜によって被覆する。次いで配線面のための金属被覆を、例えば全面的な金属被覆によって生ぜしめ、次いでこれをパターニングする。次の段階で、保護塗膜が除去される。この場合、カバーの下側からフレーム構造上の配線面までのフィードスルー接触は、もはやウェーハの表面までガイドする必要はない。これによって面が節約され、フィードスルー接触を正確に調節することができる。
このようにして準備された中間層上に、又は図6に示したようにフレーム構造上に、カバーを接着することができる。この場合も、この表面はやはり付着性を改善するために前もって全面的に又は局所的に粗く形成されている。
接着のために、接着剤塗布は全面的に又は選択的に(フレーム構造の形で)カバー上に及び/又は中間層上に、又はフレーム構造を備えたカバーの場合はウェーハ上に行われる。有利な形式で接着剤はフレーム構造と同じ材料又は類似の材料である。まだ十分に接着力のあるフレーム構造を接着のために使用するか、又はそのためにこのフレーム構造を加熱するか、溶解するか又はその他の方法で接着するように調節することも可能である。
接着剤は、硬化した状態で0.2〜20μmの層高さに達する層厚で塗布される。塗布は片方の接合面に又は両方の接合面に行われる。このためにカバーが選択されると、接着塗布はこのウェーハのフレーム構造に応じて、又は簡単な形式で全面的に行われる。
接着剤の硬化は、有利な形式で高すぎない温度で行われる。何故ならば、そうでなければ前述のようにウェーハとカバーとの熱膨張率の殆ど避けられない適合誤差によって、ずれ(加熱時)及び緊張(冷却時)が発生するからである。従って、例えば25℃の室温において、硬化温度が50℃を越えてはならない。
従って特に、開放された前活性化(特に透明でないカバーの場合)若しくはカバーを通しての照射(カバーが使用された波長を十分に透過させる場合)による放射線硬化される接着剤が適している。この場合、複数の成分を混合することによって活性化される、常温硬化される接着剤も使用することができる。
前記適合誤差が十分に小さくされると、勿論、加熱硬化される接着剤を使用することもできる。この場合は、カバーのためにウェーハの材料を使用すれば有利である。
重要な場合、つまり特殊な特徴(例えばSAWフィルターの平均周波数)の温度係数が結晶学的なウェーハ特性に基づいて不都合に大きい場合、適合誤差は合った方がよい。従って本発明によれば、素子の膨張率を減少させるために、適した熱膨張特性を有するカバーとの摩擦接続(摩擦による束縛)式の結合が用いられる。
図7:次の段階で、ウェーハの裏面側に、分離ラインTLに沿った楔状の切り込みESが形成される。切り込みESは、カバーAD内まで達する程度の深さでガイドされる。切り込みは、素子構造BSのために得られた中空室を開放することなしに、フレーム構造の各構造を中央で分割している。
切り込みESは、鋸引き、研削、サンドブラスト、乾燥エッチング、超音波浸食又はレーザーによって形成される。切り込みは、深さ/幅の比が≦3である垂直な壁部として、又は150゜(有利には30゜〜90゜)までの開放角度を有するV字形に傾斜された壁部として、又はU字形の切り込みとして形成されてもよい。次いで行われる金属被覆のための良好な前提を得るために、V字形の鋸プロフィールは、切り込みの幅に対する負荷の比が約1〜2の値を越えていれば有利である。
例えば裏面側の金属被覆をアースに接続して、素子の電磁的な遮蔽を得るために、裏面金属被覆を配線面VEの導体に電気接続したい場合には、前記切り込みは、前記導体を備えた少なくとも1つの切り込みエッジを有している。
切り込み製作前又は後に、ウェーハを裏面側から薄くすることも可能である。この場合、ウェーハは、約50μまでの層厚さまで研削又はその他で材料が除去される。この場合、フレーム構造とカバーとを堅固に結合することによって、層厚が薄いにも拘わらず十分に機械的な形状安定性が保証されるので、素子は損傷を受けることもないしまたその機能が不都合な影響を受けることもない。
次の段階で、例えば10μm〜20μmの全厚さを有する裏面金属被覆が、切り込みEを備えた、ウェーハWの裏面側に塗布される。このために有利な形式で、PVD法又はCVD法が、場合によっては電気メッキと組み合わせて使用される。金属被覆は、全厚さが1μm〜30μmであるTi,W,V,Cr,Cu,Al,Ag,Sn,Pt,Pd,Au及び/又はNi又は任意の層あるいは合金を有する層構造を有している。有利な実施例では、厚さ≦2μm(Ti,W,V,Ni及び/又はCr)のスパッタリングされた付着層に、例えば5μm〜30μmCuを有する電気化学的な厚味部が接続される。次いで表面に、0.05〜0.5μmのAg,Pd,Ni及び/又はAuが塗布される。
先行する段階又は後続の段階で、カバーADを通ってフィードスルー接触DKが形成される。
すべてのフィードスルー接触のために、有利な形式で円錐形の横断面を有するフィードスルー接触が形成され、この場合、円錐形の開口のより大きい横断面が外方に向いているので、堅密で真っ直ぐな金属被覆の製作が軽減される。これらの孔は、すべての方法の実施例において、接着の前でもまた後でも穿孔することができる。穿孔が接着の後で行われる場合、有利な形式で、著しく異なる材料除去率を用い、反復可能なストップで作業するか、又は次に位置する層内への侵入を確実に検出し、次いで作業を中止することによって、貫通孔形成が行われると直ちに、前記過程の終了又は遅延化が得られる。
例えば次の方法を用いることができる。
・エキシマーレーザーを用いて、レーザーパルスのエネルギー及び回数によって処理深さを非常に正確に制御することができる。種々異なる材料は異なる材料除去限界強さ(Abtrags-Schwellintensitaet)を有しているので、適当な材料を選択することによって、境界面に達した時に処理を自動的に中止することもできる。
・フォトレジストマスクによる、又は感光パターニング可能な、カバーとしてのガラス例えばFoturan(R)(フォートラン)による湿式(ウエット)エッチングにおいて、主にガラスだけに作用する選択的なエッチング剤を選択すれば有利である。
・フォトレジストマスクによる乾式(ドライ)エッチングにおいては、プロセス時間を介して制御が可能である。しかも選択的なプラズマエッチング法が選択される。
・穿孔/研削においては、深さを測定することによって又は深さをストップさせることによって処理される。境界層に達した時に変化する固体伝送音を用いて検出してもよい。
・レジストマスクによるサンドブラストにおいては、ガラス等の脆い材料が、弾性的なポリマーよりも著しく早く除去される。従ってこの方法においては、ポリマー(フレーム構造又は中間層)との境界面においてプロセスはほぼ停止せしめられる。
・ソノトローデ(Sonotrode)及び抗摩耗性の懸濁液による超音波浸食においては、サンドブラストと同じ効果が得られる。
次いで内側面におけるフィードスルー接触のための孔が金属被覆される。このためにカバーの下側が、例えば底面金属被覆RMの形成と同様の方法で全面的に金属被覆される。次いで底面金属被覆がパターニングされ、それによって各フィードスルー接触のために底面接点UKが形成され、この底面接点UKを介して素子を後から接続することができる。分かりやすくするために、各個別素子のために1つのフィードスルー接点だけが示されている。
底面金属被覆をパターニングする前又は後に、フィードスルー接触がバンプ(Bump)によって満たされる。特に効率的なバンプ法のために、はんだマスク(例えばドライレジスト膜)が設けられてパターニングされる。接点孔上でマスクに形成された複数の孔は、後で実施されるアンダーバンプ金属被覆(UBM)の面を規定する。これらの孔は、スクリン印刷/ステンシル印刷によって又は電気メッキ式にはんだペーストで満たされるか、又はこれらの孔内に前もって形成されたはんだ球(球状のはんだ)が入れられる。溶解後にはんだマスクが取り除かれ、露出された銅がエッチングによって除去される。この場合、はんだバンプがUBMのためのエッチングレジストとして用いられる。
本発明の実施例では、内実球又は中空球(直径30〜300μm)がフィードスルー接触のための金属被覆された孔内に部分的に押し込まれる。内実球又は中空球のための可能な材料は、ガラス、セラミック又はポリマーである。ポリマーはそのフレキシブル性に基づいて有利である。絶縁性材料においては球表面が金属被覆される。機械的及び電気的な接続を改善するために、次いではんだ付け可能、かつ電気メッキ可能な金属被覆が行われる。この金属被覆は、フィードスルー接触の孔の露出した金属被覆縁部と、球の露出した半円球状部とを気密に接続する。
既に多くの提案がなされているその他のバンプ法のために、特に銅を有する底面金属被覆の直接的なフォト(感光)技術的なパターニングが行われる。例えばはんだ球が孔内に入れられ、溶融される。
図9には、サンドイッチ構造の横断面図を用いて種々異なるフィードスルー接触の可能性が示されている。図面で左側に示されたフィードスルー接触DK1は、底面接点UK1をウェーハWの表面に接続する。フレーム構造RSとカバーADとの間に中間層ZSが配置されており、従って、素子構造(図示されていない)が中間層と接触することなしに無接触で配置されていることによって、ウェーハWと中間層ZSとの間に中空室が形成されている。中間層の表面上(カバーと中間層との間)に別の配線面VEが配置されており、この別の配線面VEはフィードスルー接触DK2を介してウェーハの表面若しくはこの表面に存在する接続金属被覆に接続されている。別のフィードスルー接触DK3は底面接点UK3を配線面VEに接続する。図面に示されているように、付加的な配線面によって素子に付加的な面が張設(形成)されている。さらに、特にフィードスルー接触DK2は精確に位置決めされていて、素子構造若しくはその接続金属被覆に対して相対的に調整することができる。フィードスルー接触DK3の位置決めは、より大きい公差で行うことができ、この場合、フィードスルー接触DK3はより大きい開口を備えることができ、しかもこの場合、素子のために、より大きい面を必要とすることはない。
付加的な配線面を製作するための別の可能性は、この付加的な配線面を、特に中空室内の素子構造に向き合って、カバーの表面上に配置する、という点にある。この場合、ウェーハの表面上の接続金属被覆とカバーの表面上の配線面との間の接触を形成するために、さらにフィードスルー接触が実施される。フィードスルー接触を形成するために、素子構造に保護塗膜を設けることによって前記方法を用いることができる。
本発明は、図示のわずかな実施例だけによって説明されているので、以上の図面に示された実施例だけによる構成に限定されるものではない。特に素子の立体的な構成、中間層及びフィードスルー接触の数、並びにフィードスルー接触の位置を変えることが可能である。裏面側の金属被覆は部分的に、ウェーハ/チップの裏面側から離しておくことができる。素子構造のための中空室は必ずしも必要ではない。感度の低い素子構造においては、カバー又は中間層を、チップ/ウェーハの表面側に直接設けてもよい。これは特に純粋にマイクロメカニカル素子にも当てはまる。
参考例による素子の概略的な横断面図である。 チップの表面側の概略的な平面図である。 本発明の1実施例による、中間層を備えた素子の横断面図である。 チップの表面側の別の概略的な平面図である。 被着されたフレーム構造を備えたウェーハの平面図である。 ウェーハとフレーム構造とカバーとから成るサンドイッチ構造を示す概略的な横断面図である。 チップに楔状の切り込みを形成した後の構造を示す概略的な横断面図である。 裏側及び底面側の金属被覆を製作した後の構造を示す概略的な横断面図である。 多くの形式の可能なフィードスルー接触を示す概略的な横断面図である。

Claims (22)

  1. 気密に密封された素子において、
    接着されたサンドイッチ構造が設けられていて、該サンドイッチ構造の外側縁部が整列されており、
    該サンドイッチ構造が、チップ(Ch)を有していて、このチップの表面側に素子構造(BS)及び、この素子構造(BS)に接続された接続金属被覆(AM)が形成されており、該サンドイッチ構造がさらに、前記素子構造(BS)を包囲するフレーム構造(RS)と、拡散を阻止するカバー(AD)とを有しており、
    裏面金属被覆(RM)が設けられていて、該裏面金属被覆(RM)がチップの裏面側を越えてサンドイッチ構造のすべての継ぎ目縁部(SK)にまで達しており、
    チップとは反対側の、カバー(AD)の底面上に底面接点(UK)が設けられており、
    カバーを貫通するフィードスルー接触(DK)が設けられていて、該フィードスルー接触が、チップ上の素子構造(BS)を底面接点に導電接続しており、
    フィードスルー接触の内側面が底面金属被覆(UM)によって金属被覆されていて、それによって拡散しないようにシールされており、
    前記サンドイッチ構造内に別の配線面(VE)が設けられており、該配線面(VE)がフィードスルー接触(DK)を介して接続金属被覆(AM)とも、また底面接点(UK)とも接続されている、
    ことを特徴とする、気密に密封された素子。
  2. フレーム構造(RS)内で、サンドイッチ構造内のカバーとチップ(Ch)との間に、閉じた中空室が形成されている、請求項1記載の素子。
  3. フレーム構造(RS)が、内方に向けられた突出部(AL)又は絶縁された島状の部分(RSi)を形成しており、該島状の部分(RSi)がサンドイッチ構造内で別の中空室を包囲していて、この別の中空室内でチップ(CH)の表面上に接続金属被覆(AM)が配置されている、請求項1又は2記載の素子。
  4. カバー(AD)とフレーム構造(RS)との間に少なくとも1つの別の中間層と、少なくとも1つの配線面(VE)とが設けられている、請求項1からまでのいずれか1項記載の素子。
  5. 配線面(VE)内に金属構造が設けられており、該金属構造が、キャパシタンス、インダクタンス及びオーム抵抗から選択された具体的な受動素子、及び導体路を形成している、請求項又は記載の素子。
  6. カバー(AD)の材料が、セラミック、金属及びガラスから選択されていて、フレーム構造の材料が、ベンゾシクロブテン、ポリイミド及びベンゾオキサゾールから選択されている、請求項1からまでのいずれか1項記載の素子。
  7. チップ(Ch)上の素子構造(BS)によって、マイクロエレクトロニクス素子、表面波素子、FBAR共振器、マイクロ光学素子、マイクロメカニカル素子、又は以上の型式から成るハイブリッド素子が形成されている、請求項1からまでのいずれか1項記載の素子。
  8. 素子構造(BS)を包囲する中空室が、空気よりも高い火花強度又は低い火花強度を有する保護ガスで満たされている、請求項1からまでのいずれか1項記載の素子。
  9. すべてのフィードスルー接触(DK)が円錐形に構成されている、請求項1からまでのいずれか1項記載の素子。
  10. 前記素子の外側縁部が斜めに構成されていて、前記素子が、前記チップ(Ch)の裏面側から前記フレーム構造(RS)を越えてキャリアに向かって次第に大きくなる横断面を有している、請求項1から9までのいずれか1項記載の素子。
  11. 前記素子の側縁は前記チップ(Ch)側が斜めにカットされていて、前記裏面金属被覆(RM)を備えており、該裏面金属被覆(RM)は、前記チップ(Ch)の裏面側全体を覆っていて、前記カバー(AD)の側縁の同様に斜めにカットされた領域に亘って延在しており、前記チップ(Ch)と前記フレーム構造(RS)とチップ側縁における前記カバー(AD)との境界面を形成する前記継ぎ目縁部(SK)全体が、前記裏面金属被覆(RM)によってカバーされている、請求項1から10までのいずれか1項記載の素子。
  12. 請求項1から11までのいずれか1項記載の、気密に密封された素子を製造するための方法において、次の方法ステップを有している、即ち、
    ウェーハ(W)の表面側に、複数の個別素子のための素子構造(BS)を形成し、
    ウェーハ上に、個別素子に配属された各素子構造(BS)を環状に包囲するフレーム構造(RS)を被着し、
    前記フレーム構造に拡散を阻止するカバー(AD)を接着し、それによって個別の素子に配属された素子構造をそれぞれ気密な中空室内に配置し、
    カバー内にフィードスルー接触(DK)を設け、該フィードスルー接触(DK)によって、ウェーハ上の素子構造を、ウェーハとは反対側の、カバーの底面側における接点(UK)と導電接続し、
    フィードスルー接触を、カバーの下側から、拡散を阻止する底面金属被覆(UM)によってシールし、
    ウェーハの裏面側から切り込み(ES)によって、各フレーム構造の外側縁部領域を切断してカバー内まで達する溝パターンを形成し、
    切り込み(ES)内に露出する表面を含む、ウェーハのすべての裏面側に、裏面金属被覆を施し、
    切り込みに沿って各素子を個別に分離する、
    ステップを有していることを特徴とする、気密に密封された素子を製造するための方法。
  13. フレーム構造(RS)と一緒に、又はフレーム構造(RS)に対して付加的に、中間層(ZS)を形成し、
    中間層上に別の配線面(VE)を形成して、フィードスルー接触(DK)を介して、ウェーハ(W)上の接続金属被覆(AM)に接続する、
    請求項12記載の方法。
  14. 中間層(ZS)として、素子構造(BS)を中空室内に閉じこめるカバー薄膜をフレーム構造(RS)上に接着する、請求項12又は13記載の方法。
  15. カバー薄膜をまず補助薄膜上に施し、この補助薄膜と共にフレーム構造(RS)上に積層し、パターニングし、次いで補助薄膜を取り除く、請求項12から14までのいずれか1項記載の方法。
  16. カバー薄膜を粘着性の反応樹脂として補助薄膜上に施し、積層後に硬化させる、請求項15記載の方法。
  17. フレーム構造(RS)、並びに、設けられている場合には中間層(ZS)及びカバー薄膜の少なくともいずれか1つを施した後に、パターニングする、請求項12から16までのいずれか1項記載の方法。
  18. フレーム構造(RS)及び中間層(ZS)及びカバー薄膜の少なくともいずれか1つのパターニングを、フォトパターニング、レジストマスクを用いてパターニングされたエッチング又はレーザー浸食から選択して行う、請求項17記載の方法。
  19. 底面金属被覆(UM)及び裏面金属被覆(RM)及び配線面(VE)の少なくともいずれか1つを製作するために、まずベース金属被覆をスパッタリングし、次いで湿式化学式に又は電気メッキ式に補強する、請求項12から18までのいずれか1項記載の方法。
  20. 裏面金属被覆(RM)及び底面金属被覆(UM)及び配線面(VE)の少なくともいずれか1つを全面的に施し、次いでパターニングする、請求項19記載の方法。
  21. 配線面(VE)のための全面的な金属被覆を施す前に、露出した素子構造(BS)を保護塗膜によってカバーし、次いで該保護塗膜を、この保護塗膜上に施された金属被覆と共に除去する、請求項20記載の方法。
  22. ウェーハ(W)の表面側及びカバー(AD)の上面側の少なくともいずれか1つにおいて、少なくともフレーム構造(RS)の領域内で表面を粗くする、請求項12から21までのいずれか1項記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548279B2 (en) 2013-09-25 2017-01-17 Kabushiki Kaisha Toshiba Connection member, semiconductor device, and stacked structure

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386849B1 (ko) * 2001-07-10 2003-06-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시장치의 정전방전 방지회로
KR100807484B1 (ko) * 2004-10-07 2008-02-25 삼성전기주식회사 소수성 물질층을 구비한 mems 패키지
KR100855819B1 (ko) * 2004-10-08 2008-09-01 삼성전기주식회사 금속 밀봉부재가 형성된 mems 패키지
US7422962B2 (en) * 2004-10-27 2008-09-09 Hewlett-Packard Development Company, L.P. Method of singulating electronic devices
DE102005006833B4 (de) * 2005-02-15 2017-02-23 Epcos Ag Verfahren zur Herstellung eines BAW-Bauelements und BAW-Bauelement
DE102005026243B4 (de) 2005-06-07 2018-04-05 Snaptrack, Inc. Elektrisches Bauelement und Herstellungsverfahren
US7316965B2 (en) * 2005-06-21 2008-01-08 Freescale Semiconductor, Inc. Substrate contact for a capped MEMS and method of making the substrate contact at the wafer level
KR100653089B1 (ko) * 2005-10-31 2006-12-04 삼성전자주식회사 탄성 표면파 디바이스 웨이퍼 레벨 패키지 및 그 패키징방법
EP1976118A4 (en) * 2006-01-18 2011-12-14 Murata Manufacturing Co ACOUSTIC SURFACE WAVE DEVICE AND LIMIT ACOUSTIC WAVE DEVICE
US20070251719A1 (en) * 2006-04-27 2007-11-01 Rick Sturdivant Selective, hermetically sealed microwave package apparatus and methods
DE102006025162B3 (de) * 2006-05-30 2008-01-31 Epcos Ag Flip-Chip-Bauelement und Verfahren zur Herstellung
DE102006037587A1 (de) * 2006-08-11 2008-02-14 Advanced Chip Engineering Technology Inc. Halbleitervorrichtungs-Schutzstruktur und Verfahren zum Herstellen derselben
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7671515B2 (en) * 2006-11-07 2010-03-02 Robert Bosch, Gmbh Microelectromechanical devices and fabrication methods
US20080112037A1 (en) * 2006-11-10 2008-05-15 Spatial Photonics, Inc. Hermetic sealing of micro devices
DE102006056598B4 (de) 2006-11-30 2013-10-02 Globalfoundries Inc. Verfahren zur Herstellung eines Transistorbauelements für eine integrierte Schaltung
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
DE102007001518B4 (de) * 2007-01-10 2016-12-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung und Verfahren zum Häusen eines mikromechanischen oder mikrooptoelektronischen Systems
DE102007030284B4 (de) 2007-06-29 2009-12-31 Schott Ag Verfahren zum Verpacken von Halbleiter-Bauelementen und verfahrensgemäß hergestelltes Zwischenprodukt
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
TWI345830B (en) * 2007-08-08 2011-07-21 Xintec Inc Image sensor package and fabrication method thereof
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
WO2009038686A2 (en) * 2007-09-14 2009-03-26 Tessera Technologies Hungary Kft. Hermetic wafer level cavity package
US7863699B2 (en) * 2008-05-21 2011-01-04 Triquint Semiconductor, Inc. Bonded wafer package module
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
DE102008058003B4 (de) * 2008-11-19 2012-04-05 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls und Halbleitermodul
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
DE102011018296B4 (de) * 2010-08-25 2020-07-30 Snaptrack, Inc. Bauelement und Verfahren zum Herstellen eines Bauelements
KR20120071819A (ko) * 2010-12-23 2012-07-03 한국전자통신연구원 미세가공 소자의 진공 웨이퍼 레벨 패키지 방법
WO2012120968A1 (ja) 2011-03-09 2012-09-13 株式会社村田製作所 電子部品
WO2012132147A1 (ja) 2011-03-28 2012-10-04 株式会社村田製作所 電子部品及びその製造方法
CN106888001B (zh) * 2017-03-08 2020-07-17 宜确半导体(苏州)有限公司 声波设备及其晶圆级封装方法
CN106888002B (zh) * 2017-03-08 2020-03-20 宜确半导体(苏州)有限公司 声波设备及其晶圆级封装方法
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615913A (en) * 1968-11-08 1971-10-26 Westinghouse Electric Corp Polyimide and polyamide-polyimide as a semiconductor surface passivator and protectant coating
US4040874A (en) * 1975-08-04 1977-08-09 General Electric Company Semiconductor element having a polymeric protective coating and glass coating overlay
US5334874A (en) 1991-09-13 1994-08-02 Metzler Richard A Electronic device package
US5300812A (en) * 1992-12-09 1994-04-05 General Electric Company Plasticized polyetherimide adhesive composition and usage
DE59504639D1 (de) 1994-05-02 1999-02-04 Siemens Matsushita Components Verkapselung für elektronische bauelemente
JP3265889B2 (ja) * 1995-02-03 2002-03-18 松下電器産業株式会社 表面弾性波装置及びその製造方法
US5750926A (en) * 1995-08-16 1998-05-12 Alfred E. Mann Foundation For Scientific Research Hermetically sealed electrical feedthrough for use with implantable electronic devices
US5987732A (en) * 1998-08-20 1999-11-23 Trw Inc. Method of making compact integrated microwave assembly system
FR2786959B1 (fr) * 1998-12-08 2001-05-11 Thomson Csf Composant a ondes de surface encapsule et procede de fabrication collective
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
DE10006446A1 (de) 2000-02-14 2001-08-23 Epcos Ag Verkapselung für ein elektrisches Bauelement und Verfahren zur Herstellung
DK1402572T3 (en) * 2001-06-16 2014-03-17 Oticon As A method of manufacturing a miniature amplifier and signal processing unit
DE10136743B4 (de) * 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548279B2 (en) 2013-09-25 2017-01-17 Kabushiki Kaisha Toshiba Connection member, semiconductor device, and stacked structure

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