JP4635395B2 - 半導体回路検査治具の製造方法 - Google Patents

半導体回路検査治具の製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体回路検査装置や半導体パッケージの一括電気的検査を行うための半導体回路検査治具の製造方法に関する。
【0002】
【従来の技術】
従来の半導体回路の検査は、検査用ソケットと半導体回路素子の検査治具を用いて検査を行っていた。検査方法は、配線回路基板上に電極を配置した検査治具の検査用の電極を被検査対である半導体回路装置に押し当てることによって導通検査を行っていた。
【0003】
【発明が解決しようとする課題】
従来の検査治具は検査電極の形成にレーザーを使用しており、運用コストが高く、加工に時間がかかるため、大量生産に向かないという問題があった。
また、検査電極の形成はレーザー加工にて形成した開口部を型として電解めっきで行うため、めっき液の入り口となる検査電極の先端径をあまり小さくできず、また先端径のばらつきも±3μm程度という制約があった。
【0004】
本発明は上記問題点に鑑み考案されたもので、形状及び先端径が精度良く形成された検査電極を備えた半導体回路検査治具製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明に於いて上記課題を解決するために、まず請求項1においては、絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法、としたものである。
(a)絶縁基材の導体層上に第1レジスト層を形成し、第1開口部を形成する工程。
(b)前記第1レジスト層上に第2レジスト層を形成し、前記第1開口部上に前記第1開口部よりも小さな径の第2開口部を形成する工程。
(c)前記第2レジスト層上に第3レジスト層を形成し、前記第1開口部及び第2開口部上に前記第2開口部よりも小さな径の第3開口部を形成する工程。
(d)上記レジスト層及び開口部形成工程を必要回数繰り返す工程。
(e)上記複数の開口部に電解めっきにて導体電極を形成する工程。
(f)最上層のレジスト層表面より突出した導体電極の先端部分を研磨し、平滑にする工程。
(g)上記複数のレジスト層を剥離し、前記導体層上に金属柱状の導体が複数段重なった階段型形状の検査電極を形成する工程。
(h)前記検査電極を覆うようにレジスト層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
(i)前記レジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、配線層を形成する工程。
【0007】
また、請求項においては、絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法としたものである。
(a)絶縁基材の導体層上に第1レジスト層を形成し、第1開口部を形成する工程。
(b)前記第1開口部に電解めっきにて第1導体電極を形成する工程。
(c)前記第1レジスト層表面より突出した前記第1導体電極の先端部分を研磨し、平滑にする工程。
(d)前記第1レジスト層及び前記第1導体電極上に第2レジスト層を形成し、前記第1導体電極上に前記第1導体電極よりも小さな径の第2開口部を形成する工程。
(e)前記第2開口部に電解めっきにて第2導体電極を形成する工程。
(f)前記第2レジスト層表面より突出した前記第2導体電極の先端部分を研磨し、平滑にする工程。
(g)上記レジスト層形成、開口部形成、導体電極形成及び導体電極先端部の研磨工程を必要回数繰り返す工程。
(h)上記複数のレジスト層を剥離し、前記導体層上に金属柱状の導体電極が複数段重なった階段型形状の検査電極を形成する工程。
(i)前記検査電極を覆うようにレジスト層を形成し、露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
(j)前記レジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、配線層を形成する工程。
【0008】
また、請求項においては、絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法としたものである。
(a)絶縁基材の導体層上にレジスト層を形成し、露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
(b)前記ジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、前記絶縁基材上に配線層を形成する工程。
(c)前記絶縁基材及び配線層上に第1レジスト層を形成し、前記配線層の所定位置に第1開口部を形成する工程。
)前記第1レジスト層上に第2レジスト層を形成し、前記第1開口部上に前記第1開口部よりも小さな径の第2開口部を形成する工程。
)前記第2レジスト層上に第3レジスト層を形成し、前記第1開口部及び第2開口部上に前記第2開口部よりも小さな径の第3開口部を形成する工程。
)上記レジスト層及び開口部形成工程を必要回数繰り返す工程。
)上記多段の開口部に電解めっきにて導体電極を形成する工程。
)最上層のレジスト層表面より突出した導体電極の先端部分を研磨し、平滑にする工程。
)上記複数のレジスト層を剥離し、前記配線層上に金属柱状の導体電極が複数段重なった階段型形状の検査電極を形成する工程。
【0009】
さらにまた、請求項においては、絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法としたものである。
(a)絶縁基材の導体層上にレジスト層を形成し、露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
(b)前記レジストパターンをマスクにして前記導体層をエッチングし、前記レジストパターンを剥離して、前記絶縁基材上に配線層を形成する工程。
(c)前記絶縁基材及び前記配線層上に第1レジスト層を形成し、第1開口部を形成する工程。
(d)前記第1開口部に電解めっきにて第1導体電極を形成する工程。
(e)前記第1レジスト層表面より突出した前記第1導体電極の先端部分を研磨し、平滑にする工程。
(f)前記第1レジスト層及び前記第1導体電極上に第2レジスト層を形成し、前記第1導体電極上に前記第1導体電極よりも小さな径の第2開口部を形成する工程。
(g)前記第2開口部に電解めっきにて第2導体電極を形成する工程。
(h)前記第2レジスト層表面より突出した前記第2導体電極の先端部分を研磨し、平滑にする工程。
(i)上記レジスト層形成、開口部形成、導体電極形成及び導体電極先端部の研磨工程を必要回数繰り返す工程。
(j)上記複数のレジスト層を剥離し、前記配線層上に金属柱状の導体電極が複数段重なった階段型形状の検査電極を形成する工程。
【0010】
【発明の実施の形態】
本発明の製造方法により製造された半導体回路検査治具100、200、300及び400は図1(a)〜(d)に示すように、絶縁基材1上の配線層11a上にフォトリソグラフィーによって金属柱状の導体を先端にいくほど細くなるようにして複数段重ねて階段型形状の検査電極41a、54、61a、74を形成したもので、検査電極の先端径、位置はフォトリソグラフィーの精度で決定されるため、レーザー加工よりも精度よく形成が可能である。
【0011】
以下、本発明の半導体回路検査治具の製造方法について説明する。請求項に係わる半導体回路検査治具の製造方法の一実施例の製造工程を図2(a)〜(h)に示す。
まず、ポリイミドフィルム等からなる絶縁基材1にあらかじめ銅箔からなる導体層11を貼り付けた片面銅貼りフィルムを用い、導体層11をあらかじめ前処理した後導体層11上にドライフィルムレジストをラミネートして第1レジスト層21を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1レジスト層21の所定位置に第1開口部31を形成する(図2(a)参照)。ここでは、片面銅貼りフィルムを使用したが、両面銅貼りフィルムを用いることによって配線層を多層化した検査治具が作製可能である。
【0012】
次に、第1開口部31が形成された第1レジスト層21上にドライフィルムレジストをラミネートして第2レジスト層22を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1開口部31上に第1開口部31よりも小さな径の第2開口部32を形成する(図2(b)参照)。第2開口部32の中心位置は第1開口部31の中心位置と一致するようにする。
【0013】
次に、第2開口部32が形成された第2レジスト層22上にドライフィルムレジストをラミネートして第3レジスト層23を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1開口部31及び第2開口部32上に第2開口部32よりも小さな径の第3開口部33を形成する(図2(c)参照)。第3開口部33の中心位置は第2開口部32の中心位置と一致するようにする。
ここでは、レジスト層、開口部形成の繰り返し工程について3層の事例について説明したが、これに限定されるものではなく、任意に設定できる。
【0014】
次に、導体層11をカソードにして電解めっきを行い、複数の開口部31、32及び33に導体電極41を形成する(図2(d)参照)。
ここで、導体電極41は通常銅やニッケルなどが用いられるが、金や白金等の導電性に優れた金属であれば使用可能である。
【0015】
次に、第3レジスト層23表面より突出した導体電極41の先端部分を研磨して、導体電極41aを形成する(図2(e)参照)。
【0016】
次に、複数のレジスト層21、22及び23を専用の剥離液で剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極41aを形成する(図2(f)参照)。
【0017】
次に、レジストをスピンナー等により塗布し、検査電極41aを覆うようにレジスト層24を形成し、パターン露光、現像等の一連のパターンニング処理を行って、レジストパターン24aを形成し(図2(g)参照)、レジストパターン24aをマスクにして導体層11をエッチングし、レジストパターン24aを専用の剥離液で剥離して、配線層11aを形成し、絶縁基材1上に配線層11a及び検査電極41aが形成された半導体回路検査治具100を得る(図2(h)参照)。
【0018】
請求項に係わる半導体回路検査治具の製造方法の一実施例の製造工程を図3(a)〜(h)に示す。
まず、ポリイミドフィルム等からなる絶縁基材1にあらかじめ銅箔からなる導体層11を貼り付けた片面銅貼りフィルムを用い、導体層11をあらかじめ前処理した後導体層11上にドライフィルムレジストをラミネートして第1レジスト層21を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1レジスト層21の所定位置に第1開口部31を形成する(図3(a)参照)。ここでは、片面銅貼りフィルムを使用したが、両面銅貼りフィルムを用いることによって配線層を多層化した検査治具が作製可能である。
【0019】
次に、導体層11をカソードにして電解めっきを行い、第1開口部31に第1導体電極51を形成する(図3(b)参照)。
ここで、第1導体電極51は通常銅やニッケルなどが用いられるが、金や白金等の導電性に優れた金属あれば使用可能である。
次に、第1レジスト層21表面より突出した第1導体電極51の先端部分を研磨して、第1導体電極51aを形成する(図3(c)参照)。
【0020】
次に、第1導体電極51aが形成された第1レジスト層21上にドライフィルムレジストをラミネートして第2レジスト層22を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1導体電極51a上に第1導体電極51aよりも小さな径の第2開口部32を形成する(特に図示せず)。第2開口部32の中心位置は第1導体電極51aの中心位置と一致するようにする。
次に、導体層11をカソードにして電解めっきを行い、第2開口部32の第1導体電極51a上に第2導体電極52を形成する(特に図示せず)。さらに、第2レジスト層22表面より突出した第2導体電極52の先端部分を研磨して、第2導体電極52aを形成する(特に図示せず)。
次に、第2導体電極52aが形成された第2レジスト層22上にドライフィルムレジストをラミネートして第3レジスト層23を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第2導体電極52a上に第2導体電極52aよりも小さな径の第3開口部33を形成する(特に図示せず)。第3開口部33の中心位置は第2導体電極52aの中心位置と一致するようにする。
【0021】
次に、導体層11をカソードにして電解めっきを行い、第3開口部33の第2導体電極52a上に第3導体電極53を形成する(図3(d)参照)。
次に、第3レジスト層23表面より突出した第3導体電極53の先端部分を研磨して、第3導体電極53aを形成する(図3(e)参照)。
ここでは、レジスト層、開口部、導体電極形成について3回の繰り返し事例について説明したが、これに限定されるものではなく、繰り返し工程回数は任意に設定できる。
【0022】
次に、複数のレジスト層21、22及び23を専用の剥離液で剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極54を形成する(図3(f)参照)。
【0023】
次に、レジストをスピンナー等により塗布し、検査電極54を覆うようにレジスト層24を形成し、パターン露光、現像等の一連のパターンニング処理を行って、レジストパターン24aを形成し(図3(g)参照)、レジストパターン24aをマスクにして導体層11をエッチングし、レジストパターン24aを専用の剥離液で剥離して、配線層11aを形成し、絶縁基材1上に配線層11a及び検査電極54が形成された半導体回路検査治具200を得る(図3(h)参照)。
【0024】
請求項に係わる半導体回路検査治具の製造方法の一実施例の製造工程を図4(a)〜(h)に示す。
まず、ポリイミドフィルム等からなる絶縁基材1にあらかじめ銅箔からなる導体層11を貼り付けた片面銅貼りフィルムを用い、導体層11をあらかじめ前処理した後導体層11上にドライフィルムレジストをラミネートしてレジスト層25を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、レジストパターン25aを形成する(図4(a)参照)。ここでは、片面銅貼りフィルムを使用したが、両面銅貼りフィルムを用いることによって配線層を多層化した検査治具が作製可能である。
【0025】
次に、レジストパターン25aをマスクにして導体層11をエッチングして、レジストパターン25aを専用の剥離液で剥離して、配線層11aを形成する(図4(b)参照)。
【0026】
次に、配線層11a上にドライフィルムレジストをラミネートして第1レジスト層21を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1レジスト層21の所定位置に第1開口部31を形成する(図4(c)参照)。
【0027】
次に、第1開口部31が形成された第1レジスト層21上にドライフィルムレジストをラミネートして第2レジスト層22を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1開口部31上に第1開口部31よりも小さな径の第2開口部32を形成する(図4(d)参照)。第2開口部32の中心位置は第1開口部31の中心位置と一致するようにする。
【0028】
次に、第2開口部32が形成された第2レジスト層22上にドライフィルムレジストをラミネートして第3レジスト層23を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1開口部31及び第2開口部32上に第2開口部32よりも小さな径の第3開口部33を形成する(図4(e)参照)。第3開口部33の中心位置は第2開口部32の中心位置と一致するようにする。
ここでは、レジスト層、開口部形成の繰り返し工程について3層の事例について説明したが、これに限定されるものではなく、繰り返し工程回数は任意に設定できる。
【0029】
次に、導体層11をカソードにして電解めっきを行い、複数の開口部31、32及び33に導体電極61を形成する(図4(f)参照)。
ここで、導体電極61は通常銅やニッケルなどが用いられるが、金や白金等の導電性に優れた金属あれば使用可能である。
【0030】
次に、第3レジスト層23表面より突出した導体電極61の先端部分を研磨して、導体電極61aを形成する(図4(g)参照)。
【0031】
次に、複数のレジスト層21、22及び23を専用の剥離液で剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極61aを形成し、絶縁基材1上に配線層11a及び検査電極61aが形成された半導体回路検査治具300を得る(図4(h)参照)。
【0032】
請求項に係わる半導体回路検査治具の製造方法の一実施例の製造工程を図5(a)〜(h)に示す。
まず、ポリイミドフィルム等からなる絶縁基材1にあらかじめ銅箔からなる導体層11を貼り付けた片面銅貼りフィルムを用い、導体層11をあらかじめ前処理した後導体層11上にドライフィルムレジストをラミネートしてレジスト層25を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、レジストパターン25aを形成する(図5(a)参照)。ここでは、片面銅貼りフィルムを使用したが、両面銅貼りフィルムを用いることによって配線層を多層化した検査治具が作製可能である。
【0033】
次に、レジストパターン25aをマスクにして導体層11をエッチングして、レジストパターン25aを専用の剥離液で剥離して、配線層11aを形成する(図5(b)参照)。
【0034】
次に、配線層11a上にドライフィルムレジストをラミネートして第1レジスト層21を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1レジスト層21の所定位置に第1開口部31を形成する(図5(c)参照)。
【0035】
次に、配線層11aをカソードにして電解めっきを行い、第1開口部31の導体層11上に第1導体電極71を形成する(図5(d)参照)。
ここで、第1導体電極71は通常銅やニッケルなどが用いられるが、金や白金等の導電性に優れた金属であれば使用可能である。
次に、第1レジスト層21表面より突出した第1導体電極71の先端部分を研磨して、第1導体電極71aを形成する(図5(e)参照)。
【0036】
次に、第1導体電極71aが形成された第1レジスト層21上にドライフィルムレジストをラミネートして第2レジスト層22を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1導体電極71a上に第1導体電極71aよりも小さな径の第2開口部32を形成する(特に図示せず)。第2開口部32の中心位置は第1導体電極71aの中心位置と一致するようにする。
次に、配線層11aをカソードにして電解めっきを行い、第2開口部32の第1導体電極11上に第2導体電極72を形成する(特に図示せず)。さらに、第2レジスト層22表面より突出した第2導体電極72の先端部分を研磨して、第2導体電極72aを形成する(特に図示せず)。
次に、第2導体電極72aが形成された第2レジスト層22上にドライフィルムレジストをラミネートして第3レジスト層23を形成し、所定のパターン露光、現像等の一連のパターニング処理を行い、第1導体電極71a及び第2導体電極72a上に第2導体電極72aよりも小さな径の第3開口部33を形成する(特に図示せず)。第3開口部33の中心位置は第2導体電極72aの中心位置と一致するようにする。
【0037】
次に、配線層11aをカソードにして電解めっきを行い、第3開口部33の第2導体電極72a上に第3導体電極73を形成する(図5(f)参照)。
次に、第3レジスト層23表面より突出した第3導体電極73の先端部分を研磨して、第3導体電極73aを形成する(図5(g)参照)。
ここでは、レジスト層、開口部、導体電極形成について3回の繰り返し事例について説明したが、これに限定されるものではなく、任意に設定できる。
【0038】
次に、複数のレジスト層21、22及び23を専用の剥離液で剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極74を形成し、絶縁基材1上に配線層11a及び検査電極74が形成された半導体回路検査治具400を得る(図5(h)参照)。
【0039】
【実施例】
以下実施例により本発明を詳細に説明する。
<実施例1>
まず、50μm厚のポリイミドフィルムからなる絶縁基材1に9μm厚の銅箔からなる導体層11を積層した片面銅貼りポリイミドフィルムを使用し、12.5cm角に断裁し、前処理した。さらに、導体層11上にドライフィルムレジストRY−3210(日立化成製)を3kg/cmのラミネート条件にてラミネートして、10μm厚の第1レジスト層21を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像処理して、40μmφの第1開口部31を形成した(図2(a)参照)。
【0040】
次に、第1開口部31が形成された第1レジスト層21上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第2レジスト層22を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像処理して、第1開口部31の中心と重なるように、30μmφの第2開口部32を形成した(図2(b)参照)。
【0041】
次に、第2開口部32が形成された第2レジスト層22上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第3レジスト層23を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像処理して、第2開口部32の中心と重なるように、20μmφの第3開口部33を形成した(図2(c)参照)。
【0042】
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、導体層11をカソードにして2A/dm2、1.5時間のめっき条件にて電解銅めっきを行い、複数の開口部31、32及び33に導体電極41を形成した(図2(d)参照)。
次に、第3レジスト層23表面より突出した導体電極41の先端部分を研磨して、導体電極41aを形成した(図2(e)参照)。
【0043】
次に、複数のレジスト層21、22及び23をNaOH5%水溶液にて剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極41aを形成した。(図2(f)参照)。
【0044】
次に、厚膜用レジストJHB−611P(JSR製)を1000rpm−10秒、200rpm−1秒の塗布条件にてスピンナー塗布し、90℃、30分のプリベークを行って、45μm厚のレジスト層を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて1500mJ/cm2の露光条件にてパターン露光、専用現像液PD523AD(JSR製)を用いて30℃、7分の浸漬揺動法で現像処理して、レジストパターン24aを形成した(図2(g)参照)。さらに、レジストパターン24aをマスクにして、温度65℃、比重1.5の塩化第2鉄水溶液を用いてスプレー圧0.3MPa、25秒のエッチング条件にて導体層11をエッチングし、さらに、レジストパターン24aを75℃に加熱したNaOH5%水溶液にて剥離して、配線層11aを形成し、絶縁基材1上に配線層11a及び検査電極41aが形成された半導体回路検査治具100を得た(図2(h)参照)。
【0045】
<実施例2>
まず、50μm厚のポリイミドフィルムからなる絶縁基材1に9μm厚の銅箔からなる導体層11を積層した片面銅貼りポリイミドフィルムを使用し、12.5cm角に断裁し、前処理した。さらに、導体層11上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第1レジスト層21を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像処理して、40μmφの第1開口部31を形成した(図3(a)参照)。
【0046】
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、導体層11をカソードにして3A/dm2、15minのめっき条件にて電解銅めっきを行い、第1開口部31の導体層11上に第1導体電極51を形成した(図3(b)参照)。さらに、第1レジスト層21表面より突出した第1導体電極51の先端部分を研磨して、第1導体電極51aを形成した(図3(c)参照)。
【0047】
次に、第1導体電極51aが形成された第1レジスト層21上にドライフィルムレジストRY−3210(日立化成製)をラミネートして、10μm厚の第2レジスト層22を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像処理して、第1開口部31の中心と重なるように、30μmφの第2開口部32を形成した。
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、導体層11をカソードにして3A/dm2、15minのめっき条件にて電解銅めっきを行い、第2開口部32の第1導体電極51a上に第2導体電極52を形成した。さらに、第2レジスト層22表面より突出した第2導体電極52の先端部分を研磨して、第2導体電極52aを形成した。
【0048】
次に、第2導体電極52aが形成された第2レジスト層22上にドライフィルムレジストRY−3210(日立化成製)をラミネートして、10μm厚の第3レジスト層23を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像処理して、第2開口部32の中心と重なるように、20μmφの第3開口部33を形成した。
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、導体層11をカソードにして3A/dm2、15minのめっき条件にて電解銅めっきを行い、第3開口部33の第2導体電極52a上に第3導体電極53を形成した(図3(d)参照)。さらに、第3レジスト層23表面より突出した第3導体電極53の先端部分を研磨して、第3導体電極53aを形成した(図3(e)参照)。
【0049】
次に、複数のレジスト層21、22及び23をNaOH5%水溶液にて剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極54を形成した。(図3(f)参照)。
【0050】
次に、厚膜用レジストJHB−611P(JSR製)を1000rpm−10秒、200rpm−1秒の塗布条件にてスピンナー塗布し、90℃、30分のプリベークを行って、45μm厚のレジスト層を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて1500mJ/cm2の露光条件にてパターン露光、30℃、専用現像液PD523AD(JSR製)を用いて7分の浸漬揺動法で現像処理して、レジストパターン24aを形成した(図3(g)参照)。さらに、レジストパターン24aをマスクにして、温度65℃、比重1.5の塩化第2鉄水溶液を用いて、スプレー圧0.3MPa、25秒のエッチング条件にて導体層11をエッチングし、さらに、レジストパターン24aを75℃に加熱したNaOH5%水溶液にて剥離して、配線層11aを形成し、絶縁基材1上に配線層11a及び検査電極54が形成された半導体回路検査治具200を得た(図3(h)参照)。
【0051】
<実施例3>
まず、50μm厚のポリイミドフィルムからなる絶縁基材1に9μm厚の銅箔からなる導体層11を積層した片面銅貼りポリイミドフィルムを使用し、12.5cm角に断裁し、前処理した。さらに、導体層11上にレジストをスピンナーにて500rpm−2秒、1600rpm−30秒なる塗布条件にて塗布し、90℃、30分のプリベークを行って、6μm厚のレジスト層25を形成した。
さらに、露光装置HMW−6N(オーク製作所製)を用いて300mJ/cm2の露光条件でパターン露光、浸漬揺動法で30℃、2分の現像処理を行って、レジストパターン25aを形成した(図4(a)参照)。
【0052】
次に、レジストパターン25aをマスクにして温度65℃、比重1.5の塩化第2鉄水溶液を用いて、スプレー圧0.3MPa、エッチング時間12秒にて導体層11をエッチングし、レジストパターン25aをNaOH5%水溶液にて剥離して、絶縁基材1上に配線層11aを形成した(図4(b)参照)。
【0053】
配線層11a上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第1レジスト層21を形成した。さらに、30mJの露光条件でパターン露光、30℃、10秒の現像条件で現像を行って、40μmφの第1開口部31を形成した(図4(c)参照)。
【0054】
次に、第1開口部31が形成された第1レジスト層21上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第2レジスト層22を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像を行って、第1開口部31の中心と重なるように、30μmφの第2開口部32を形成した(図4(d)参照)。
【0055】
次に、第2開口部32が形成された第2レジスト層22上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第3レジスト層23を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像を行って、第2開口部32の中心と重なるように、20μmφの第3開口部33を形成した(図4(e)参照)。
【0056】
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、配線層11aをカソードにして2A/dm2、1.5時間のめっき条件にて電解銅めっきを行い、複数の開口部31、32及び33に導体電極61を形成した(図4(f)参照)。
次に、第3レジスト層23表面より突出した導体電極61の先端部分を研磨して、導体電極61aを形成した(図4(g)参照)。
【0057】
次に、複数のレジスト層21、22及び23をNaOH5%水溶液にて剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極61aを形成し、絶縁基材1上に配線層11a及び検査電極61aが形成された半導体回路検査治具300を得た(図4(h)参照)。
【0058】
<実施例4>
まず、50μm厚のポリイミドフィルムからなる絶縁基材1に9μm厚の銅箔からなる導体層11を積層した片面銅貼りポリイミドフィルムを使用し、12.5cm角に断裁し、前処理した。さらに、導体層11上にレジストをスピンナーにて500rpm−2秒、1600rpm−30秒なる塗布条件にて塗布し、90℃、30分のプリベークを行って、6μm厚のレジスト層25をを形成した。さらに、300mJ/cm2の露光条件でパターン露光、浸漬揺動法で30℃、2分の現像処理を行って、レジストパターン25aを形成した(図5(a)参照)。
【0059】
次に、レジストパターン25aをマスクにして温度65℃、比重1.5、スプレー圧0.3MPa、エッチング時間12秒にて導体層11をエッチングし、レジストパターン25aをNaOH5%水溶液にて剥離して、絶縁基材1上に配線層11aを形成した(図5(b)参照)。
【0060】
次に、配線層11a上にドライフィルムレジストRY−3210(日立化成製)を100℃、3kg/cmのラミネート条件にてラミネートして、10μm厚の第1レジスト層21を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像を行って、40μmφの第1開口部31を形成した(図5(c)参照)。
【0061】
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、配線層11aをカソードにして3A/dm2、15minのめっき条件にて電解銅めっきを行い、第1開口部31の配線層11a上に第1導体電極71を形成した(図5(d)参照)。さらに、第1レジスト層21表面より突出した第1導体電極71の先端部分を研磨して、第1導体電極71aを形成した(図5(e)参照)。
【0062】
次に、第1導体電極71aが形成された第1レジスト層21上に10μm厚のドライフィルムレジストをラミネートして第2レジスト層22を形成した。さらに、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像を行って、第1開口部31の中心と重なるように、30μmφの第2開口部32を形成した。
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、配線層11aをカソードにして3A/dm2、15minのめっき条件にて電解銅めっきを行い、第2開口部32の第1導体電極71a上に第2導体電極72を形成した。さらに、第2レジスト層22表面より突出した第2導体電極72の先端部分を研磨して、第2導体電極72aを形成した。
【0063】
次に、第2導体電極72aが形成された第2レジスト層22上に10μm厚のドライフィルムレジストをラミネートして第3レジスト層23を形成し、露光装置HMW−6N(オーク製作所製)を用いて30mJの露光条件でパターン露光、炭酸ナトリウム1%水溶液を用いて30℃、10秒の現像条件で現像を行って、第2開口部32の中心と重なるように、20μmφの第3開口部33を形成した。
次に、硫酸銅水溶液にスーパースロー2000(日本LPW製)を添加した銅めっき液を用いて、配線層11aをカソードにして3A/dm2、15minのめっき条件にて電解銅めっきを行い、第3開口部33の第2導体電極72a上に第3導体電極73を形成した(図5(f)参照)。さらに、第3レジスト層23表面より突出した第3導体電極73の先端部分を研磨して、第3導体電極73aを形成した(図5(g)参照)。
【0064】
次に、複数のレジスト層21、22及び23をNaOH5%水溶液にて剥離して、導体層11上に金属柱状の導体が複数段重なった階段型形状の検査電極74を形成し、絶縁基材1上に配線層11a及び検査電極74が形成された半導体回路検査治具400を得た(図5(h)参照)。
【0065】
【発明の効果】
本発明の半導体回路検査治具は、フォトリソグラフィーのみで検査電極を形成しているため、位置精度及び先端部の形状再現性に優れた検査電極を備えた半導体回路検査治具を得ることができ、接触信頼性も向上する。
また、レーザー加工を使用しないのでコストの面でも有利である。
従って、半導体回路の検査分野において、優れた実用上の効果を発揮することができる。
【図面の簡単な説明】
【図1】(a)は、請求項に係わる半導体回路検査治具の製造法で作成した本発明の半導体回路検査治具の一実施例を示す模式構成断面図である。
(b)は、請求項に係わる半導体回路検査治具の製造法で作成した本発明の半導体回路検査治具の一実施例を示す模式構成断面図である。
(c)は、請求項に係わる半導体回路検査治具の製造法で作成した本発明の半導体回路検査治具の一実施例を示す模式構成断面図である。
(d)は、請求項に係わる半導体回路検査治具の製造法で作成した本発明の半導体回路検査治具の一実施例を示す模式構成断面図である。
【図2】(a)〜(h)は、請求項に係わる半導体回路検査治具の製造方法の一実施例を工程順に示す模式構成断面図である。
【図3】(a)〜(h)は、請求項に係わる半導体回路検査治具の製造方法の一実施例を工程順に示す模式構成断面図である。
【図4】(a)〜(h)は、請求項に係わる半導体回路検査治具の製造方法の一実施例を工程順に示す模式構成断面図である。
【図5】(a)〜(h)は、請求項に係わる半導体回路検査治具の製造方法の一実施例を工程順に示す模式構成断面図である。

Claims (4)

  1. 絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法。
    (a)絶縁基材の導体層上に第1レジスト層を形成し、第1開口部を形成する工程。
    (b)前記第1レジスト層上に第2レジスト層を形成し、前記第1開口部上に前記第1開口部よりも小さな径の第2開口部を形成する工程。
    (c)前記第2レジスト層上に第3レジスト層を形成し、前記第1開口部及び第2開口部上に前記第2開口部よりも小さな径の第3開口部を形成する工程。
    (d)上記レジスト層及び開口部形成工程を必要回数繰り返す工程。
    (e)上記複数の開口部に電解めっきにて導体電極を形成する工程。
    (f)最上層のレジスト層表面より突出した導体電極の先端部分を研磨し、平滑にする工程。
    (g)上記複数のレジスト層を剥離し、前記導体層上に金属柱状の導体が複数段重なった階段型形状の検査電極を形成する工程。
    (h)前記検査電極を覆うようにレジスト層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
    (i)前記レジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、配線層を形成する工程。
  2. 絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法。
    (a)絶縁基材の導体層上に第1レジスト層を形成し、第1開口部を形成する工程。
    (b)前記第1開口部に電解めっきにて第1導体電極を形成する工程。
    (c)前記第1レジスト層表面より突出した前記第1導体電極の先端部分を研磨し、平滑にする工程。
    (d)前記第1レジスト層及び前記第1導体電極上に第2レジスト層を形成し、前記第1導体電極上に前記第1導体電極よりも小さな径の第2開口部を形成する工程。
    (e)前記第2開口部に電解めっきにて第2導体電極を形成する工程。
    (f)前記第2レジスト層表面より突出した前記第2導体電極の先端部分を研磨し、平滑にする工程。
    (g)上記レジスト層形成、開口部形成、導体電極形成及び導体電極先端部の研磨工程を必要回数繰り返す工程。
    (h)上記複数のレジスト層を剥離し、前記導体層上に金属柱状の導体が複数段重なった階段型形状の検査電極を形成する工程。
    (i)前記検査電極を覆うようにレジスト層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
    (j)前記レジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、配線層をする工程。
  3. 絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法。
    (a)絶縁基材の導体層上にレジスト層を形成し、露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
    (b)前記ジストパターンをマスクにして導体層をエッチングし、前記レジストパターンを剥離して、前記絶縁基材上に配線層を形成する工程。
    (c)前記絶縁基材及び配線層上に第1レジスト層を形成し、前記配線層の所定位置に第1開口部を形成する工程。
    )前記第1レジスト層上に第2レジスト層を形成し、前記第1開口部上に前記第1開口部よりも小さな径の第2開口部を形成する工程。
    )前記第2レジスト層上に第3レジスト層を形成し、前記第1開口部及び第2開口部上に前記第2開口部よりも小さな径の第3開口部を形成する工程。
    )上記レジスト層及び開口部形成工程を必要回数繰り返す工程。
    )上記複数の開口部に電解めっきにて導体電極を形成する工程。
    )最上層のレジスト層表面より突出した導体電極の先端部分を研磨し、平滑にする工程。
    )上記複数のレジスト層を剥離し、前記配線層上に金属柱状の導体が複数段重なった階段型形状の検査電極を形成する工程。
  4. 絶縁基材上に配線層が形成され、前記配線層上に金属柱状の導体が下から径の大きな順に複数段重なった階段型形状の検査電極を備えていることを特徴とする半導体回路検査治具の製造方法であって、少なくとも以下の工程を備えていることを特徴とする半導体回路検査治具の製造方法。
    (a)絶縁基材の導体層上にレジスト層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターンを形成する工程。
    (b)前記レジストパターンをマスクにして前記導体層をエッチングし、前記レジストパターンを剥離して、前記絶縁基材上に配線層を形成する工程。
    (c)前記絶縁基材及び前記配線層上に第1レジスト層を形成し、第1開口部を形成する工程。
    (d)前記第1開口部に電解めっきにて第1導体電極を形成する工程。
    (e)前記第1レジスト層表面より突出した前記第1導体電極の先端部分を研磨し、平滑にする工程。
    (f)前記第1レジスト層及び前記第1導体電極上に第2レジスト層を形成し、前記第1導体電極上に前記第1導体電極よりも小さな径の第2開口部を形成する工程。
    (g)前記第2開口部に電解めっきにて第2導体電極を形成する工程。
    (h)前記第2レジスト層表面より突出した前記第2導体電極の先端部分を研磨し、平滑にする工程。
    (i)上記レジスト層形成、開口部形成、導体電極形成及び導体電極先端部の研磨工程を必要回数繰り返す工程。
    (j)上記複数のレジスト層を剥離し、前記配線層上に金属柱状の導体が複数段重なった階段型形状の検査電極を形成する工程。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998045716A1 (fr) * 1997-04-10 1998-10-15 Mesatronic Procede de fabrication d'une carte a pointes de contact multiple pour le test des puces semiconductrices
JPH1164389A (ja) * 1997-08-26 1999-03-05 Tokyo Electron Ltd バンプ型コンタクタ及びバンプ型コンタクタ用接触子の製造方法
JP2000074941A (ja) * 1998-06-19 2000-03-14 Advantest Corp コンタクタ及びコンタクタを形成する方法
JP2000162240A (ja) * 1998-11-30 2000-06-16 Toppan Printing Co Ltd 検査治具及びその製造方法
JP2000346876A (ja) * 1999-06-07 2000-12-15 Japan Science & Technology Corp テスト用基板
JP2001208776A (ja) * 2000-01-28 2001-08-03 Toppan Printing Co Ltd 半導体検査治具及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998045716A1 (fr) * 1997-04-10 1998-10-15 Mesatronic Procede de fabrication d'une carte a pointes de contact multiple pour le test des puces semiconductrices
JPH1164389A (ja) * 1997-08-26 1999-03-05 Tokyo Electron Ltd バンプ型コンタクタ及びバンプ型コンタクタ用接触子の製造方法
JP2000074941A (ja) * 1998-06-19 2000-03-14 Advantest Corp コンタクタ及びコンタクタを形成する方法
JP2000162240A (ja) * 1998-11-30 2000-06-16 Toppan Printing Co Ltd 検査治具及びその製造方法
JP2000346876A (ja) * 1999-06-07 2000-12-15 Japan Science & Technology Corp テスト用基板
JP2001208776A (ja) * 2000-01-28 2001-08-03 Toppan Printing Co Ltd 半導体検査治具及びその製造方法

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