JP4634307B2 - 半導体装置 - Google Patents
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Description
101 クロック生成回路
102 内蔵ROM
103 CPU
104 USBモジュール
105 クロック生成部
106 クロック制御部
107a,107b クロックソース選択回路
107c 選択回路
108a PLL回路1
108b PLL回路2
109a 分周回路1
109b 分周回路2
110a 入力クロック1カウンタ
110b 入力クロック2カウンタ
111 制御回路
112a〜112f レジスタ(REG)
113 携帯電話
114 フラッシュメモリ(FLASH)
115 SDRAM
116 RTCクロック発振器
117 20MHzクロック発振器
118 48MHzクロック発振器
119 外部メモリインターフェイス(I/F)
120 バッファ(BUF)
Claims (8)
- 複数のクロックを入力とし、前記複数のクロックのそれぞれを一定期間計測し、その計測結果を用いて前記複数のクロックのそれぞれの周波数を検出する検出部と、
前記検出部の検出結果に基づいて、前記複数のクロックのいずれかを選択し、特定周波数のクロックを生成するクロック生成部とを有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記検出部は、カウンタを有し、
前記カウンタは、基準クロックにより前記複数のクロックのそれぞれを計測することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記クロック生成部は、前記検出部の検出結果に基づいて、選択されたクロックの逓倍率、及び/又は分周率を設定し、前記特定周波数のクロックを生成するものであることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記クロック生成部は、選択回路と、PLL回路と、分周回路とを有し、
前記検出部の検出結果に基づいて、前記複数のクロックのいずれかを前記選択回路で選択し、選択されたクロックを前記PLL回路で逓倍し、逓倍されたクロックを前記分周回路で分周し、前記特定周波数のクロックを生成することを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
USBモジュールを有し、
前記特定周波数のクロックが、前記USBモジュールに入力されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記USBモジュールは、バッファを有し、
テストモード時にチェックプログラムが、前記USBモジュールにより外部から入力され、前記バッファを通して外部メモリに転送されることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
CPUを有し、
テストモード時に前記CPUは、前記チェックプログラムを前記外部メモリから読み出して実行することを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記クロック生成部は、第1及び第2の選択回路と、第1及び第2のPLL回路と、第1及び第2の分周回路とを有し、
前記検出部の検出結果に基づいて、前記複数のクロックのいずれかを前記第1の選択回路で選択し、選択されたクロックを前記第1のPLL回路で逓倍し、逓倍されたクロックを前記第1の分周回路で分周し、前記特定周波数のクロックを生成し、
予め設定された条件に基づいて、前記複数のクロックのいずれかを前記第2の選択回路で選択し、選択されたクロックを前記第2のPLL回路で逓倍し、逓倍されたクロックを前記第2の分周回路で分周し、システムクロックを生成することを特徴とする半導体装置。
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