JP2012133752A - マイクロコンピュータ - Google Patents
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Abstract
【解決手段】マイクロコンピュータのデバッグ回路部に、ユーザによって指定された条件に応じて、CPUのプログラム実行期間に発生する2つのイベントの間を時間の計測対象とするタイマ28に計測許可信号を出力する計測許可回路23を備える。計測許可回路23は、タイマ28による計測動作を許可又は禁止する割込みレベルを設定する割込みレベル設定レジスタ21と、CPU2が実行している割込み処理のレベルが割込みレベル設定レジスタ21に設定された割込みレベル以上か否かを判定する比較器22とを備え、計測許可信号として比較器22による判定結果を指定可能に構成される。
【選択図】図2
Description
以下、第1実施例について図1ないし図4を参照して説明する。図1は、マイクロコンピュータの構成を示す機能ブロック図である。マイクロコンピュータ(マイコン)1は、CPU2,割込み制御回路(割込み処理信号出力手段,割込み保留信号出力手段,割込み禁止信号出力手段)3,メモリ4,周辺回路5,デバッグ回路部(オンチップデバッグ回路部)6等を備えている。CPU2〜周辺回路5は、一般的なマイクロコンピュータの構成要素であり、これらはアドレスバス7及びデータバス8を介して接続されている。
・割込みの重要度を示す割込みレベルを示す信号
・CPU2が割込み処理を行っている期間にアクティブとなる割込み処理信号
・CPU2がレベルが上位の割込み処理を行っている間にレベルが下位の割込みが
発生することで、後者の割込み処理が保留されている期間にアクティブとなる
割込み保留信号
・割込み制御レジスタ(図示せず)に書き込みが行われ、CPU2に対する割込みの
出力が禁止されている期間にアクティブとなる割込み禁止信号
尚、図示の都合上、立上り/立下りエッジ検出部31の出力線は4本となっているが、実際には、各信号について立上りエッジと立下りエッジとを個別に検出するので、出力線は8本となる。そして、セレクタ29,30も、それぞれが立上りエッジ入力と立下りエッジ入力とを個別に選択可能となっている。
・割込みレベル設定レジスタ21:割込みレベル「X(任意)」
・計測許可条件選択レジスタ25:割込み処理信号
・計測許可選択レジスタ27 :「0」(停止)
・開始アドレスレジスタ32 :0xA00000
・終了アドレスレジスタ33 :0xB00000
・計測開始条件選択レジスタ36:比較器34
・計測終了条件選択レジスタ37:比較器35
ここで、計測開始条件選択レジスタ36の値は関数処理(サブルーチン処理)の開始アドレスに対応し、計測終了条件選択レジスタ37の値は関数処理の終了アドレスに対応する。そして、関数処理の実行中に割込みが発生すると、割込み処理信号がアクティブとなる。セレクタ26は、その反転信号をタイマ28に出力するので、割込み処理信号がアクティブとなる期間はタイマ28による計時動作は停止される。その結果、タイマ28は関数処理の実行時間だけを計測する。
・割込みレベル設定レジスタ21:割込みレベル「1」
・計測許可条件選択レジスタ25:比較器22
・計測許可選択レジスタ27 :「1」
・開始アドレスレジスタ32 :0x000000
・終了アドレスレジスタ33 :0xFFFFFE
・計測開始条件選択レジスタ36:比較器34
・計測終了条件選択レジスタ37:比較器35
ここで、計測開始条件選択レジスタ36の値はメインルーチン処理の開始アドレスに対応し、計測終了条件選択レジスタ37の値はメインルーチン処理の終了アドレスに対応する。すると、割込みレベルが「1」よりも大きい場合にタイマ28による計時動作が許可されるので、関数処理の実行中にレベル「2」以上の割込みが発生し、その割込み処理が実行されている時間だけが計測されることになる。尚、メインルーチン処理の実行中に割込みが発生した場合にも、同様に計測が行われる。
・割込みレベル設定レジスタ21:割込みレベル「X」
・計測許可条件選択レジスタ25:割込み処理信号
・計測許可選択レジスタ27 :「1」
・開始アドレスレジスタ32 :0x000000(若しくは任意)
・終了アドレスレジスタ33 :0xFFFFFE(若しくは任意)
・計測開始条件選択レジスタ36:割込み保留信号の立上がりエッジ
・計測終了条件選択レジスタ37:割込み保留信号の立下がりエッジ
計測開始条件選択レジスタ36,計測終了条件選択レジスタ37の値は図4(b)と同じでも、或いは任意でも良い。この場合、レベル「2」の割込みが発生してその処理を行っている途中にレベル「1」の割込みが発生し、後者の処理が保留されている期間に割込み保留信号がアクティブとなる。そこで、割込み保留信号の立上がりエッジでタイマ28による計測を開始させ、割込み保留信号の立下がりエッジでタイマ28による計測を終了させる。また、割込み処理が行われている期間は、タイマ28の計測が許可される。その結果、レベル「1」の割込み処理が保留されている時間が計測されることになる。
・割込みレベル設定レジスタ21:割込みレベル「X」
・計測許可条件選択レジスタ25:割込み禁止信号
・計測許可選択レジスタ27 :「1」
・開始アドレスレジスタ32 :0x000000
・終了アドレスレジスタ33 :0xFFFFFE
・計測開始条件選択レジスタ36:比較器34
・計測終了条件選択レジスタ37:比較器35
計測開始条件選択レジスタ36,計測終了条件選択レジスタ37の値は図4(b)と同じである。そして、関数処理の実行中にレベル「1」,「2」の割込みが発生しているが、それらの割込み処理が禁止されており、割込み禁止信号がアクティブとなる期間にタイマ28による計測が許可される。その結果、割込み処理が禁止されている時間が計測されることになる。
図5及び図6は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図5は図2の一部相当図であり、セレクタ29の出力信号について立上りエッジを検出する立上りエッジ検出部41と、この立上りエッジ検出部41の出力信号の出力回数をカウントする計測回数カウンタ42とを備える。立上りエッジ検出部41は、セレクタ29の出力信号の立ち上がりエッジを検出する毎に、ワンショットのパルス信号を出力する。
図7及び図8は第3実施例であり、第1実施例と異なる部分について説明する。図7は図2の一部相当図であり、立上りエッジ検出部43は、セレクタ26の出力信号の立上がりエッジを検出するとワンショットパルスを検出信号として出力するもので、その検出信号は、タイマ28にリセット信号として出力されている。また、タイマ28の計測データは、比較器44とセレクタ45とに与えられている。セレクタ45の出力側には、最大値保持レジスタ46が接続されており、最大値保持レジスタ46のレジスタ値も、比較器44とセレクタ45とに与えられている。すなわち、比較器44は、タイマ28の計測データ値と最大値保持レジスタ46のレジスタ値とを比較し、前者の値が後者の値よりも大である場合は、セレクタ45にタイマ28の計測データ値を選択させて、最大値保持レジスタ46に書き込ませる。
図9ないし図12は第4実施例である。第2実施例では、関数処理の平均実行時間を得るための構成を、第3実施例では、不感帯に相当する時間の最大値を計測するための構成をそれぞれ個別に示したが、第4実施例は、これらを共通の構成により実現可能にすると共に、割り込みが発生する間隔の最小時間も測定可能となる構成例を示す。図9は、図5又は図7相当図であり、セレクタ29及び30の出力端子には、それぞれ立上りエッジ検出部51及び52が配置されている。立上りエッジ検出部51の出力信号は、計測回数カウンタ53に与えられて出力回数がカウントされると共に、タイマ28にリセット信号として与えられている。また、立上りエッジ検出部52の出力信号は、最大値保持レジスタ46にセレクタ45(最大値更新手段)より出力されるデータの保持タイミング信号として与えられている。
・割込みレベル設定レジスタ21:割込みレベル「1」
・計測許可条件選択レジスタ25:比較器22
・計測許可選択レジスタ27 :「1」
・開始アドレスレジスタ32 :任意
・終了アドレスレジスタ33 :任意
・計測開始条件選択レジスタ36:比較器22の立上がりエッジ
・計測終了条件選択レジスタ37:比較器22の立下がりエッジ
・割込みレベル設定レジスタ21:割込みレベル「0」
・計測許可条件選択レジスタ25:比較器22
・計測許可選択レジスタ27 :「0」
・開始アドレスレジスタ32 :0xA00000
・終了アドレスレジスタ33 :0xB00000
・計測開始条件選択レジスタ36:比較器34
・計測終了条件選択レジスタ37:比較器35
・割込みレベル設定レジスタ21:割込みレベル「0」
・計測許可条件選択レジスタ25:比較器22
・計測許可選択レジスタ27 :「0」
・開始アドレスレジスタ32 :0xD00000
・終了アドレスレジスタ33 :0xC00000
・計測開始条件選択レジスタ36:比較器34
・計測終了条件選択レジスタ37:比較器35
ここで、アドレス0xC00000は、レベル「2」以上の割込みを処理するサブルーチンの開始アドレスであり、アドレス0xD00000は前記サブルーチンの終了アドレスである。
図13は第5実施例である。第5実施例は、オンチップデバッグ機能を備えているマイクロコンピュータ61が、通常の動作モードからCPU2等に対するクロック信号(CPUクロック)の供給を停止するスリープ又はスタンバイモード(低消費電力モード)に移行可能に構成されているとする。図13は、マイクロコンピュータ61について、クロック信号の供給経路部分のみを概略的に示している。発振回路62は、例えばCR発振回路や水晶発振子を用いた発振回路等で構成されており、周波数が例えばkHzオーダーの基準クロック信号を出力する。
低消費電力モード信号 デバッグ機能有効信号
発振回路62 ○ ×
逓倍/分周回路63 ○ −
逓倍/分周回路64 − ×
図2に示す構成は、個別の設計に応じて、計測に必要である信号を適宜選択すれば良く、必ずしも図2と同様に構成する必要はない。
比較器22は、B<Aとなった場合にアクティブとなる信号を出力するようにしても良く、その場合は、セレクタ26における「1,0」の選択を逆にすれば良い。
第2〜第4実施例を、その他の処理の計測、例えば割込み処理時間や割込み保留時間,割込み禁止時間の計測などに適用しても良い。
第4実施例において、加算器57及び累積値保持レジスタ58をアキュムレータにより構成しても良い。
第5実施例を、その他の実施例と適宜組み合わせて実行しても良い。
Claims (14)
- デバッグ機能を有するオンチップデバッグ回路部を備えてなるマイクロコンピュータにおいて、
前記オンチップデバッグ回路部に、
ユーザによって指定され、CPUがプログラムを実行している期間に発生する2つのイベントの間を、時間の計測対象とするタイマと、
ユーザによって指定された条件に応じて、前記タイマによる計測動作を許可する計測許可信号を出力する計測許可信号出力手段とを備え、
前記タイマは、前記計測許可信号がアクティブとなる期間に計測動作を実行するように構成されていることを特徴とするマイクロコンピュータ。 - 前記CPUが割込み処理中であることを示す割込み処理信号を出力する割込み処理信号出力手段を備え、
前記計測許可信号出力手段は、前記計測許可信号として、前記割込み処理信号を指定可能であることを特徴とする請求項1記載のマイクロコンピュータ。 - 前記計測許可信号出力手段は、前記タイマによる計測動作を許可又は禁止する割込みレベルを設定する割込みレベル設定レジスタと、
前記CPUが実行している割込み処理のレベルと、前記割込みレベル設定レジスタに設定された割込みレベルとの高低関係を比較判定し、判定信号を出力する判定手段とを備え、
前記計測許可信号として、前記判定手段による判定結果を指定可能であることを特徴とする請求項1又は2記載のマイクロコンピュータ。 - 前記CPUが、上位レベルの割込み処理中に発生した下位レベルの割込み処理を保留していることを示す割込み保留信号を出力する割込み保留信号出力手段を備え、
前記計測許可信号出力手段は、前記計測許可信号として、前記割込み保留信号を指定可能であることを特徴とする請求項1ないし3の何れかに記載のマイクロコンピュータ。 - 前記CPUに対する割込みが禁止されている期間にアクティブとなる割込み禁止信号を出力する割込み禁止信号出力手段を備え、
前記計測許可信号出力手段は、前記計測許可信号として、前記割込み禁止信号を指定可能であることを特徴とする請求項1ないし4の何れかに記載のマイクロコンピュータ。 - 計測開始アドレスが設定される開始アドレス設定レジスタと、
計測終了アドレスが設定される終了アドレス設定レジスタと、
前記開始アドレス設定レジスタ及び前記終了アドレス設定レジスタと前記CPUのプログラムカウンタの値とを比較する比較手段とを備え、
前記オンチップデバッグ回路部は、前記比較手段による比較結果を前記イベントとすることを特徴とする請求項1ないし5の何れかに記載のマイクロコンピュータ。 - 前記CPUが割込み処理中であることを示す割込み処理信号を出力する割込み処理信号出力手段と、
前記割込み処理信号のレベルが変化するエッジを検出するエッジ検出手段とを備え、
前記オンチップデバッグ回路部は、前記エッジを前記イベントとして指定可能であることを特徴とする請求項1ないし6の何れかに記載のマイクロコンピュータ。 - 前記計測許可信号出力手段は、前記タイマによる計測動作を許可又は禁止する割込みレベルを設定する割込みレベル設定レジスタと、
前記CPUが実行している処理が、前記割込みレベル設定レジスタに設定された割込みレベル以上か、若しくは前記割込みレベル未満かを判定し、判定信号を出力する判定手段と、
前記判定信号のレベルが変化するエッジを検出するエッジ検出手段とを備え、
前記オンチップデバッグ回路部は、前記エッジを前記イベントとして指定可能であることを特徴とする請求項1ないし7の何れかに記載のマイクロコンピュータ。 - 上位レベルの割込み処理中に発生した下位レベルの割込み処理を保留していることを示す割込み保留信号を出力する割込み保留信号出力手段と、
前記割込み保留信号のレベルが変化するエッジを検出するエッジ検出手段とを備え、
前記オンチップデバッグ回路部は、前記エッジを前記イベントとして指定可能であることを特徴とする請求項1ないし8の何れかに記載のマイクロコンピュータ。 - 前記CPUに対する割込みが禁止されている期間にアクティブとなる割込み禁止信号を出力する割込み禁止信号出力手段と、
前記割込み禁止信号のレベルが変化するエッジを検出するエッジ検出手段とを備え、
前記オンチップデバッグ回路部は、前記エッジを前記イベントとして指定可能であることを特徴とする請求項1ないし9の何れかに記載のマイクロコンピュータ。 - 前記タイマによる計測結果の最大値を保持する最大値レジスタと、
前記タイマによる計測動作が終了すると、その時点の計測結果と前記最大値レジスタに保持されている最大値とを比較して、前者の値が大きければ前記計測結果を前記最大値レジスタに書き込んで更新する最大値更新手段とを備えたことを特徴とする請求項1ないし10の何れかに記載のマイクロコンピュータ。 - 前記タイマによる計測結果の最小値を保持する最小値レジスタと、
前記タイマによる計測動作が終了すると、その時点の計測結果と前記最小値レジスタに保持されている最小値とを比較して、前者の値が小きければ前記計測結果を前記最小値レジスタに書き込んで更新する最小値更新手段とを備えたことを特徴とする請求項1ないし11の何れかに記載のマイクロコンピュータ。 - 前記タイマによる計測動作の実行回数をカウントする計測回数カウンタと、
前記タイマによる計測動作の終了時に、当該タイマによる計測結果を累積して保持する累積値レジスタとを備えたことを特徴とする請求項1ないし12の何れかに記載のマイクロコンピュータ。 - システムクロック信号を生成出力するクロック信号出力回路を備え、
前記CPUに対する前記システムクロック信号の供給を停止することで低消費電力モードに移行可能であると共に、
前記オンチップデバッグ回路部の機能を有効化させた状態では、前記低消費電力モードに移行している期間においても、前記オンチップデバッグ回路部に前記システムクロック信号を供給するように構成されていることを特徴とする請求項1ないし13の何れかに記載のマイクロコンピュータ。
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